CN107123601A - 一种高散热器件封装结构和板级制造方法 - Google Patents

一种高散热器件封装结构和板级制造方法 Download PDF

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Abstract

本发明的实施例提供一种封装结构，包括：基板，所述基板上具有芯片槽；芯片，所述芯片置于所述芯片槽中，所述芯片的正面上设置有芯片电极；第一散热结构，所述第一散热结构设置在所述芯片的背面和所述基板的第一面上；第二散热结构，所述第二散热结构设置在所述基板的与所述第一面相对的第二面上；以及第三散热结构，所述第三散热结构设置在所述芯片槽的侧壁上，并且与所述第一散热结构和所述第二散热结构热连通。

Description

一种高散热器件封装结构和板级制造方法
技术领域
本发明涉及半导体封装领域，尤其涉及一种高散热器件封装结构和板级制造方法。
背景技术
随着集成电路技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能，而且还制约着整个电子系统的小型化、低成本和可靠性。
集成电路的种类千差万别，例如，模拟电路、数字电路、射频电路、驱动电路、传感器等，因而对于封装的需求和要求也各不相同。其中功率器件的封装对其散热要求较高，尤其是高功率器件。在现有技术中，功率器件的常规封装基本上采用插针装配方式，体积大，高速信号传输损耗大，串联阻抗高。
例如，TO-220(Transistor Outline)封装工艺流程一般包括：1)划片，将硅晶圆切割成单个分离的芯片(Die)；2)粘片，将单颗芯片粘结到引线框架上；3)压焊，用金丝或铝丝将芯片上的电极跟外引线(框架管脚)连接起来；4)塑封，用塑封材料将芯片包封起来。
功率器件的常规封装结构主要存在以下问题：
1.利用引线框架插针装配，封装体积大；
2.封装结构散热主要通过引线框架进行，虽然该封装结构具有较大的散热机构，但是并未得到理想的散热效果；
3.芯片与引线框架之间通过焊料烧结或共晶键合进行连接，键合面存在无法避免的孔洞缺陷，导致串联阻抗大，信号损失大；
4.当芯片与引线框架之间通过引线键合进行连接时，对于高速信号，感抗很高，信号损失较大。
由于现有仪器设备的小型化需求不断增加，要求各种器件，尤其是功率器件的封装尺寸尽量减小，同时要求具有更好的散热效果及更高的可靠性，才能满足使用要求。
因此，需要一种新型的小型化封装结构，通过这种结构不仅能够进一步减小相关封装尺寸，而且具有更好的散热效果及更高的可靠性。
发明内容
针对现有技术中封装结构散热效果不理想的问题，本发明的实施例提供一种封装结构，包括：基板，所述基板上具有芯片槽；芯片，所述芯片置于所述芯片槽中，所述芯片的正面上设置有芯片电极；第一散热结构，所述第一散热结构设置在所述芯片的背面和所述基板的第一面上；第二散热结构，所述第二散热结构设置在所述基板的与所述第一面相对的第二面上；以及第三散热结构，所述第三散热结构设置在所述芯片槽的侧壁上，并且与所述第一散热结构和所述第二散热结构热连通。
在本发明的实施例中，该封装结构还包括填充在所述芯片与所述芯片槽之间的树脂。
在本发明的实施例中，该封装结构还包括：设置在所述芯片电极之间的芯片表面绝缘层；以及设置在所述芯片电极之上的焊球。
在本发明的实施例中，该封装结构还包括：设置在所述芯片表面绝缘层上的第一树脂层；以及设置在所述第一树脂层之上并且在所述焊球之间的阻焊层。
在本发明的实施例中，该第一散热结构是散热片，所述散热片的材料可选自以下中的一种或多种：金、铂、铜、铝、SiC、AlN、Al2O3。
在本发明的实施例中，该第二散热结构是设置在所述基板第二面上的电极和/或焊球。
在本发明的实施例中，该第三散热结构是设置在所述芯片槽侧壁上的金属层，所述金属层与所述第一散热结构和所述基板第二面上的电极相连接。
在本发明的实施例中，该封装结构还包括第二树脂层，所述第二树脂层在所述芯片的背面与所述第一散热结构之间，在所述第二树脂层的内部具有多个散热通道，以将所述芯片的背面与所述第一散热结构热连通。
本发明的另一个实施例提供一种封装结构的制造方法，包括：在基板上形成贯通基板的芯片槽；将芯片埋置在所述芯片槽中；在所述芯片的背面和所述基板的第一面上形成第一散热结构；以及在所述基板的第二面上形成第二散热结构。
在本发明的另一个实施例中，该方法还包括：在形成所述芯片槽之后，使所述基板表面金属化，使得所述基板的第一面和第二面上的金属层与所述芯片槽侧壁上的金属层相连接。
在本发明的另一个实施例中，将芯片埋置在所述芯片槽中包括：将第一树脂层压合在所述基板上；将所述芯片的正面粘接在所述第一树脂层上；以及将第二树脂层压合在所述芯片的背面和所述基板的第一面上，并加热使所述第一树脂层和所述第二树脂层的树脂塞入所述芯片和所述芯片槽间隙中并固化。
在本发明的另一个实施例中，在所述芯片的背面和所述基板的第一面上形成第一散热结构包括：在所述第二树脂层上形成窗口，以便至少部分地露出所述芯片的背面和所述基板的第一面；在所述第二树脂层和所述窗口上形成电镀种子层；以及进行电镀，以形成第一散热结构。
在本发明的另一个实施例中，在所述基板的第二面上形成第二散热结构包括：在所述第一树脂层上形成窗口，以便露出所述芯片的正面的电极以及至少部分地露出所述基板第二面上的金属层；在所述第一树脂层和所述窗口上形成电镀种子层；在所述电镀种子层上形成电镀掩模；进行图形电镀；去除所述电镀掩模；以及去除所述电镀掩模下的所述电镀种子层。
在本发明的另一个实施例中，该方法还包括：在所述芯片的正面一侧的电极之间形成阻焊层，以形成电极窗口。
在本发明的另一个实施例中，该方法还包括：在所述电极窗口和/或所述第一散热结构的表面上形成表面涂覆层。
在本发明的另一个实施例中，该方法还包括：将基板切割成独立器件单元。
在本发明的另一个实施例中，该方法还包括在所述芯片的正面的电极焊盘以及所述基板第二面上的电极焊盘上形成焊球。
本发明的技术优势：
1)提高散热效果：本发明采用对埋入芯片基板空腔侧壁金属化的方式将基板顶面和底面连通，基板侧壁上的大面积铜层距离芯片很近增加芯片横向散热条件，使芯片横向散出的热量通过侧壁的铜箔传向基板顶面和底面散热铜箔，使得芯片散热效果更好。
2)简化工艺流程：本发明采用对埋入芯片基板空腔侧壁金属化的方式将基板正反面连通，避免使用常规的基板通孔加工和金属化，简化工艺省去了通孔加工工艺和通孔金属化工艺，避免这些工艺的加工成本以及加工所导致的缺陷。
3)散热更好：背面芯片表面通过电镀形成厚铜层提高散热效果。
4)背面电极无孔洞，可靠性更高。该工艺与常规芯片背面通过焊料焊接的散热片结构相比，具有更好的结合性能，避免焊料片烧结散热形成的结合界面的孔洞，散热性能更好，可靠性更高。
5)背面电极串联电阻更小：电镀铜层与硅片背面金属层结合是通过电镀在背面生长出一层铜金属层，通过烘烤，结合性能更好，没有空洞，使得芯片背面电极的接触电阻更小。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例的一种高散热器件封装结构100的剖面示意图。
图2示出根据本发明的另一个实施例的优化的高散热器件封装结构200的剖面示意图。
图3A至图3Q示出根据本发明的实施例形成高散热器件封装结构200的过程的剖面示意图。
图4示出根据本发明的实施例形成高散热器件封装结构200的流程图。
图5A至图5O示出根据本发明的示例实施例封装三电极IGBT功率器件的过程的剖面示意图。
图6示出根据本发明的示例实施例封装三电极IGBT功率器件的过程的流程图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
对于高散热封装结构，通常的办法是：一方面，在芯片背面贴装散热金属片，同时在芯片背面与散热金属片间增加散热界面材料，改善芯片背面的散热性能；另一方面，将器件做成表贴形式或做成倒桩焊接形式，在芯片表面形成多个表贴电极，或多个焊球阵列，通过芯片表面的表贴焊料电极和焊球将芯片正面的器件工作发热通过表贴电极或焊球传递给芯片贴装的印刷线路板或基板，通过基板进行散热。因为芯片的有源区在芯片的正面，所以芯片发热区域主要在芯片的正面，正面良好的散热结构是提高器件散热效果的最重要途径。但是，器件表面有许多电极端子，互相之间必须进行绝缘处理，所以正面结构散热毕竟有限。由于功率半导体器件的材料硅、SiC、GaN等有较好的热导率，而且芯片厚度较薄，器件大部分热量的散出主要还是依靠芯片的背面，这是因为背面的面积较大，成为器件散热的主要渠道。同时，芯片侧面散出热量也是一个不可忽视的途径。
本发明在充分考虑器件正面、背面和侧面散热的情况下，设计一种独特的板极埋入封装结构，将芯片散热的三种途径全部考虑其中。
图1示出根据本发明的一个实施例的一种高散热器件封装结构100的剖面示意图。如图1所示，高散热器件封装结构100包括基板101，基板101上具有用于容纳芯片102的芯片槽。在芯片102的正面，即有源区所在的表面，设置有芯片电极103。在本发明的实施例中，可在芯片电极103之间设置芯片表面绝缘层104。焊球105设置在芯片电极103上。在本发明的实施例中，可在焊球105之间设置阻焊层106。为了减小封装尺寸，基板101的厚度与芯片102的厚度基本相同，即芯片102的正面与基板101的底面基本齐平，芯片102的背面与基板101的顶面基本齐平。在芯片102的背面和基板101的顶面上，设置第一散热结构107。在基板101的底面上，设置第二散热结构108。在芯片槽的侧壁上，设置第三散热结构109。第三散热结构109与第一散热结构107和第二散热结构108热连通。
在图1所示本发明的实施例中，第一散热结构107是散热片，散热片的材料选自：热导率较高的金属，例如，金、铂、铜、铝或其合金等；化合物，例如，SiC、AlN、Al2O3等。然而本发明的保护范围不限于此，例如，第一散热结构107还可以具有多个散热翼片，以便增加散热面积，从而获得更好的散热效果。
在图1所示的本发明的实施例中，第二散热结构108是设置在基板底面上的电极和焊球。然而本发明的保护范围不限于此，第二散热结构108还可以是其它有利于散热的结构，例如，柱状或片状金属。
在本发明的具体实施例中，还可在芯片102与芯片槽之间填充树脂110，从而芯片横向散热经过埋入基板的树脂传递给芯片槽壁的第三散热结构109，再通过第三散热结构109传递到基板正面和背面的散热结构。
在根据本发明的实施例形成的高散热器件封装结构中，在基板101中开槽，并将芯片102埋入基板101中，在基板101表面和侧壁上形成多个散热结构，并且多个散热结构相互热连通。基板101的底面上有多个焊球或电极设计，电极用于植球或表贴，焊球或表贴电极具有散热功能。芯片产生的热量可通过背面第一散热结构107散出；芯片横向散热首先经过埋入芯片基板的树脂传递给芯片槽壁的第三散热结构109，接下来通过槽壁第三散热结构109传递到基板顶面和底面的第一散热结构107和第二散热结构108；基板底部的第二散热结构108将芯片电极侧的发热传输给下面的PCB板。
为了进一步优化封装结构的稳定性和散热效果，本发明提供一种优化的高散热器件封装结构200，如图2所示。图2示出根据本发明的另一个实施例的优化的高散热器件封装结构200的剖面示意图。高散热器件封装结构200的结构与图1所示的结构的不同之处在于，在芯片表面绝缘层104与阻焊层106之间具有第一树脂层201，在第一散热结构107与芯片102之间具有第二树脂层202。在第二树脂层202的内部具有多个散热通道，用于将芯片背面与第一散热结构107热连通。在芯片102的正面和背面增加第一树脂层201和第二树脂层202的效果在于缓解第一散热结构107材料内部的应力，防止第一散热结构107变形，从而提高封装结构整体的可靠性。在图2所示的具体示例中，第一散热结构107为铜层，第二散热结构108是设置在基板底面上的电极和焊球，第三散热结构109是连接第一散热结构107和第二散热结构108的铜层。
下面结合图3A-3Q及图4介绍高散热器件封装结构200的制造过程。图3A至图3Q示出根据本发明的实施例形成高散热器件封装结构200的过程的剖面示意图。图4示出根据本发明的实施例形成高散热器件封装结构200的流程图。
首先，提供基板101。基板用于提供机械支撑、电互连和散热功能。在图3A所示的实施例中，基板101是双面覆铜板，然而本发明的范围不限于此，可根据实际需要选择其它类型的基板，例如金属基板、绝缘材料基板等。
在步骤401，在基板101上形成贯通基板101的芯片槽，如图3B所示。
在步骤402，使基板101表面金属化。本领域的技术人员可根据实际需要选择适当的金属化方法，例如，气相沉积法、化学镀铜法等。如图3C所示，如果基板101是双面覆铜板，则可仅进行槽壁金属化，以形成槽壁金属层作为第三散热结构109，将基板正面和背面金属层通过槽壁金属层连接在一起。如果基板101是金属基板，则可省略该步骤402。本领域的技术人员可根据实际的散热要求来确定槽壁金属层109的厚度。
在步骤403，在基板101上低温压合第一树脂层201，如图3D所示。在本发明的实施例中，第一树脂层201可采用无增强材料的半固化片，例如ABF构建膜。树脂胶液经热处理(预烘)后，树脂进入B阶段而制成的薄片材料称为半固化片，其在加热加压下会软化，冷却后会反应固化。可通过真空压膜机压合半固化的第一层树脂层。压合采用低温压合保持第一层树脂层的半固化状态。
在步骤404，将芯片102贴在芯片槽中第一层树脂层201上，如图3E所示。通过给基板101加热，半固化的第一层绝缘树脂层201处于一定粘度，从而将芯片粘接在芯片槽中的第一层半固化树脂层上。
在步骤405，高温压合第二层树脂层202，将芯片102埋入基板芯片槽中，如图3F所示。在本发明的实施例中，可通过高温压合第二层绝缘树脂层202，将半固化的第一层绝缘树脂层201和第二层绝缘树脂层202固化，并将第一层绝缘树脂层201和第二层绝缘树脂层202的树脂塞入芯片102与芯片槽之间的间隙中，从而形成芯片埋入基板。
在步骤406，在第一层绝缘树脂层201和第二层绝缘树脂层202上形成电极窗口203，如图3G所示。可在将芯片表面电极上的第一绝缘树脂层201上开盲孔，在基板底面电极上的第一绝缘树脂层201上开盲孔；在芯片背面电极上开多个盲孔，在基板顶面电极14上开盲孔。
在步骤407，将两面的裸露树脂表面和芯片电极以及盲孔金属化，作为后续电镀步骤的种子层204，如图3H所示。在本发明的实施例中，本领域的技术人员可根据实际需要选择适当的金属化方法，例如，气相沉积法、化学镀铜法等。
在步骤408，在第一层绝缘树脂层201上形成电镀图形掩模205，如图3I所示。在本发明的实施例中，本领域的技术人员可根据实际需要选择适当的工艺来形成电镀图形掩模204。例如，可在第一绝缘树脂层201表面化学镀铜层上表面压合干膜并光刻来形成电镀图形掩模204。
在步骤409，进行图形电镀。如图3J所示，在第一树脂层201的表面上进行图形电镀，以形成基板底部连接芯片的电极和连接基板表面电极的焊盘206；在第二树脂层202的表面上进行全板电镀，以形成芯片102背面的散热金属层作为第一散热结构107。
在步骤410，去除电镀图形掩模205，如图3K所示。
在步骤411，通过闪蚀法去除电镀图形掩模205下面的种子层，如图3L所示。
在步骤412，形成阻焊层207。如图3M所示，在芯片102正面一侧制作阻焊层207，并形成电极窗口208。在本发明的实施例中，本领域的技术人员可根据实际需要选择适当的工艺来形成阻焊层207。例如，可通过丝网印刷绿油来形成阻焊层207，或者可通过热压干模型绿油并进行光刻来形成阻焊层207和电极窗口208。
在步骤413，在基板底部连接芯片的电极和连接基板表面电极的焊盘206以及第一散热结构107的表面上形成表面涂覆层209，如图3N所示。在本发明的实施例中，本领域的技术人员可根据实际需要选择NiAu、NiPdAu、防氧化有机薄膜、喷锡等作为表面涂层。
在步骤414，分板切割，将基板切割成独立器件单元，如图3O和3P所示。
在步骤415，通过植球或丝网印刷焊膏并回流焊在焊盘206上形成焊球105，如图3Q所示。
与现有的封装结构相比，通过图3A至图3Q以及图4所形成的高散热器件封装结构能够提高散热效果。在基板中开槽，将芯片埋入基板中，基板表面和侧壁金属化，基板的金属化顶面与埋入芯片背面通过一个或多个填充高导热金属的盲孔相连。基板顶面和底面电极通过芯片槽的侧壁金属化相连。基板底面有多个焊球或电极设计，电极用于植球或表贴，焊球或表贴电极具有散热功能。芯片的输入和输出均在芯片正面，同时背面也可有一个信号输出或输入，芯片正面有多个焊盘引出，形成芯片表面散热通道。通过在埋入芯片的基板空腔侧壁金属化方式将基板顶面和底面连通，基板侧壁上的大面积铜层距离芯片很近增加芯片横向散热条件，使芯片横向散出的热量通过侧壁的铜箔传向基板顶面和底面散热结构，使得芯片散热效果更好。
图3A至图3Q以及图4所示实施例可简化工艺流程。本发明采用埋入芯片的基板在埋入芯片基板空腔侧壁金属化方式将基板正反面连通，避免使用常规基板的通孔加工和金属化，简化工艺省去了通孔加工工艺和通孔金属化工艺，避免这些工艺在加工中形成的缺陷。
另外，在背面芯片表面通过电镀形成厚铜层提高散热效果。与常规芯片背面通过焊料焊接的散热片结构相比，电镀铜层具有更好的结合性能，避免焊料片烧结形成的结合界面的孔洞，散热性能更好，可靠性更高，因此芯片背面电极无孔洞，可靠性更高。
此外，背面电极串联电镀更小，因为电镀铜层与硅片背面金属层结合是通过电镀在背面生长出一层铜金属层，通过烘烤，结合性能更好，没有空洞，使得芯片背面电极的接触电阻更小。
示例实施例
下面结合图5A-5O及图6介绍封装三电极IGBT功率器件的制造过程。图5A至图5O示出根据本发明的示例实施例封装三电极IGBT功率器件的过程的剖面示意图。图6示出根据本发明的示例实施例封装三电极IGBT功率器件的过程的流程图。
步骤601至步骤603与步骤401至步骤403类似，剖面图5A至5D与剖面图3A至3D类似，因此不再详细描述。
在步骤604，将三电极IGBT功率器件芯片背面贴在芯片槽中第一层树脂层501上，如图5E所示。通过将贴片机平台加热到100℃附近，半固化的第一层绝缘树脂层501处于一定粘度，从而将芯片粘接在基板芯片槽底部。
在步骤605，高温压合第二层树脂层502，将芯片埋入基板芯片槽中，如图5F所示。在本发明的实施例中，可通过真空压膜和平整化，将第一层绝缘树脂层501和第二层绝缘树脂层502的树脂塞入芯片与芯片槽之间的间隙中，从而形成芯片埋入基板。
在步骤606，在芯片正面的第二层绝缘树脂层502上激光钻盲孔，形成散热金属通道和金属输出焊盘503，在芯片背面的第一树脂层501上开窗504，如图5G所示。
在步骤607，通过化学镀铜制作电镀种子层505，如图5H所示。
在步骤608，在第二层绝缘树脂层502上形成电镀图形掩模506，如图5I所示。
在步骤609，进行图形电镀。如图5J所示，在第一树脂层501的表面上进行图形电镀，以形成芯片背面的散热金属层作为第一散热结构；在第二树脂层502的表面上进行图形电镀，以形成基板底部连接芯片的电极和连接基板表面电极的焊盘507。
在步骤610，去除电镀图形掩模506，如图5K所示。
在步骤611，通过闪蚀法去除电镀图形掩模506下面的种子层，如图5L所示。
在步骤612，形成阻焊层508。如图5M所示，在芯片正面一侧制作阻焊层508，并形成电极窗口509。
在步骤613，在电极窗口以及第一散热结构的表面上形成表面涂覆层。在本发明的实施例中，本领域的技术人员可根据实际需要选择NiAu、NiPdAu、防氧化有机薄膜、喷锡等作为表面涂层。
在步骤614，分板切割，将基板切割层独立器件单元，如图5N所示。
在步骤615，通过植球或丝网印刷焊膏并回流焊来在电极窗口上形成焊球，如图5O所示。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种封装结构，包括：
基板，所述基板上具有芯片槽；
芯片，所述芯片置于所述芯片槽中，所述芯片的正面上设置有芯片电极；
第一散热结构，所述第一散热结构设置在所述芯片的背面和所述基板的第一面上；
第二散热结构，所述第二散热结构设置在所述基板的与所述第一面相对的第二面上；以及
第三散热结构，所述第三散热结构设置在所述芯片槽的侧壁上，并且与所述第一散热结构和所述第二散热结构热连通。
2.如权利要求1所述的封装结构，其特征在于，还包括填充在所述芯片与所述芯片槽之间的树脂。
3.如权利要求1所述的封装结构，其特征在于，还包括：
设置在所述芯片电极之间的芯片表面绝缘层；以及
设置在所述芯片电极之上的焊球。
4.如权利要求3所述的封装结构，其特征在于，还包括：
设置在所述芯片表面绝缘层上的第一树脂层；以及
设置在所述第一树脂层之上并且在所述焊球之间的阻焊层。
5.如权利要求1所述的封装结构，其特征在于，还包括第二树脂层，所述第二树脂层在所述芯片的背面与所述第一散热结构之间，在所述第二树脂层的内部具有多个散热通道，以将所述芯片的背面与所述第一散热结构热连通。
6.一种封装结构的制造方法，包括：
在基板上形成贯通基板的芯片槽；
将芯片埋置在所述芯片槽中；
在所述芯片的背面和所述基板的第一面上形成第一散热结构；以及
在所述基板的第二面上形成第二散热结构。
7.如权利要求6所述的方法，其特征在于，还包括：在形成所述芯片槽之后，使所述基板表面金属化，使得所述基板的第一面和第二面上的金属层与所述芯片槽侧壁上的金属层相连接。
8.如权利要求6所述的方法，其特征在于，所述将芯片埋置在所述芯片槽中包括：
将第一树脂层压合在所述基板上；
将所述芯片的正面粘接在所述第一树脂层上；以及
将第二树脂层压合在所述芯片的背面和所述基板的第一面上，并加热使所述第一树脂层和所述第二树脂层的树脂塞入所述芯片和所述芯片槽间隙中并固化。
9.如权利要求8所述的方法，其特征在于，所述在所述芯片的背面和所述基板的第一面上形成第一散热结构包括：
在所述第二树脂层上形成窗口，以便至少部分地露出所述芯片的背面和所述基板的第一面；
在所述第二树脂层和所述窗口上形成电镀种子层；以及
进行电镀，以形成第一散热结构。
10.如权利要求9所述的方法，其特征在于，所述在所述基板的第二面上形成第二散热结构包括：
在所述第一树脂层上形成窗口，以便露出所述芯片的正面的电极以及至少部分地露出所述基板第二面上的金属层；
在所述第一树脂层和所述窗口上形成电镀种子层；
在所述电镀种子层上形成电镀掩模；
进行图形电镀；
去除所述电镀掩模；以及
去除所述电镀掩模下的所述电镀种子层。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509727A (zh) * 2017-09-15 2019-03-22 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
CN109920766A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 带有散热结构的大尺寸芯片系统级封装结构及其制作方法
CN112509991A (zh) * 2020-09-10 2021-03-16 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法
CN112701089A (zh) * 2020-09-10 2021-04-23 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法
CN112736065A (zh) * 2020-09-10 2021-04-30 成都芯源系统有限公司 用于集成电路封装的面板状金属墙格阵列及其制造方法
CN112802822A (zh) * 2020-09-10 2021-05-14 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制作方法
CN114334672A (zh) * 2022-03-08 2022-04-12 上海泰矽微电子有限公司 一种扇出型封装结构及封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236732A1 (en) * 2008-03-19 2009-09-24 Powertech Technology Inc. Thermally-enhanced multi-hole semiconductor package
CN103715152A (zh) * 2012-10-09 2014-04-09 宏启胜精密电子(秦皇岛)有限公司 连接基板及层叠封装结构
CN104966677A (zh) * 2015-07-08 2015-10-07 华进半导体封装先导技术研发中心有限公司 扇出型芯片封装器件及其制备方法
CN106531711A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片的板级封装结构及制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236732A1 (en) * 2008-03-19 2009-09-24 Powertech Technology Inc. Thermally-enhanced multi-hole semiconductor package
CN103715152A (zh) * 2012-10-09 2014-04-09 宏启胜精密电子(秦皇岛)有限公司 连接基板及层叠封装结构
CN104966677A (zh) * 2015-07-08 2015-10-07 华进半导体封装先导技术研发中心有限公司 扇出型芯片封装器件及其制备方法
CN106531711A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片的板级封装结构及制作方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509727A (zh) * 2017-09-15 2019-03-22 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
CN109509727B (zh) * 2017-09-15 2023-01-31 Pep创新私人有限公司 一种半导体芯片封装方法及封装结构
CN109920766A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 带有散热结构的大尺寸芯片系统级封装结构及其制作方法
CN112509991A (zh) * 2020-09-10 2021-03-16 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法
CN112701089A (zh) * 2020-09-10 2021-04-23 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制造方法
CN112736065A (zh) * 2020-09-10 2021-04-30 成都芯源系统有限公司 用于集成电路封装的面板状金属墙格阵列及其制造方法
CN112802822A (zh) * 2020-09-10 2021-05-14 成都芯源系统有限公司 集成电路封装结构、集成电路封装单元及相关制作方法
CN114334672A (zh) * 2022-03-08 2022-04-12 上海泰矽微电子有限公司 一种扇出型封装结构及封装方法

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Assignee: Shanghai Meadville Science & Technology Co.,Ltd.

Assignor: National Center for Advanced Packaging Co.,Ltd.

Contract record no.: X2023980035123

Denomination of invention: A packaging structure and board level manufacturing method for high heat sink components

Granted publication date: 20200317

License type: Common License

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