CN104966677A - 扇出型芯片封装器件及其制备方法 - Google Patents
扇出型芯片封装器件及其制备方法 Download PDFInfo
- Publication number
- CN104966677A CN104966677A CN201510398850.6A CN201510398850A CN104966677A CN 104966677 A CN104966677 A CN 104966677A CN 201510398850 A CN201510398850 A CN 201510398850A CN 104966677 A CN104966677 A CN 104966677A
- Authority
- CN
- China
- Prior art keywords
- chip
- back side
- central layer
- described chip
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 37
- 230000008569 process Effects 0.000 claims abstract description 25
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 12
- 238000009833 condensation Methods 0.000 claims description 4
- 230000005494 condensation Effects 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 238000005520 cutting process Methods 0.000 abstract description 2
- 230000017525 heat dissipation Effects 0.000 abstract 1
- 238000004806 packaging method and process Methods 0.000 description 32
- 239000011889 copper foil Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 238000003475 lamination Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 238000005538 encapsulation Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 230000007812 deficiency Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 238000006263 metalation reaction Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000012779 reinforcing material Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 230000003319 supportive effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- LENZDBCJOHFCAS-UHFFFAOYSA-N tris Chemical compound OCC(N)(CO)CO LENZDBCJOHFCAS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
Abstract
本发明的实施方式提供扇出型芯片封装器件及其制备方法。该封装器件包括：芯板、嵌置在芯板的开窗中的芯片以及在该嵌置结构的正面和背面的电介质层。通过挤压芯片和芯板的嵌置结构以及电介质层，使得所述电介质层的材料填充到芯片与芯板之间的间隙中，并且通过在芯片的背面区域处进行控深划切，而去除与芯片的背面的大部分区域对应的电介质层以及贴装在芯片的背面的可剥离材料层，而使所述芯片的背面至少部分地裸露。该封装器件具有改进的散热性能并且进一步克服了制作工艺过程中的可能的翘曲。
Description
技术领域
本发明涉及芯片封装的技术领域，更具体而言，涉及芯片封装器件及其制备方法。
背景技术
随着信息技术和半导体技术的不断发展，手机、PAD、智能手表等电子设备逐渐呈现轻型化且功能相互融合的趋势。这对芯片的集成度要求越来越高，进而对芯片的封装带来前所未有的挑战。不断增长的互连间距的失配、加入具有不同功能的各种芯片以及在同样的占用面积下减少封装尺寸以便增加电池大小延长使用时间等均已为创新嵌入封装技术打开了窗口。
受益于3D硅通孔(TSV)技术的开发，扇出型晶圆级封装(FOWLP)目前被认为最适合高要求的移动/无线市场，并且对其它关注高性能和小尺寸的市场，也具有很强的吸引力。扇出型晶圆级封装是晶圆级加工的嵌入式封装，它不用基板而在一个封装中实现垂直和水平方向的多芯片集成。
在目前主流的扇出型晶圆级封装中，芯片被合适的材料围绕，这些材料将封装所占面积扩展到芯片以外。芯片用晶圆级塑封技术嵌入人造塑料晶圆(重组晶圆)内。然后用前道绝缘和金属化工艺，以晶圆级光刻和制图方法将互连扇出到周围区域。再次在晶圆上应用焊球并进行并行测试。然后把重组晶圆切割为独立单元，包装和发运。
然而，利用这种基于晶圆工艺基础上塑封方式的扇出型封装所制作的芯片封装器件的热管理性能有很大的限制，另外工艺方面也是具有成本高、工艺复杂等不足，所以导致了成本高和性能不高等缺陷。
发明内容
有鉴于此，本发明实施例旨在解决扇出型晶圆级封装中前述的一种或多种问题，提供一种性能改进的扇出型芯片封装结构。
根据本发明的一个实施方式，提供一种扇出型芯片封装器件。该扇出型芯片封装器件包括：芯板；芯片，嵌置在所述芯板的开窗中，从而所述芯板包围所述芯片；在所述芯片和所述芯板的嵌置结构的正面的电介质层；以及在所述芯片和所述芯板的嵌置结构的背面的电介质层。通过挤压所述芯片和所述芯板的嵌置结构以及所述电介质层，使得所述电介质层的材料填充到所述芯片与所述芯板之间的间隙中。通过在所述芯片的背面区域处进行控深划切，而去除与所述芯片的背面的大部分区域对应的所述电介质层以及贴装在所述芯片的背面的可剥离材料层，而使所述芯片的背面至少部分地裸露。
根据本发明的实施例，进行控深划切而去除的所述芯片的背面的大部分区域可以为一个连续的区域，也可以为不连续的多个区域。
根据本发明的实施例，所述可剥离材料层(72)可以为PI高温胶带，也可以为其他可剥离的临时键合材料。
根据本发明的实施例，所述电介质层可以是PP树脂层、ABF树脂层或环氧树脂层。
根据本发明的另一个实施方式，提供一种扇出型芯片封装器件的制备方法。该方法包括：提供背面贴装有可剥离材料层的芯片；将所述芯片嵌置入芯板的开窗中，从而所述芯板包围所述芯片，其中所述芯板的所述开窗适于嵌置所述芯片；在所述芯片和所述芯板的嵌置结构的正面布置电介质层；在所述芯片和所述芯板的嵌置结构的背面布置电介质层；通过挤压所述芯片和所述芯板的嵌置结构以及所述电介质层，使得所述电介质层的材料填充到所述芯片与所述芯板之间的间隙中；以及通过在所述芯片的背面区域处进行控深划切，而去除与所述芯片的背面的至少部分对应的所述电介质层以及贴装在所述芯片的背面的可剥离材料层，而使所述芯片的背面至少部分地裸露。
根据本发明的实施方式的扇出型芯片封装器件及其制备方法，由于采用了芯片背面部分或全部裸露的结构，使得该封装器件的散热效果得以改进。另外，由于采用了材料均为有机基板的板材的层压方式而形成的对称性结构设计，避免了在通过塑封技术进行的晶圆级封装过程中容易出现的翘曲的问题。
根据结合附图的本说明书的以下详细描述，本发明各种实施方式的这些和其他优点与特征都将变得更加明显。
附图说明
图1-图13示出形成根据本发明一个实施方式的芯片封装装置的步骤横截面图。
图14示出根据本发明一个实施方式的与图10和图11对应的芯片封装装置的俯视图。
图15示出根据本发明另一个实施方式的芯片封装装置的截面图。
图16示出根据本发明另一个实施方式的与图15对应的芯片封装装置的俯视图。
具体实施方式
下文将参考附图更完整地描述本公开内容，其中在附图中显示了本公开内容的实施方式。但是这些实施方式可以用许多不同形式来实现并且不应该被解释为限于本文所述的实施方式。相反地，提供这些实例以使得本公开内容将是透彻和完整的，并且将全面地向本领域的熟练技术人员表达本公开内容的范围。应当注意，虽然在下文将描述一个相对完整的芯片封装器件的制作工艺，但是其中有的工艺步骤是可选的，并且存在替换的实施方式。
贯穿本公开内容，相同的附图标记表示相同的元件。
本发明实施方式的核心构思包括：首先，对芯片应用可剥离材料并且将其和芯片一同嵌置至封装芯片的芯板的开窗中，通过最后的工艺将芯片上面的结构进行开槽后然后进行剥离从而将芯片背面进行裸露，而后可选地进行散热装置的贴装，从而形成具有高散热性能的封装结构，解决了传统制作方法中器件的热管理性能不足的问题。其次，采用基于基板层压的工艺开展，在工艺过程中基于对称结构的设计，从而避免了在工艺过程中以及封装完成后可能存在的翘曲的问题，避免了很多工艺以及后面微组装过程中可能面临的困难。最后，基于封装基板的工艺开展，相对于基于晶圆的工艺极大地降低了生产成本，并且应用了成熟的基板工艺方法适合于大规模量产的需求。
下面参考图1-图12来描述用于制造芯片封装器件10的工艺流程。图1-图12示出形成根据本发明实施方式的芯片封装装置的步骤横截面图。
在图1中，执行该工艺流程的第一步骤，提供用于封装芯片的芯板51。芯板51内部具有空心区域，也称作开窗81，适于容纳待封装的芯片。
在图1所示的示例中，提供封装嵌置芯片的芯板51。芯板的厚度与芯片的厚度相对应，可以相等也可以稍大于其厚度。芯板的开窗81的大小设置为与对待封装的芯片进行扇出操作而与芯板51之间的间隙处在允许的误差范围之内。开窗81可以通过机械加工或激光加工的方式而形成。
芯板51可以采用导热率高的BT树脂材料作为最终的芯片封装结构横向散热的介质层。应当理解，本发明实施方式中的芯板51也可以采用起支撑作用且优选地具有横向散热效果的其他材料。
在图2中，执行该工艺流程的第二步骤，预处理待封装的芯片71，包括在芯片71背面贴装可剥离材料层72。
在图2所示的示例中，待封装的芯片71正面制作有金属凸点73，其材料可以为铜或金，然后再背面贴装上可剥离材料层72，比如PI高温胶带。PI高温胶带通常用于PCB板线路的保护，其在用完后可以被撕下，而被保护物表面不会产生残胶，而且其还具有抗撕裂、粘着力强、撕去后被遮蔽表面不留残胶的特点。应当理解，本发明实施方式中的可剥离材料层72也可以采用其他适当的材料层，比如其他可剥离的临时键合材料，其能够在被划切时保护芯片背面以免被划伤并且能够易于连同其剥离其上附接的其他材料层。
在图3和图4中，执行该工艺流程的第三步骤，将待封装的芯片71嵌入芯板51的开窗81中，同时通过在芯片71和芯板51的组装件的正面和背面对称地布置电介质层52、53而进行堆叠层压操作。
在图3和图4所示的示例中，电介质层52、53采用半固化片层(PP片)，还在电介质层52、53的外侧对称地布置铜箔54、55。从上到下依次叠层铜箔54、电介质层52、芯板51、芯片71、电介质层53、铜箔55进行层压。铜箔54、55用于辅助层压，并在后续起到支撑作用。
半固化片大多采用玻璃纤维布做增强材料，经过处理的玻璃纤维布浸渍上树脂胶液，再经热处理预烘制成的薄片材料称为半固化片，其在加热加压下会软化，冷却后会反应固化。电介质层也可以使用诸如纯胶体的ABF树脂层、FR-4(环氧树脂覆铜板)层、RCC(涂覆树脂覆铜板)层。具体使用的电介质层可以根据应用需要而进行选择。应当注意，在电介质层52、53使用FR-4和RCC等的覆铜板的情况下，其外侧的铜箔54、55是不必要的。
在图4所示的示例中，应用高温压机或真空压膜机进行半固化片的层压从而形成了具有对称的芯片嵌置的封装结构。通过高温层压，电介质层的半固化片材料会软化而流入到芯板51与芯片71的间隙56中，进而，在冷却固化后能够稳定所嵌置的芯片71。
在图5中，执行该工艺流程的第四步骤，涉及在目前形成的芯片封装结构的正面的操作，在芯片71的正面进行盲孔74的钻孔制作，所制作的盲孔74对准芯片71的金属凸点73。
在图5所示的示例中，可选地，在第三步骤中使用了PP片和铜箔54和55或者在电介质层外侧使用铜箔的情况下，进行减铜操作，蚀刻掉铜箔54和55或者外侧使用的铜箔。铜箔54和55在PP片的情形下在第三步骤中用于辅助层压。而后，使用机械钻孔或激光钻孔的方式在芯片71的正面制作盲孔，使得所制作的盲孔74对准芯片71的金属凸点73。
在图6中，执行该工艺流程的第五步骤，涉及在目前形成的芯片封装结构的正面的操作，金属化盲孔74，在目前形成的芯片封装结构的正面形成表面线路金属层，以及在目前形成的芯片封装结构的正面进行线路制作，形成金属线路图案59。
在图6所示的示例中，可选地，还在目前形成的芯片封装结构的背面形成表面线路金属层57。形成表面线路金属层57，可以为在后续步骤中标记出控深划切的位置提供便利，也可以使得金属层的厚度与后续步骤中在芯片封装结构的正面形成金属层的厚度大致相当，以防止可能出现的翘曲。
如图6所示，在封装结构的正面，在盲孔74内进行化镀一层种子层，比如化学镀铜，并进行盲孔的电镀工艺进行盲孔内填铜，形成经镀铜的盲孔58，而后形成表面线路铜层。
接着，芯片封装结构的正面进行扇出型线路的制作。扇出型线路的制作可以采用曝光、显影、蚀刻等工艺进行，也可以采用全加成的基板线路制作工艺，通过曝光、显影、图形盲孔电镀以及剥膜闪蚀工艺等工艺过程，从而形成扇出线路59。
可选地，可以在此步骤中，在目前形成的芯片封装结构的背面形成其表面线路铜层时，可以在该线路铜层中标记出嵌置在芯板51中的芯片71的位置，比如开槽或划线。
在图7中，执行该工艺流程的第六步骤，涉及在目前形成的芯片封装结构的正面的操作，制作阻焊层60。
在图7所示的示例中，在形成的扇出线路上面制作一层阻焊层60，防止线路的氧化。接着，在阻焊层60上、在与经电镀的盲孔58对应的区域进行表面金属化，形成可以用于在后续步骤植球栅阵列(BGA)焊球的焊盘85。
在图8、图9、图10和图11中，执行该工艺流程的第七步骤，在目前形成的芯片封装结构的背面、在与嵌置的芯片71的可剥离材料层72对应的区域的外围边缘进行控深划切，依次剥离芯片71背面的线路铜层57、电介质层52和可剥离材料层72。
在图8所示的示例中，确定控深划切位置。如第五步骤所示，在芯片封装结构的正面和/或背面进行线路制作时，已经确定了芯片71对应的位置，从而，为此第七步骤中的控深划切提供了对准图形点。可替换地，芯片71对应的位置也可以在此第七步骤中确定。芯片71在芯板51中的位置的确定可以参考芯板51的开窗81的位置数据。
在图9所示的示例中，进行控深划切。通过机械控深洗切或激光洗切工艺将芯片71背面的临时剥离材料72上面的电介质层52划切开。
在图10所示的示例中，将芯片71背面电介质层52及金属层57进行剥离。
在图11所示的示例中，将芯片背面的可剥离材料层72从芯片71剥离，从而裸露出芯片71的背面。
在图12中，执行该工艺流程的第七步骤，涉及在目前形成的芯片封装结构的正面的操作，在第六步骤形成的焊盘85上植BGA球61。
在图13中，执行该工艺流程的第八步骤，在芯片71的裸露的背面贴装散热装置73。
在图13所示的示例中，在封装结构上面应用比如TIM(热界面材料)的粘结剂75贴装散热装置73。在此示例中，散热装置73的与外界接触的界面设置有凹槽状的散热鳍74，以使得散热更充分。
通过上述步骤，形成根据本发明实施方式的优选的整个扇出型封装结构。
应当注意，本发明的实施方式主要地涉及芯片背面的操作，而以上描述中涉及的芯片正面的用于最终植BGA球的系列操作，是用于后续将扇出型封装结构安装到PCB板而进行扇出型封装结构与PCB板的电连接的操作，本领域技术人员能够理解其他的等效实施方式也是可能的。还应当理解，本发明实施方式的封装结构的正面的操作和背面的操作中的某些操作可以交替地进行，而并非按图1-图13所描述的顺序进行。
根据本发明实施方式的芯片封装装置10的结构已经在以上工艺流程的介绍中得以体现，比如图10、图11所示的其横截面。图14示意性地示出如图10所示的芯片封装器件的俯视图。其中示出了层压的基板组合结构62、背面裸露的芯片71以及层压的基板组合结构62与芯片71之间的间隙56。该间隙中填充有电介质。此实施方式示出了芯片的整个背面被裸露的情形。
图15示出根据本发明另一个实施方式的芯片封装装置20的截面图。如图15所示，可以裸露芯片71的背面的多个区域用于散热，而不是裸露如图10所示的其整个背面。相应地，图16示出根据该实施方式的与图15对应的芯片封装装置的俯视图。图16示出了此实施方式下的芯片背面的多个裸露区域21，并且图15是图16中沿A-A方向的横截面图。
本发明实施方式的优势表现在：
(1)由于采用了扇出芯片的背面裸露的结构，可以集成用于散热的散热装置等，从而提高其封装器件的热管理性能。另外，本发明实施方式所形成的芯片封装器件采用了有机基板加工工艺，由于有机基板的导热率比晶圆更高，因而也会提高封装器件的热管理性能。
(2)由于采用了基于有机基板的对称性结构设计，因而能够避免传统工艺过程中板级或晶圆级封装过程中的翘曲的问题，并且更易于加工，工艺过程更容易控制。
(3)待封装芯片采用铜凸点的方式嵌入到封装结构中，然后通过化铜、电镀盲孔的方式进行扇出，通过这种方式能够很好的控制其良率和可靠性。
(4)采用基于有机基板工艺开展，使得可以采用板级扇出型封装技术，进而具有成本低、可适用于大规模生产等的优势。
受益于前述说明书和相关联附图中给出的教导的本领域的熟练技术人员将容易想到本公开内容的许多改进和其他实施方式。因此，要理解以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种扇出型芯片封装器件(10、20)，包括：
芯板(51)；
芯片(71)，嵌置在所述芯板(51)的开窗(81)中，从而所述芯板(51)包围所述芯片(71)；
在所述芯片(71)和所述芯板(51)的嵌置结构的正面的电介质层(53)；以及
在所述芯片(71)和所述芯板(51)的嵌置结构的背面的电介质层(52)；
其中，通过挤压所述芯片(71)和所述芯板(51)的嵌置结构以及所述电介质层(52、53)，使得所述电介质层的材料能够填充到所述芯片(71)与所述芯板(51)之间的间隙中，并且
其中，通过在所述芯片(71)的背面区域处进行控深划切，而去除与所述芯片(71)的背面的大部分区域相对应的所述电介质层(52、53)和贴装在所述芯片(71)的背面的所述可剥离材料层(72)，而使所述芯片(71)的背面至少部分地裸露。
2.根据权利要求1所述的扇出型芯片封装器件(10、20)，还包括：
形成在所述芯片(71)和所述芯板(51)的嵌置结构的背面的表面线路金属层(57)，其中所述控深划切还去除与所述芯片(71)的背面的至少部分相对应的所述表面线路金属层。
3.根据权利要求1或2所述的扇出型芯片封装器件(10、20)，还包括：
至少一个散热装置(73)，其一个末端具有凹槽状的散热鳍，而另一个平面的末端附接在所述芯片的至少部分地裸露的背面。
4.根据权利要求1或2所述的扇出型芯片封装器件(10、20)，其中，所述可剥离材料层(72)为PI高温胶带或其他可剥离的临时键合材料。
5.根据权利要求1或2所述的扇出型芯片封装器件(10、20)，其中，
在所述芯片(71)的正面的所述电介质层(53)中，制备有与所述芯片的金属凸点(73)对应的盲孔(74)，对所述盲孔进行化学镀铜和电镀处理而在所述芯片和所述芯板的嵌置结构的正面扇出金属线路(59)。
6.一种扇出型芯片封装器件的制备方法，包括：
提供背面贴装有可剥离材料层(72)的芯片(71)；
将所述芯片(71)嵌置入芯板(51)的开窗(81)中，从而所述芯板(51)包围所述芯片(71)，其中所述芯板(51)的所述开窗(81)适于嵌置所述芯片(71)；
在所述芯片(71)和所述芯板(51)的嵌置结构的正面布置电介质层(53)；
在所述芯片(71)和所述芯板(51)的嵌置结构的背面布置电介质层(52)；
通过挤压所述芯片(71)和所述芯板(51)的嵌置结构以及所述电介质层(52-53)，使得所述电介质层的材料能够填充到所述芯片(71)与所述芯板(51)之间的间隙中；以及
通过在所述芯片(71)的背面区域处进行控深划切，而去除与所述芯片(71)的背面的大部分区域相对应的所述电介质层(52、53)和贴装在所述芯片(71)的背面的所述可剥离材料层(72)，而使所述芯片(71)的背面至少部分地裸露。
7.根据权利要求6所述的方法，所述控深划切还包括：
去除与所述芯片(71)的背面的所述大部分对应的、形成在所述芯片(71)和所述芯板(51)的嵌置结构的背面的表面线路金属层。
8.根据权利要求6或7所述的方法，还包括：
将散热装置(73)附接到所述芯片(71)的至少部分地裸露的背面，其中，所述散热装置(73)的一个末端具有凹槽状的散热鳍，而另一个末端为平面，并被附接在所述芯片的至少部分地裸露的背面。
9.根据权利要求6或7所述的方法，还包括：
在所述芯片(71)和所述芯板(51)的嵌置结构的正面，制备与所述芯片(71)的金属凸点(73)对应的盲孔(74)，对所述盲孔进行化学镀铜和电镀处理而在所述芯片(71)和所述芯板(73)的嵌置结构的正面扇出金属线路。
10.根据权利要求6或7所述的方法，其中，所述可剥离材料层(72)为PI高温胶带或其他可剥离的临时键合材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510398850.6A CN104966677B (zh) | 2015-07-08 | 2015-07-08 | 扇出型芯片封装器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510398850.6A CN104966677B (zh) | 2015-07-08 | 2015-07-08 | 扇出型芯片封装器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104966677A true CN104966677A (zh) | 2015-10-07 |
| CN104966677B CN104966677B (zh) | 2018-03-16 |
Family
ID=54220699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510398850.6A Active CN104966677B (zh) | 2015-07-08 | 2015-07-08 | 扇出型芯片封装器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104966677B (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107123626A (zh) * | 2017-05-27 | 2017-09-01 | 华进半导体封装先导技术研发中心有限公司 | 一种高散热器件封装的制造方法 |
| CN107123601A (zh) * | 2017-05-27 | 2017-09-01 | 华进半导体封装先导技术研发中心有限公司 | 一种高散热器件封装结构和板级制造方法 |
| CN109427702A (zh) * | 2017-08-31 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 散热器件和方法 |
| CN110767619A (zh) * | 2018-11-23 | 2020-02-07 | 北京比特大陆科技有限公司 | 芯片封装的方法、芯片和芯片封装组件 |
| CN112530880A (zh) * | 2019-09-17 | 2021-03-19 | 铠侠股份有限公司 | 半导体装置及半导体装置的制造方法 |
| CN112701089A (zh) * | 2020-09-10 | 2021-04-23 | 成都芯源系统有限公司 | 集成电路封装结构、集成电路封装单元及相关制造方法 |
| US11140768B2 (en) | 2019-04-10 | 2021-10-05 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier with high passive intermodulation performance |
| WO2021208961A1 (zh) * | 2020-04-17 | 2021-10-21 | 江苏长电科技股份有限公司 | 扇出封装结构 |
| US11605569B2 (en) | 2018-04-19 | 2023-03-14 | AT&SAustria Technologie & Systemtechnik AG | Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2697827Y (zh) * | 2004-03-12 | 2005-05-04 | 威盛电子股份有限公司 | 内建式封装结构 |
| CN101320716A (zh) * | 2007-06-08 | 2008-12-10 | 日本电气株式会社 | 半导体器件及其制造方法 |
| CN101325191A (zh) * | 2007-06-13 | 2008-12-17 | 南茂科技股份有限公司 | 芯片上具有图案的四方扁平无引脚封装结构 |
| CN102157400A (zh) * | 2011-01-30 | 2011-08-17 | 南通富士通微电子股份有限公司 | 高集成度晶圆扇出封装方法 |
| CN103745936A (zh) * | 2014-02-08 | 2014-04-23 | 华进半导体封装先导技术研发中心有限公司 | 扇出型方片级封装的制作方法 |
| CN103985695A (zh) * | 2014-05-19 | 2014-08-13 | 中国科学院微电子研究所 | 一种扇出型封装结构及其制作工艺 |
-
2015
- 2015-07-08 CN CN201510398850.6A patent/CN104966677B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2697827Y (zh) * | 2004-03-12 | 2005-05-04 | 威盛电子股份有限公司 | 内建式封装结构 |
| CN101320716A (zh) * | 2007-06-08 | 2008-12-10 | 日本电气株式会社 | 半导体器件及其制造方法 |
| CN101325191A (zh) * | 2007-06-13 | 2008-12-17 | 南茂科技股份有限公司 | 芯片上具有图案的四方扁平无引脚封装结构 |
| CN102157400A (zh) * | 2011-01-30 | 2011-08-17 | 南通富士通微电子股份有限公司 | 高集成度晶圆扇出封装方法 |
| CN103745936A (zh) * | 2014-02-08 | 2014-04-23 | 华进半导体封装先导技术研发中心有限公司 | 扇出型方片级封装的制作方法 |
| CN103985695A (zh) * | 2014-05-19 | 2014-08-13 | 中国科学院微电子研究所 | 一种扇出型封装结构及其制作工艺 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107123601A (zh) * | 2017-05-27 | 2017-09-01 | 华进半导体封装先导技术研发中心有限公司 | 一种高散热器件封装结构和板级制造方法 |
| CN107123626B (zh) * | 2017-05-27 | 2019-10-18 | 华进半导体封装先导技术研发中心有限公司 | 一种高散热器件封装的制造方法 |
| CN107123626A (zh) * | 2017-05-27 | 2017-09-01 | 华进半导体封装先导技术研发中心有限公司 | 一种高散热器件封装的制造方法 |
| CN107123601B (zh) * | 2017-05-27 | 2020-03-17 | 华进半导体封装先导技术研发中心有限公司 | 一种高散热器件封装结构和板级制造方法 |
| CN109427702A (zh) * | 2017-08-31 | 2019-03-05 | 台湾积体电路制造股份有限公司 | 散热器件和方法 |
| CN109427702B (zh) * | 2017-08-31 | 2020-07-17 | 台湾积体电路制造股份有限公司 | 散热器件和方法 |
| US11605569B2 (en) | 2018-04-19 | 2023-03-14 | AT&SAustria Technologie & Systemtechnik AG | Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit |
| CN110767619A (zh) * | 2018-11-23 | 2020-02-07 | 北京比特大陆科技有限公司 | 芯片封装的方法、芯片和芯片封装组件 |
| US11140768B2 (en) | 2019-04-10 | 2021-10-05 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier with high passive intermodulation performance |
| CN112530880A (zh) * | 2019-09-17 | 2021-03-19 | 铠侠股份有限公司 | 半导体装置及半导体装置的制造方法 |
| US11894358B2 (en) | 2019-09-17 | 2024-02-06 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| CN112530880B (zh) * | 2019-09-17 | 2024-02-09 | 铠侠股份有限公司 | 半导体装置及半导体装置的制造方法 |
| WO2021208961A1 (zh) * | 2020-04-17 | 2021-10-21 | 江苏长电科技股份有限公司 | 扇出封装结构 |
| CN113539978A (zh) * | 2020-04-17 | 2021-10-22 | 江苏长电科技股份有限公司 | 扇出封装结构 |
| CN113539978B (zh) * | 2020-04-17 | 2023-11-10 | 江苏长电科技股份有限公司 | 扇出封装结构 |
| CN112701089A (zh) * | 2020-09-10 | 2021-04-23 | 成都芯源系统有限公司 | 集成电路封装结构、集成电路封装单元及相关制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104966677B (zh) | 2018-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104966677A (zh) | 扇出型芯片封装器件及其制备方法 | |
| JP4895295B2 (ja) | チップパッケージおよびその製造方法 | |
| CN104428892B (zh) | 用于基板核心层的方法和装置 | |
| TWI466245B (zh) | 具有凸塊／基座／凸緣層散熱座及增層電路之散熱增益型半導體組體製法 | |
| US8927339B2 (en) | Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry | |
| CN106409688B (zh) | 一种超薄无芯封装基板的加工方法和结构 | |
| US8955218B2 (en) | Method for fabricating package substrate | |
| JP2019512168A (ja) | シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造 | |
| CN104253116A (zh) | 用于嵌入式管芯的封装组件及相关联的技术和配置 | |
| JP6669586B2 (ja) | 半導体装置、半導体装置の製造方法 | |
| CN100578771C (zh) | 嵌入式芯片封装结构 | |
| US11152293B2 (en) | Wiring board having two insulating films and hole penetrating therethrough | |
| CN103985695B (zh) | 一种扇出型封装结构及其制作工艺 | |
| CN107146781B (zh) | 一种用于bot封装的双面有芯板结构及其制造方法 | |
| CN110571201A (zh) | 一种高散热扇出型三维异构双面塑封结构及其制备方法 | |
| KR101382843B1 (ko) | 반도체 패키지 기판, 이를 이용한 패키지 시스템 및 이의 제조 방법 | |
| CN112466833A (zh) | 内埋元件封装结构及其制造方法 | |
| CN107104091B (zh) | 一种半埋入线路基板结构及其制造方法 | |
| CN105140189B (zh) | 板级扇出型芯片封装器件及其制备方法 | |
| JP2005019937A (ja) | 高密度チップスケールパッケージ | |
| CN210575902U (zh) | 一种高散热扇出型三维异构双面塑封结构 | |
| CN105023888B (zh) | 板级扇出型芯片封装器件及其制备方法 | |
| JP2008147266A (ja) | 半導体装置及びその製造方法 | |
| JP2007019275A (ja) | 半導体装置、基板及び半導体装置の製造方法 | |
| CN111863737A (zh) | 一种嵌入式器件封装基板及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20191204 Address after: Room A107, research building a, high tech think tank center, Nanhai software technology park, Shishan town, Nanhai District, Foshan City, Guangdong Province Patentee after: Guangdong fozhixin microelectronics technology research Co.,Ltd. Address before: 214135 Jiangsu New District of Wuxi City Linghu Road No. 200 Chinese Sensor Network International Innovation Park building D1 Patentee before: National Center for Advanced Packaging Co.,Ltd. |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: Fan out chip packaging device and its preparation method Effective date of registration: 20201224 Granted publication date: 20180316 Pledgee: Guangdong Nanhai Rural Commercial Bank branch branch of Limited by Share Ltd. Pledgor: Guangdong fozhixin microelectronics technology research Co.,Ltd. Registration number: Y2020980009995 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20180316 Pledgee: Guangdong Nanhai Rural Commercial Bank branch branch of Limited by Share Ltd. Pledgor: Guangdong Xinhua Microelectronics Technology Co.,Ltd.|Guangdong fozhixin microelectronics technology research Co.,Ltd. Registration number: Y2020980009995 |