CN107123626A - 一种高散热器件封装的制造方法 - Google Patents

一种高散热器件封装的制造方法 Download PDF

Info

Publication number
CN107123626A
CN107123626A CN201710389595.8A CN201710389595A CN107123626A CN 107123626 A CN107123626 A CN 107123626A CN 201710389595 A CN201710389595 A CN 201710389595A CN 107123626 A CN107123626 A CN 107123626A
Authority
CN
China
Prior art keywords
chip
substrate
resin bed
photosensitive resin
radiator structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710389595.8A
Other languages
English (en)
Other versions
CN107123626B (zh
Inventor
于中尧
郭学平
曹立强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201710389595.8A priority Critical patent/CN107123626B/zh
Publication of CN107123626A publication Critical patent/CN107123626A/zh
Application granted granted Critical
Publication of CN107123626B publication Critical patent/CN107123626B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3672Foil-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736Metallic materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/24247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32153Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/32175Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/32187Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明的一个实施例提供一种封装结构的制造方法,包括:在基板上形成贯通基板的芯片槽;将芯片埋置在所述芯片槽中;在所述芯片的背面和所述基板的第一面上形成第一散热结构;以及在所述基板的第二面上形成第二散热结构,其中将芯片埋置在所述芯片槽中是通过在所述芯片与所述芯片槽之间填充光敏型树脂来完成的。

Description

一种高散热器件封装的制造方法
技术领域
本发明涉及半导体封装领域,尤其涉及一种高散热器件封装的制造方法。
背景技术
随着集成电路技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能,而且还制约着整个电子系统的小型化、低成本和可靠性。
集成电路的种类千差万别,例如,模拟电路、数字电路、射频电路、驱动电路、传感器等,因而对于封装的需求和要求也各不相同。其中功率器件的封装对其散热要求较高,尤其是高功率器件。在现有技术中,功率器件的常规封装基本上采用插针装配方式,体积大,高速信号传输损耗大,串联阻抗高。
例如,TO-220(Transistor Outline)封装工艺流程一般包括:1)划片,将硅晶圆切割成单个分离的芯片(Die);2)粘片,将单颗芯片粘结到引线框架上;3)压焊,用金丝或铝丝将芯片上的电极跟外引线(框架管脚)连接起来;4)塑封,用塑封材料将芯片包封起来。
功率器件的常规封装结构主要存在以下问题:
1.利用引线框架插针装配,封装体积大;
2.封装结构散热主要通过引线框架进行,虽然该封装结构具有较大的散热机构,但是并未得到理想的散热效果;
3.芯片与引线框架之间通过焊料烧结或共晶键合进行连接,键合面存在无法避免的孔洞缺陷,导致串联阻抗大,信号损失大;
4.当芯片与引线框架之间通过引线键合进行连接时,对于高速信号,感抗很高,信号损失较大。
由于现有仪器设备的小型化需求不断增加,要求各种器件,尤其是功率器件的封装尺寸尽量减小,同时要求具有更好的散热效果及更高的可靠性,才能满足使用要求。
因此,需要一种新型的小型化封装结构及其制造方法,不仅能够进一步减小相关封装尺寸,简化制造工艺,而且具有更好的散热效果及更高的可靠性。
发明内容
针对现有技术中散热效果不理想的技术问题,本发明的一个实施例提供一种封装结构的制造方法,包括:在基板上形成贯通基板的芯片槽;将芯片埋置在所述芯片槽中;在所述芯片的背面和所述基板的第一面上形成第一散热结构;以及在所述基板的第二面上形成第二散热结构,其中将芯片埋置在所述芯片槽中是通过在所述芯片与所述芯片槽之间填充光敏型树脂来完成的。
在本发明的实施例中,该方法还包括:在形成所述芯片槽之后,使所述基板表面金属化,使得所述基板的第一散热结构和第二散热结构与所述芯片槽侧壁上的金属层相连接。
在本发明的实施例中,将芯片埋置在所述芯片槽中包括:将第一光敏型树脂层压合在所述基板上;将所述芯片的正面粘接在所述第一光敏型树脂层上;以及将第二光敏型树脂层压合在所述芯片的背面和所述基板的第一面上,并加热使所述第一光敏型树脂层和所述第二光敏型树脂层的树脂塞入所述芯片和所述芯片槽间隙中并固化。
在本发明的实施例中,第一光敏型树脂层和所述第二光敏型树脂层是干模型绿油层。
在本发明的实施例中,在所述芯片的背面和所述基板的第一面上形成第一散热结构包括:通过对所述第二光敏型树脂层进行曝光、显影形成窗口,来至少部分地暴露芯片背面和基板的第一面;在所述第二光敏型树脂层和所述窗口上形成电镀种子层;以及进行电镀,以形成第一散热结构。
在本发明的实施例中,该方法还包括在所述显影之前,对所述第一光敏型树脂层进行曝光,从而将所述芯片正面一侧的芯片电极和基板焊盘暴露出来。
在本发明的实施例中,该方法还包括在形成电镀种子层之前,在所述芯片正面形成保护膜,将所述芯片电极和基板焊盘保护起来。
在本发明的实施例中,在所述基板的第二面上形成第二散热结构包括:去除所述保护膜;将芯片电极和基板焊盘暴露出来;以及在所述芯片电极和基板焊盘上形成焊球,所述基板焊盘及其上面的焊球作为第二散热结构。
在本发明的实施例中,该方法还包括:在形成焊球之前,将基板切割成独立器件单元。
在本发明的实施例中,该方法还包括:在所述芯片电极和/或基板焊盘和/或所述第一散热结构的表面上形成表面涂覆层。
本发明的技术优势:
1)本发明采用在光敏树脂薄膜中埋入芯片制造板级封装结构,其中盲孔加工和芯片保护图形均采用基板光刻技术完成,简化工艺。
2)避免使用激光钻孔工艺对芯片表面电极的损伤,简化工艺同时,提高工艺管控能力,提高产品良率。
3)提高散热效果:本发明采用埋入芯片的基板在埋入芯片基板空腔侧壁金属化方式将基板顶面和底面连通,基板侧壁上的大面积铜层距离芯片很近,增加了芯片横向散热条件,使芯片横向散出的热量通过侧壁的铜箔传导至基板顶面和底面的散热铜箔,使得芯片整体散热效果更好。
4)简化工艺流程:本发明采用埋入芯片的基板在埋入芯片基板空腔侧壁金属化方式将基板正反面连通,避免使用常规基板的通孔加工和金属化,简化工艺省去了通孔加工工艺和通孔金属化工艺,避免这些工艺在加工中形成的缺陷。
5)散热更好:背面芯片表面通过电镀形成厚铜层提高散热效果。
6)背面电极无孔洞,可靠性更高。电镀铜层与常规芯片背面通过焊料焊接的散热片结构相比,具有更好的结合性能,避免焊料片烧结散热形成的结合界面的孔洞,散热性能更好,可靠性更高。
7)背面电极串联电阻更小:电镀铜层与硅片背面金属层结合是通过电镀在背面生长出一层铜金属层,通过烘烤,结合性能更好,没有空洞,使得芯片背面电极的接触电阻更小。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例的一种高散热器件封装结构100的剖面示意图。
图2示出根据本发明的实施例形成高散热器件封装结构的流程图。
图3A至图3N示出根据本发明的实施例形成高散热器件封装结构的过程的剖面示意图。
具体实施方式
在以下的描述中,参考各实施例对本发明进行描述。然而,本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中,未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地,为了解释的目的,阐述了特定数量、材料和配置,以便提供对本发明的实施例的全面理解。然而,本发明可在没有特定细节的情况下实施。此外,应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中,对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是,本发明的实施例以特定顺序对工艺步骤进行描述,然而这只是为了方便区分各步骤,而并不是限定各步骤的先后顺序,在本发明的不同实施例中,可根据工艺的调节来调整各步骤的先后顺序。
对于高散热封装结构,通常的办法一方面是在芯片背面贴装散热金属片,在芯片背面散热金属片间增加散热界面材料,改善芯片背面散热性能;另一方面,将器件做成表贴形式或做成倒桩焊接形式,在芯片表面形成多个表贴电极,或多个焊球阵列(BGA),通过芯片表面的表贴焊料电极和焊球将芯片正面的器件工作发热传递给芯片贴装的印刷线路板或基板,通过基板进行散热。因为芯片的有源区在芯片的正面,芯片发热区域主要在芯片的正面,正面良好的散热结构是提高器件散热效果的着重要途径。但是,器件表面毕竟有许多电极端子互相之间必须进行绝缘处理,所以正面结构散热效果毕竟有限。由于功率半导体器件的材料硅,SiC、GaN等有较好的热导率,而且芯片厚度较薄,器件大部分热量的散出主要还是依靠芯片的背面,因为背面的面积较大,是器件散热的主要渠道。同时,芯片侧面散出热量也是一个不可忽视的途径。
本发明在充分考虑器件正面、背面和侧面散热的情况下,设计一种独特的板极埋入封装结构,将芯片散热的三种途径全部考虑其中。
图1示出根据本发明的一个实施例的一种高散热器件封装结构100的剖面示意图。如图1所示,高散热器件封装结构100包括基板101,基板101上具有用于容纳芯片102的芯片槽。在芯片102的正面,即有源区所在的表面,设置有芯片电极103。在本发明的实施例中,可在芯片电极103之间设置芯片表面绝缘层104。焊球105设置在芯片电极103上。在本发明的实施例中,可在焊球105之间设置阻焊层106。为了减小封装尺寸,基板101的厚度与芯片102的厚度基本相同,即芯片102的正面与基板101的底面基本齐平,芯片102的背面与基板101的顶面基本齐平。在芯片102的背面和基板101的顶面上,设置第一散热结构107。在基板101的底面上,设置第二散热结构108。在芯片槽的侧壁上,设置第三散热结构109。第三散热结构109与第一散热结构107和第二散热结构108热连通。
在图1所示本发明的实施例中,第一散热结构107是散热片,散热片的材料选自:热导率较高的金属,例如,金、铂、铜、铝或其合金等;化合物,例如,SiC、AlN、Al2O3等。然而本发明的保护范围不限于此,例如,第一散热结构107还可以具有多个散热翼片,以便增加散热面积,从而获得更好的散热效果。
在图1所示的本发明的实施例中,第二散热结构108是设置在基板底面上的电极和焊球。然而本发明的保护范围不限于此,第二散热结构108还可以是其它有利于散热的结构,例如,柱状或片状金属。
在本发明的具体实施例中,还可在芯片102与芯片槽之间填充树脂110,从而芯片横向散热经过埋入基板的树脂传递给芯片槽壁的第三散热结构109,再通过第三散热结构109传递到基板正面和背面的散热结构108和107。
在根据本发明的实施例形成的高散热器件封装结构中,在基板101中开槽,并将芯片102埋入基板101所开的槽中,在基板101表面和侧壁上形成多个散热结构,并且多个散热结构相互热连通。基板101的底面上有多个焊球或电极设计,电极用于植球或表贴,焊球或表贴电极具有散热功能。芯片发出的热量可通过背面第一散热结构107散出;芯片横向散热首先经过埋入芯片基板的树脂传递给芯片槽壁的第三散热结构109,接下来通过槽壁第三散热结构109传递到基板顶面和底面的第一散热结构107和第二散热结构108;基板底部的第二散热结构108将芯片电极侧的发热传输给下面的PCB板。
图2示出根据本发明的实施例形成高散热器件封装结构的流程图200。图3A至图3N示出根据本发明的实施例形成高散热器件封装结构的过程的剖面示意图。下面结合图2及图3A-图3N介绍高散热器件封装结构的制造过程。
首先,提供基板101。基板用于提供机械支撑、电互连和散热功能。在图3A所示的实施例中,基板101是双面覆铜板,然而本发明的范围不限于此,可根据实际需要选择其它类型的基板,例如金属基板、绝缘材料基板等。
在步骤201,在基板101上形成贯通基板101的芯片槽,如图3B所示。
在步骤202,使基板101表面金属化,使得基板101的顶面和底面上的金属层与芯片槽侧壁上的金属层相连接。本领域的技术人员可根据实际需要选择适当的金属化方法,例如,气相沉积法、化学镀铜法等。如图3C所示,如果基板101是双面覆铜板,则可仅进行槽壁金属化,以形成槽壁金属层作为第三散热结构109,将基板正面和背面金属层通过槽壁金属层连接在一起。如果基板101是金属基板,则可省略该步骤202。本领域的技术人员可根据实际的散热要求来确定槽壁金属层109的厚度。
在步骤203,将芯片埋置在所述芯片槽中。在本发明的实施例中,步骤203包括首先在基板101上低温压合第一光敏型树脂层301,如图3D所示。在本发明的实施例中,第一光敏型树脂层301可采用无增强材料的半固化片,例如,干模型绿油。树脂胶液经热处理(预烘)后,树脂进入B阶段而制成的薄片材料称为半固化片,其在加热加压下会软化,冷却后会反应固化。可通过真空压膜机压合半固化的第一层树脂层。压合采用低温压合保持第一光敏型树脂层的半固化状态。然后,将芯片102贴在芯片槽中第一层树脂层301上,如图3E所示。通过给基板101加热,半固化的第一光敏型树脂层301具有一定粘度,从而将芯片粘接在芯片槽中的第一光敏型树脂层301上。
接下来,高温压合第二光敏型树脂层302,将芯片102埋入基板芯片槽中,如图3F所示。在本发明的实施例中,可通过高温压合第二光敏型树脂层302,将半固化的第一光敏型树脂层301和第二光敏型树脂层302固化,并将第一光敏型树脂层301和第二光敏型树脂层302的树脂塞入芯片102与芯片槽之间的间隙中,从而形成芯片埋入基板。
在步骤204,在芯片的背面和基板的顶面上形成第一散热结构。在本发明的实施例中,首先,如图3G所示,可通过对第一光敏型树脂层301和第二光敏型树脂层302进行曝光、显影形成窗口303,来至少部分地暴露芯片背面和基板背面金属,同时将芯片正面一侧的芯片电极和基板焊盘暴露出来。虽然,在图3G所示的实施例中,将芯片背面全部暴露出来,然而本发明的范围不限于此,可仅部分地暴露芯片背面并且在芯片背面留下部分第二光敏型树脂层302。
然后,如图3H所示,在芯片正面形成保护膜304,将芯片电极和芯片电极侧的基板焊盘保护起来。接下来,如图3I所示,在芯片背面一侧形成电镀种子层305。在本发明的实施例中,本领域的技术人员可根据实际需要选择适当的金属化方法形成电镀种子层305,例如,气相沉积法、化学镀铜法等。然后,在芯片背面基板整板镀铜,形成背面散热金属层,作为第一散热结构107,如图3J所示。
在步骤205,在基板的底面上形成第二散热结构。在本发明的实施例中,步骤205包括去除芯片正面的保护膜304,将芯片电极和基板焊盘暴露出来,如图3K所示。为了保护芯片电极、基板焊盘以及第一散热结构,可任选地在其表面上形成表面涂覆层。在本发明的实施例中,本领域的技术人员可根据实际需要选择NiAu、NiPdAu、防氧化有机薄膜、喷锡等作为表面涂层。然后,进行分板切割,将基板切割成独立器件单元,如图3L和3M所示。接下来,在芯片电极和基板焊盘上形成焊球,如图3N所示,基板焊盘及其上面的焊球作为第二散热结构108。
在本发明的实施例中,将板级封装埋入树脂采用光敏树脂薄膜进行埋入芯片制造板级封装结构,盲孔加工和芯片保护图形均采用基板光刻技术完成,简化工艺。同时,避免使用激光钻孔工艺对芯片表面电极的损伤,简化工艺同时,提高工艺管控能力,提高产品良率。
与现有的封装结构相比,通过图2以及图3A至图3N所形成的高散热器件封装结构能够提高散热效果。在基板中开槽,将芯片埋入基板中,基板表面和侧壁金属化,基板的金属化顶面与埋入芯片背面相连。基板顶面和底面电极通过芯片槽的侧壁金属化相连。基板底面有金属电极与基板顶面和底面的金属层相连。基板底面有多个焊球或电极设计,电极用于植球或表贴,焊球或表贴电极具有散热功能。芯片的输入和输出均在芯片正面,同时背面也可有一个信号输出或输入,芯片正面有多个焊盘引出,形成芯片正面散热通道。通过在埋入芯片的基板空腔侧壁金属化方式将基板顶面和底面连通,基板侧壁上的大面积铜层距离芯片很近,增加芯片横向散热条件,使芯片横向散出的热量通过侧壁的铜箔传向基板顶面和底面散热铜箔,使得芯片散热效果更好。
图2以及图3A至图3N所示实施例可简化工艺流程。本发明采用在埋入芯片基板空腔侧壁金属化方式将基板正反面连通,避免使用常规基板的通孔加工和金属化工艺,避免这些工艺在加工中形成的缺陷。
另外,在背面芯片表面通过电镀形成厚铜层提高散热效果。与常规芯片背面通过焊料焊接的散热片结构相比,电镀铜层具有更好的结合性能,避免焊料片烧结形成的结合界面的孔洞,散热性能更好,可靠性更高,因此芯片背面电极无孔洞,可靠性更高。
此外,背面电极串联电阻更小,因为电镀铜层与硅片背面金属层结合是通过电镀在背面生长出一层铜金属层,通过烘烤,结合性能更好,没有空洞,使得芯片背面电极的接触电阻更小。
尽管上文描述了本发明的各实施例,但是,应该理解,它们只是作为示例来呈现的,而不作为限制。对于相关领域的技术人员显而易见的是,可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此,此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制,而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种封装结构的制造方法,包括:
在基板上形成贯通基板的芯片槽;
将芯片埋置在所述芯片槽中;
在所述芯片的背面和所述基板的第一面上形成第一散热结构;以及
在所述基板的第二面上形成第二散热结构,
其中将芯片埋置在所述芯片槽中是通过在所述芯片与所述芯片槽之间填充光敏型树脂来完成的。
2.如权利要求1所述的方法,其特征在于,还包括:在形成所述芯片槽之后,使所述基板表面金属化,使得所述基板的第一散热结构和第二散热结构与所述芯片槽侧壁上的金属层相连接。
3.如权利要求1或2所述的方法,其特征在于,所述将芯片埋置在所述芯片槽中包括:
将第一光敏型树脂层压合在所述基板上;
将所述芯片的正面粘接在所述第一光敏型树脂层上;以及
将第二光敏型树脂层压合在所述芯片的背面和所述基板的第一面上,并加热使所述第一光敏型树脂层和所述第二光敏型树脂层的树脂塞入所述芯片和所述芯片槽间隙中并固化。
4.如权利要求3所述的方法,其特征在于,所述第一光敏型树脂层和所述第二光敏型树脂层是干模型绿油层。
5.如权利要求3所述的方法,其特征在于,所述在所述芯片的背面和所述基板的第一面上形成第一散热结构包括:
通过对所述第二光敏型树脂层进行曝光、显影形成窗口,来至少部分地暴露芯片背面和基板的第一面;
在所述第二光敏型树脂层和所述窗口上形成电镀种子层;以及
进行电镀,以形成第一散热结构。
6.如权利要求5所述的方法,其特征在于,还包括在所述显影之前,对所述第一光敏型树脂层进行曝光,从而将所述芯片正面一侧的芯片电极和基板焊盘暴露出来。
7.如权利要求6所述的方法,其特征在于,还包括在形成电镀种子层之前,在所述芯片正面形成保护膜,将所述芯片电极和基板焊盘保护起来。
8.如权利要求7所述的方法,其特征在于,所述在所述基板的第二面上形成第二散热结构包括:
去除所述保护膜;将芯片电极和基板焊盘暴露出来;以及
在所述芯片电极和基板焊盘上形成焊球,所述基板焊盘及其上面的焊球作为第二散热结构。
9.如权利要求8所述的方法,其特征在于,还包括:在形成焊球之前,将基板切割成独立器件单元。
10.如权利要求9所述的方法,其特征在于,还包括:在所述芯片电极和/或基板焊盘和/或所述第一散热结构的表面上形成表面涂覆层。
CN201710389595.8A 2017-05-27 2017-05-27 一种高散热器件封装的制造方法 Active CN107123626B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710389595.8A CN107123626B (zh) 2017-05-27 2017-05-27 一种高散热器件封装的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710389595.8A CN107123626B (zh) 2017-05-27 2017-05-27 一种高散热器件封装的制造方法

Publications (2)

Publication Number Publication Date
CN107123626A true CN107123626A (zh) 2017-09-01
CN107123626B CN107123626B (zh) 2019-10-18

Family

ID=59729495

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710389595.8A Active CN107123626B (zh) 2017-05-27 2017-05-27 一种高散热器件封装的制造方法

Country Status (1)

Country Link
CN (1) CN107123626B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111010801A (zh) * 2019-12-30 2020-04-14 安捷利(番禺)电子实业有限公司 一种双面散热的芯片封装结构及方法、装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236732A1 (en) * 2008-03-19 2009-09-24 Powertech Technology Inc. Thermally-enhanced multi-hole semiconductor package
CN103715152A (zh) * 2012-10-09 2014-04-09 宏启胜精密电子(秦皇岛)有限公司 连接基板及层叠封装结构
CN104966677A (zh) * 2015-07-08 2015-10-07 华进半导体封装先导技术研发中心有限公司 扇出型芯片封装器件及其制备方法
CN106531711A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片的板级封装结构及制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090236732A1 (en) * 2008-03-19 2009-09-24 Powertech Technology Inc. Thermally-enhanced multi-hole semiconductor package
CN103715152A (zh) * 2012-10-09 2014-04-09 宏启胜精密电子(秦皇岛)有限公司 连接基板及层叠封装结构
CN104966677A (zh) * 2015-07-08 2015-10-07 华进半导体封装先导技术研发中心有限公司 扇出型芯片封装器件及其制备方法
CN106531711A (zh) * 2016-12-07 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种芯片的板级封装结构及制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111010801A (zh) * 2019-12-30 2020-04-14 安捷利(番禺)电子实业有限公司 一种双面散热的芯片封装结构及方法、装置

Also Published As

Publication number Publication date
CN107123626B (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
US11133242B2 (en) Method of manufacturing semiconductor devices, corresponding device and circuit
CN107123601A (zh) 一种高散热器件封装结构和板级制造方法
US7196403B2 (en) Semiconductor package with heat spreader
EP2894950A1 (en) Embedded heat slug to enhance substrate thermal conductivity
US20050077613A1 (en) Integrated circuit package
TW200427029A (en) Thermally enhanced semiconductor package and fabrication method thereof
US20120104591A1 (en) Systems and methods for improved heat dissipation in semiconductor packages
JP2002057241A (ja) 移植性導電パターンを含む半導体パッケージ及びその製造方法
KR101690051B1 (ko) 집적 회로 패키지를 위한 노출된 솔더링 가능한 열 확산기
TW563232B (en) Chip scale package and method of fabricating the same
CN105244347B (zh) 一种嵌入式封装及封装方法
CN106898591A (zh) 一种散热的多芯片框架封装结构及其制备方法
US7867908B2 (en) Method of fabricating substrate
CN106486458A (zh) 多功率芯片的功率封装模块及功率芯片单元的制造方法
CN108695269A (zh) 半导体装置封装及其制造方法
CN107680946A (zh) 一种多芯片叠层的封装结构及其封装方法
CN110364496A (zh) 一种芯片封装结构及其封装方法
CN107123626B (zh) 一种高散热器件封装的制造方法
TW200529399A (en) A low thermal expension build-up layer packaging and a method to package a die using the same
CN107845610A (zh) 基板结构及其制作方法
CN210575932U (zh) 一种引线框架及封装结构
CN110364490A (zh) 一种芯片封装结构及其封装方法
CN103824820B (zh) 引线框区域阵列封装技术
TWI362122B (en) Light-emitting diode package structure and method for manufacturing the same
TW201603201A (zh) 嵌入式封裝及封裝方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20170901

Assignee: Shanghai Meadville Science & Technology Co.,Ltd.

Assignor: National Center for Advanced Packaging Co.,Ltd.

Contract record no.: X2023980035123

Denomination of invention: A manufacturing method for packaging high heat sink components

Granted publication date: 20191018

License type: Common License

Record date: 20230427

EE01 Entry into force of recordation of patent licensing contract