JP2002057241A - 移植性導電パターンを含む半導体パッケージ及びその製造方法 - Google Patents

移植性導電パターンを含む半導体パッケージ及びその製造方法

Info

Publication number
JP2002057241A
JP2002057241A JP2000331153A JP2000331153A JP2002057241A JP 2002057241 A JP2002057241 A JP 2002057241A JP 2000331153 A JP2000331153 A JP 2000331153A JP 2000331153 A JP2000331153 A JP 2000331153A JP 2002057241 A JP2002057241 A JP 2002057241A
Authority
JP
Japan
Prior art keywords
conductive pattern
semiconductor package
implantable conductive
implantable
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000331153A
Other languages
English (en)
Inventor
Heung-Su Gang
ヒュン−ス，ガン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kostat Semiconductor Co Ltd
Original Assignee
Kostat Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kostat Semiconductor Co Ltd filed Critical Kostat Semiconductor Co Ltd
Publication of JP2002057241A publication Critical patent/JP2002057241A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 工程を単純化し、かつ原資材のコストを下げ
て製造コストのダウンを図ることができ、半導体パッケ
ージの電気的、機械的、熱的な性能を改善できる移植性
導電パターンを含む半導体パッケージ及びその製造方法
を提供する。 【解決手段】 半導体パッケージ本体と、モールディン
グ工程までに半導体パッケージの基板の役目を行なって
いたテープフィルムから外されて半導体パッケージ本体
に取り付けられる特徴をもった移植性導電パターンを含
む半導体パッケージ及びその製造方法が開示されてい
る。前記基板の役目を行なっていたテープフィルムはモ
ールディング工程後に半導体パッケージ本体から取り外
されて除去されるので、半導体パッケージ本体には基板
が残らなくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージ及
びその製造方法に係り、より詳細には、半導体パッケー
ジにリードを含まないか、あるいはリードに代えてソル
ダボールを用いるチップスケールパッケージ（Ｃｈｉｐ
Ｓｃａｌｅ Ｐａｃｋａｇｅ、以下、ＣＳＰ）及びそ
の製造方法に関する。
【０００２】
【従来の技術】近年、パソコン、セルラーフォン、ビデ
オ付きカメラ（カムコーダ）などの電子製品群は、製品
のサイズはコンパクト化に向けられる一方、内部で行わ
れる処理容量は大容量化に向けられている。これによ
り、半導体パッケージにおいても、コンパクトでありな
がら大容量であり、速い処理速度にも適した形の半導体
パッケージが切望される。この理由から、半導体パッケ
ージの開発方向は、従来のＤＩＰ（Ｄｕａｌ Ｉｎ−Ｌ
ｉｎｅ Ｐａｃｋａｇｅ）などの挿入実装型から、表面
実装型であるＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔ
−ｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ
Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａ
ｌｌ Ｇｒｉｄ Ａｒｒａｙ）へと急速に変わりつつあ
る。
【０００３】この表面実装型パッケージのうち、ＢＧＡ
は、最近発表されているＣＳＰの中でも、半導体パッケ
ージの大幅なコンパクト化及び軽量化を果たせるといっ
て注目されている。
【０００４】図１ないし図３は、従来の技術による固形
の基板を用いるＢＧＡパッケージの構造を説明するため
に示す図である。図１は、従来の技術による固形の基板
を用いるＢＧＡパッケージの断面図であり、図２は、部
分切取した平面図であり、図３は下面図である。
【０００５】図１ないし図３を参照すれば、一般的なＢ
ＧＡパッケージは、固形の基板１０を従来のリードフレ
ームの代りに使用して半導体パッケージを組立てる。す
なわち、固形の基板１０上にダイ接着樹脂５により半導
体チップ６を接着し、金線４を使って固形の基板１０内
に形成されたボンドフィンガー２と半導体チップ６のボ
ンドパッドとを連結し、封合樹脂７であるエポキシモー
ルドコンパウンド（ＥＭＣ）によりワイヤボンディング
の行われた固形の基板１０と半導体チップ６をモールデ
ィングする。その後、固形の基板１０内に形成された貫
通ホール９を通じて固形の基板１０の上部から下部に連
結された回路パターンであるソルダボールパッドに外部
連結端子であるソルダボール１３を取り付ける。
【０００６】図中、参照符号１は固形の基板１０の全面
に形成されたソルダマスクを示し、３は導電パターンを
示し、１１は背面ソルダマスクを示し、１２は絶縁性基
板を示す。また、図３の参照符号６’は、半導体チップ
６が接着される位置を示す。
【０００７】しかし、このような固形の基板１０を使っ
て製造するＢＧＡパッケージは、外部連結端子を取り付
けるために貫通ホール９と前／背面導電パターン３を形
成しなければならない。このため、半導体パッケージの
内部で中間連結端子を大いに構成するため、半導体チッ
プのボンドパッドから外部連結端子との間に配線長さが
大きくなり、半導体パッケージの電気的導電特性が悪く
なる。
【０００８】また、固形の基板１０の前／背面で導電パ
ターン３の絶縁及び保護のためにソルダマスク１、１１
を使用することになるが、このようなソルダマスクは半
導体パッケージの組立てが終わった状態で剥がれる問題
が引き起こされ、半導体パッケージの信頼性を低下させ
る。
【０００９】そして、固形の基板１０には必ず絶縁性基
板１２が含まれるが、このような絶縁性基板１２は半導
体パッケージの組立てが終わった後にも半導体パッケー
ジの内部に残存してしまう。したがって、絶縁性基板１
２が半導体パッケージの内部で占める厚さによってＢＧ
Ａパッケージの厚さを減らすのに限界がある。
【００１０】その他にも、半導体パッケージの内部に固
形の基板１０と共に他の多くの部品が組み込まれる。こ
のような多くの部品間の熱膨張係数の差によって発生す
る不良は、半導体パッケージの信頼性を落とす要因とな
る。
【００１１】図４ないし図６は、従来の技術によってテ
ープフィルムに導電パターンが形成された基板を使用す
るＢＧＡパッケージの構造を説明するために示す図であ
る。図４は、従来の技術によりテープフィルムに導電パ
ターンが形成された基板を使用するＢＧＡパッケージの
断面図であり、図５は、部分切取した平面図であり、図
６は、下面図である。
【００１２】図４ないし図６を参照すれば、既存の固形
の基板に代えて使用する導電パターンが形成されたテー
プフィルム２３は、ポリイミド樹脂よりなる絶縁性基板
にパンチングあるいはエッチングを行なって穴をあけて
導電パターンを形成して半導体パッケージの組立工程で
リードフレームに代えて使用する。
【００１３】したがって、テープフィルム２３には導電
パターンの絶縁及び保護のための前面ソルダマスク２１
及び背面ソルダマスク２８が形成されており、このよう
な前／背面ソルダマスク２１、２８を含むテープフィル
ム２３は半導体パッケージの組立てが終わった後にも半
導体パッケージの一部として残っている。
【００１４】図中、参照符号２２はボンドフィンガー
を、２４は金線を、２５はダイ接着樹脂を、２６は半導
体チップを、２７は封合樹脂を、２９はソルダボールパ
ッドを、３０はソルダボールを各々示し、図６の参照符
号２６’は半導体チップ２６の接着される位置を示す。
【００１５】しかし、このような導電パターンが形成さ
れたテープフィルム２３を使って組立てるＢＧＡパッケ
ージは、ソルダボールパッド２９とボンドフィンガー２
２とを連結する穴をあけるためにパンチングや、エッチ
ングなどの追加工程が必要になる。そして、テープフィ
ルム２３が半導体パッケージの組立てが終わった後に
も、半導体パッケージの内部に残っているため、半導体
パッケージの厚さを減らす障害要因となり、半導体パッ
ケージの内部にテープフィルムと共に含まれる他の部品
との熱膨張係数の差によって発生する各種の工程不良の
問題が半導体パッケージの信頼性を低下させる。
【００１６】図７ないし図９は、従来の技術によるＱＦ
Ｎ（Ｑｕａｄ Ｆｌａｔ Ｎｏ−ｌｅａｄ）パッケージ
の構造を説明するために示す図である。図７は、従来の
技術によるＱＦＮパッケージの断面図であり、図８は、
部分切取した平面図であり、図９は、下面図である。
【００１７】図７ないし図９を参照すれば、放熱板の役
目をするチップパッド５０と内部リード４１のみを含む
リードフレーム４９に半導体チップ４４をダイ接着樹脂
４３により接着し、金線４２によりワイヤボンディング
を行なう。その後、封合樹脂４５であるエポキシモール
ドコンパウンド（ＥＭＣ）により前記リードフレーム４
９と、半導体チップ４４をモールディングする。
【００１８】図中、参照符号５１はグラウンドボンディ
ングがなされる領域を示し、５２は一般的な入出力端子
のボンディングがなされる領域を示す。また、参照符号
５３は半導体パッケージの入出力端子用内部リードを示
し、５４はグラウンド端子用内部リードを示す。
【００１９】しかし、このようなＱＦＮパッケージは、
銅あるいは銅合金のリードフレーム４９を使用しなけれ
ばならず、このようなリードフレーム４９は半導体パッ
ケージの組立てが終わった後にも半導体パッケージの一
部として内部に残存するため、半導体パッケージの厚さ
を減らすのに障害要因となる。そして、ストリップ状態
の半導体パッケージを組立てた後、バラバラにするシン
ギュレーション工程において、リードフレーム４９を含
む半導体パッケージを切断する工程は極めて難しく、多
くの工程不良を招く。その他にも、入出力端子のための
内部リード５３が多い場合、これを半導体パッケージの
内部に配置する設計過程で空間上の制約がある。
【００２０】
【発明が解決しようとする課題】本発明の目的は、半導
体パッケージの工程を単純化し、原資材の値段を引下げ
て製造コストをダウンさせることができ、半導体パッケ
ージの電気的、熱的、機械的な性能を改善できる移植性
導電パターンを含む半導体パッケージを提供することで
ある。
【００２１】本発明の他の目的は、前記移植性導電パタ
ーンを含む半導体パッケージの製造方法を提供すること
である。
【００２２】
【課題を解決するための手段】前記目的を達成するため
に、本発明からは、内部に半導体チップを含み、リード
フレームや基板を含まずに封合樹脂よりなる半導体パッ
ケージ本体と、前記半導体パッケージ本体の表面に取り
付けられて外部に露出され、前記半導体チップのボンド
パッドと電気的に接続される移植性導電パターンとを具
備することを特徴とする移植性導電パターンを含む半導
体パッケージが提供される。
【００２３】本発明の好ましい実施例によれば、前記移
植性導電パターンは、モールディング工程までに基板の
代りをしていたテープフィルムから取り外されて形成さ
れたものであって、その厚さは数μｍ〜数ｍｍ範囲であ
り、その形は四角形あるいは円形である。
【００２４】好ましくは、前記半導体パッケージ本体
は、ＢＧＡまたはＱＦＮパッケージのうち何れか一方で
あり、半導体チップと移植性導電パターンとの連結がワ
イヤによりなされる場合には、前記半導体チップの下面
は熱伝導性あるいは導電性ダイ接着樹脂により移植性導
電パターンと貼り合わせられ、前記半導体パッケージ本
体と取り付けられる方向にある導電パターンの一面はワ
イヤボンディングのための表面処理層が形成されたこと
が好ましい。
【００２５】さらに、半導体パッケージ本体がＢＧＡあ
るいはフリップチップである場合には、前記半導体パッ
ケージ本体に取り付けられる反対面に外部連結端子がさ
らに形成されることが好ましく、このような外部連結端
子はソルダコートやソルダボールを使って形成できる。
【００２６】そして、半導体パッケージ本体がフリップ
チップである場合には、半導体チップのボンドパッドと
導電パターンを直接的に連結するためのソルダバンプが
前記ボンドパッド上に形成されたことが好ましい。さら
に、半導体パッケージ本体がフリップチップパッケージ
である場合には、移植性導電パターンはソルダバンプが
連結される部分と外部連結端子が取り付けられる部分と
が配線により互いに連結された形の拡張された移植性導
電パターンを使用することもできる。
【００２７】前記移植性導電パターンは、入出力端子用
移植性導電パターン、グラウンド用移植性導電パター
ン、放熱板用移植性導電パターン及び／またはパワー端
子用移植性導電パターンよりなり、グラウンド用移植性
導電パターン及び放熱板用移植性導電パターンは互いに
連結でき、パワー端子用移植性導電パターンはパワー端
子用移植性導電パターン同士に互いに電気的に連結され
た形を有することができる。
【００２８】前記他の目的を達成するために、本発明に
よる移植性導電パターンを含む半導体パッケージの製造
方法は、テープフィルム上に移植性導電パターンが形成
された臨時基板に半導体チップを取り付け、半導体チッ
プのボンドパッドと移植性導電パターンとを連結する。
次に、前記臨時基板と半導体チップとを封合樹脂により
モールディングし、前記モールディングされた結果物か
ら前記臨時基板として使われていたテープフィルムを取
り外しながら、前記移植性導電パターンはモールディン
グの行われた半導体パッケージ本体にそのまま残す。
【００２９】前記移植性導電パターンを含む半導体パッ
ケージの製造方法は、半導体パッケージの形態別に変形
可能である。
【００３０】本発明の好ましい実施例によれば、前記テ
ープフィルムは実質的にモールディング工程までに基板
の役目を行なうテープ本体と、移植性導電パターンを取
り外し易い特性を有した接着層とよりなることが好まし
い。
【００３１】さらに、前記移植性導電パターンの一面に
はワイヤボンディングのための表面処理層が形成された
ものを用いることが好ましく、前記移植性導電パターン
は、外部連結端子用移植性導電パターンと、放熱時用移
植性導電パターンとよりなることが好ましい。
【００３２】好ましくは、前記モールディング工程は、
ディスペンサーを使って液状のモールディング物質をデ
ィスペンシング方式により封合するか、あるいは熱硬化
性封合樹脂をモールド装備を使ってモールディングでき
る。
【００３３】前記移植性導電パターンのうち、グラウン
ド端子用移植性導電パターン及び放熱板用移植性導電パ
ターンとは互いに電気的に連結された形態でありうり、
パワー端子用移植性導電パターン同士は互いに電気的に
連結された形態であることが好ましい。
【００３４】さらに、本発明の好ましい実施例によれ
ば、前記臨時基板として使用されたいたテープフィルム
を取り外す工程は、モールディング工程が終わった後
に、あるいはシンギュレーション工程が終わった後に行
われることが好ましい。
【００３５】本発明によれば、貫通ホールの形成された
テープフィルムあるいは固形の基板またはリードフレー
ムなどの高い原資材を使用しなくても半導体パッケージ
を組立てることができ、工程を単純化させて半導体パッ
ケージの製造工程のコストダウンを図ることができる。
【００３６】さらに、放熱板用移植性導電パターンを半
導体チップに直接的に取り付けて外部に露出させること
で半導体パッケージの熱的な性能を改善でき、半導体チ
ップのボンドパッドから外部連結端子までの電気的な配
線経路を短くして半導体パッケージの電気的な特性を改
善でき、半導体パッケージの内部で基板やリードフレー
ム及びソルダマスクを除去することにより熱膨張係数の
差により発生する不良及び剥離による信頼性の低下の問
題を抑止し、半導体パッケージの厚さを薄くできるの
で、半導体パッケージの機械的な特性を改善できる。
【００３７】
【発明の実施の形態】以下、添付された図面に基づき、
本発明の望ましい実施例について詳細に説明する。
【００３８】この明細書で言う半導体パッケージ本体は
最も広い意味で使用されており、後述する実施例に示さ
れた特定の半導体パッケージのみを限定するものではな
い。すなわち、移植性導電パターンを使って半導体パッ
ケージの組立てが可能ならば、いかなる形態の半導体パ
ッケージにも変形して適用できる。本発明はその精神及
び必須の特徴を離脱しなくて他の方式で実施できる。例
えば、望ましい実施例においては移植性導電パターンの
形態が四角形あるいは円形であるが、これはワイヤボン
ディング及び外部連結端子の取り付けが可能な他の形態
に変形できる。また、半導体チップの接着、ワイヤボン
ディング及びモールディング方法は下記の実施例に示さ
れた方法のほかにも、他の方法に置換できる。したがっ
て、下記の望ましい実施例で記載した内容は例示的なも
のに過ぎず、本発明を限定する意味ではない。図１０及
び図１１は、本発明による移植性導電パターンを含む半
導体パッケージの概念的な構造及び製造方法を説明する
ために示す断面図である。
【００３９】図１０を参照すれば、本発明による移植性
導電パターンを含む半導体パッケージの構成は、半導体
パッケージ本体１０１と、前記半導体パッケージ本体１
０１の表面に取り付けられて外部に露出され、前記半導
体パッケージ本体１０１の内部にある半導体チップ１０
０のボンドパッドと電気的に連結される移植性導電パタ
ーン１１２とよりなる。
【００４０】前記半導体パッケージ本体１０１は、半導
体パッケージの種類によって内部で各種の形態に変形で
き、基本的には半導体チップ１００を含み、前記半導体
チップ１００にあるボンドパッドが移植性導電パターン
１１２と連結できる構造である。前記移植性導電パター
ン１１２は一般的な入出力用外部連結端子の機能を行な
うこともでき、グラウンド端子の役目を行なうこともで
き、パワー端子の役目を行なうこともでき、放熱板の役
目を行なうこともできる。
【００４１】また、前記半導体チップ１００のボンドパ
ッドと移植性導電パターン１１２との連結が金線１０６
によりなされる場合には、半導体チップ１００の下面が
グラウンド用移植性導電パターンあるいは放熱板用移植
性導電パターン１１４と熱伝導性あるいは導電性ダイ接
着樹脂１０２を通じて取り付けられる。そして、半導体
パッケージ本体１０１に取り付けられる方向の移植性導
電パターン１１２の一面には、ワイヤボンディングのた
めの表面処理層（図１４の１４２）を形成することが好
ましい。このような表面処理層は金、銀、パラジウムの
うちいずれか一つの物質から形成するか、あるいは金、
銀、パラジウムを含む混合物質を使って形成することが
好ましい。もし、前記ワイヤボンディングが表面処理層
を形成せずにも行なえるならば、前記表面処理層は形成
しなくても良い。
【００４２】ここで、本発明の最も重要な特徴の一つ
は、前記移植性導電パターン１１２またはグラウンド用
移植性導電パターンあるいは放熱板用移植性導電パター
ン１１４がテープフィルム１１０から外されて半導体パ
ッケージ本体１０１の表面に形成されることである。こ
れにより、半導体パッケージの内部の構成を簡単にで
き、半導体パッケージの内部に固形の基板やテープフィ
ルム型の基板、あるいはリードフレームなどが含まれな
くても良い画期的な効果が発生する。
【００４３】図１１は、前記移植性導電パターン１１２
のうちグラウンド用移植性導電パターン及び放熱板用移
植性導電パターン１１４を一体型に形成して変形された
放熱板用移植性導電パターン１１４’を形成した場合で
ある。前記図１１を参照して本発明による移植性導電パ
ターンを含む半導体パッケージの製造方法について説明
する。
【００４４】まず、テープフィルム１１０上に移植性導
電パターン１１２が形成された臨時基板に半導体チップ
１００を取り付ける。このとき、半導体パッケージの形
態に応じて前記半導体チップ１００を取り付ける工程は
異なってくる。
【００４５】例えば、フリップチップパッケージである
場合には、半導体チップ１００のボンドパッドにソルダ
バンプを形成して移植性導電パターン１１２及びソルダ
バンプを直接的に貼り合わせることにより、半導体チッ
プ１００を臨時基板に取り付ける。その一方、ＢＧＡや
ＱＦＮパッケージである場合には、熱伝導性あるいは導
電性ダイ接着樹脂１０２により半導体チップ１００の下
面を変形された放熱板用移植性導電パターン１１４’上
に取り付け、金線１０６を使って半導体チップ１００の
ボンドパッドと表面処理層の形成された移植性導電パタ
ーン１１２とを連結するワイヤボンディング工程をさら
に施す。次に、半導体チップ１００の取り付けられた臨
時基板を封合樹脂１０４であるエポキシモールドコンパ
ウンドを使ってモールディングする。前記モールディン
グ工程は、ディスペンサーを使って液状の封合樹脂１０
４をディスペンシング方式により封合した後に、硬化さ
せたり、熱硬化性封合樹脂１０４により一般的なモール
ド装備を使って行われうる。結局、半導体チップ１００
を取り付ける工程及びモールディングを行なって半導体
パッケージ本体１０１を製造する工程は、半導体パッケ
ージの形態に応じて、かつ、使用する原資材の材質に応
じて多くの変形が可能である。
【００４６】次に、前記モールディング済みの結果物か
ら臨時基板として使われていたテープフィルム１１０を
取り外して除去する。前記テープフィルム１１０を取り
外す工程はモールディングが終わった直後に行なうこと
もでき、後続工程であるシンギュレーション工程を終え
た後に取り外すこともできる。
【００４７】図１２及び図１３は、本発明に用いられる
移植性導電パターンが形成されたテープフィルムの構造
を説明するために示す平面図である。図１２及び図１３
を参照すれば、図１２は、前記図１０に用いられるテー
プフィルムの形状を示し、図１３は、前記図１１に用い
られるテープフィルムの形状を示す。前記移植性導電パ
ターン１１２において、１１２Ａは円形の形態をもって
入出力端子の機能を行なう外部連結端子用移植性導電パ
ターンを示し、１１２Ｂは四角形の形態をもって入出力
端子の機能を行なう外部連結端子用移植性導電パターン
を示し、１１４は放熱板として用いられる移植性導電パ
ターンとグラウンドとして用いられる移植性導電パター
ンとが互いに連結されない形態の放熱板用移植性導電パ
ターンを示し、１１４’はグラウンドとして用いられる
移植性導電パターンと放熱板として用いられる移植性導
電パターンとが互いに電気的に連結された形態の変形さ
れた放熱板用移植性導電パターンを示す。そして、参照
符号１２６は半導体チップが取り付けられる位置を示
す。
【００４８】前記移植性導電パターン１１２Ａ、１１２
Ｂ、１１４、１１４’は銅あるいは銅合金を材質とし、
その形態は円形あるいは四角形であるが、ワイヤボンデ
ィング及び外部連結端子の取り付けができる構造ならば
いかなる形態でも可能である。また、前記移植性導電パ
ターン１１２Ａ、１１２Ｂ、１１４、１１４’は厚さが
数μｍ〜数ｍｍの範囲で使用者の必要によって変化でき
る。
【００４９】そして、図１２及び図１３には、一つの半
導体パッケージのための移植性導電パターンが形成され
たテープフィルムを示してあるが、実際に、半導体パッ
ケージ組立て工程では、図１２及び図１３のような形態
のテープフィルムが横及び／または縦方向に多数枚形成
されたストリップ形態のテープフィルムを半導体パッケ
ージの生産者が使用する組立装備の都合に合わせて使用
することになる。
【００５０】前記移植性導電パターン１１２Ａ、１１２
Ｂ、１１４、１１４’を含むテープフィルム１１０の製
造方法は、テープフィルム１１０上で、前記移植性導電
パターン１１２Ａ、１１２Ｂ、１１４、１１４’をフォ
トマスキング方式により形成するか、スクリーンプリン
ティングする方式により形成するか、個々の導電パター
ンを摘み入れてこれを接合する方式により形成するか、
蒸着あるいは電気メッキする方式により形成することが
可能である。
【００５１】図１４は、本発明に用いられる移植性導電
パターンが形成されたテープフィルムの構造を説明する
ために示す断面図である。図１４を参照すれば、本発明
に用いられる移植性導電パターンが形成されたテープフ
ィルムの構造は、移植性導電パターン１１２と、テープ
フィルム１１０とよりなる。前記移植性導電パターン１
１２は、導電パターン本体１４０の表面にワイヤボンデ
ィングのための表面処理層１４２が形成されている。ま
た、テープフィルム１１０は、テープ本体１３０と、そ
の上部に形成され、移植性導電パターン１１２を取り外
し易い特性をもった接着層１３２とから構成される。
【００５２】ここで、前記接着層１３２は、本発明によ
る半導体パッケージの構造及び製造方法を可能ならしめ
る重要な手段である。既存の固形の基板あるいはパンチ
ング及びエッチングされた貫通ホールを有するテープフ
ィルムでは、導電パターンと絶縁性基板とをフェノール
やポリイミド系のエポキシを使って容易に落ちないよう
に堅くラミネートさせていた。なぜなら、基板と導電パ
ターンとの間の剥離現象は半導体パッケージの製造工程
に当たって致命的な欠陥になるからである。
【００５３】しかし、本発明によるテープフィルム１１
０に用いられる接着層１３２は、既存の基板に使われて
いた接着層とは相反する概念の接着物質である。すなわ
ち、モールディング工程が終わった後に半導体パッケー
ジ本体から取り外し易くなければならないため、フェノ
ールやポリイミド系のエポキシを使わずに、シリコーン
系の接着物質により接着層１３２を形成する。したがっ
て、モールディング工程が終わった後、移植性導電パタ
ーン１１２の上面がワイヤボンディングされた力とモー
ルディングされた接着力により半導体パッケージ本体に
取り付けられると、移植性導電パターン１１２はそのま
ま残して、テープフィルム１１０のみを図１０及び図１
１に示されたように、半導体パッケージ本体から取り外
して除去できる。
【００５４】また前記テープフィルム１１０にあるテー
プ本体１３０は、半導体パッケージの組立て工程でダイ
接着、ワイヤボンディング、モールディング工程で発生
する熱、圧力、化学物質に耐性を有しうる物質であれ
ば、いかなるものでも可能である。すなわち、紙、ポリ
イミドなどのポリマー、金属よりなる一群より選ばれた
何れか一つの物質、または前記紙、ポリマー及び金属を
含む混合物質でありうる。
【００５５】前述したように、本発明に用いられる移植
性導電パターンが形成されたテープフィルムは、その構
造が簡単であり、既存の固形の基板あるいはパンチング
及びエッチングにより貫通ホールが形成された基板のよ
うに、巧みでなくても良いため、安価で製作可能であ
る。したがって、既存の半導体パッケージ組立て工程で
固形の基板や、リードフレームが製造コストのうち多く
の比重を占めていたが、本発明によれば、これを大幅に
減らすことができる。
【００５６】図１５は、本発明に用いられる移植性導電
パターンが形成されたテープフィルムで移植性導電パタ
ーンの変形された形状を説明するために示す平面図であ
る。
【００５７】図１５を参照すれば、移植性導電パターン
１１２Ａのうちパワー端子の役目を行なう移植性導電パ
ターンは多数個を一つに連結してパワー端子同士に連結
された移植性導電パターン１１３を形成することによ
り、半導体パッケージでパワー端子の安定化を図ること
ができる。この実施例では、４つの端子を一つに束ね
て、これを例示的に示したが、これは各種の形状に変形
可能なのは言うまでもない。
【００５８】
【実施例】〔実施例１〕 ＢＧＡパッケージ 図１６ないし図２２は、本発明の実施例１による半導体
パッケージの構造及び製造方法を説明するために示す図
である。
【００５９】図１６を参照すれば、本発明の実施例１に
よる半導体パッケージの構成は、半導体チップ１００
と、前記半導体チップ１００の下面を接着するための熱
伝導性あるいは導電性ダイ接着樹脂１０２、金線１０６
及び封合樹脂１０４であるエポキシモールドコンパウン
ドを含む半導体パッケージ本体１０１と、放熱板用移植
性導電パターン１１４を含む移植性導電パターン１１２
とよりなる。
【００６０】前記金線１０６は、半導体チップ１００の
ボンドパッドと移植性導電パターン１１２との間を互い
に連結させ、前記熱伝導性あるいは導電性ダイ接着樹脂
１０２は半導体チップ１００と放熱板用移植性導電パタ
ーン１１４とを直接的に接着させる。
【００６１】図１７を参照すれば、移植性導電パターン
のうち熱放出用導電パターンの形状が一つに連結された
放熱板用移植性導電パターン１１４’に変形され、残り
の部分は図１６と同一の形態であるため、重複を避けて
説明を省略する。したがって、変形された放熱板用移植
性導電パターン１１４’は半導体チップ１００で熱を大
いに発生する場合、これを効率良く外部に放出できる構
造となっている。また、変形された放熱板用移植性導電
パターン１１４’はその厚さを場合によって調節して使
用できる。
【００６２】図１８及び図１９を参照すれば、本発明に
よる半導体パッケージは、前記放熱板用移植性導電パタ
ーン１１４と、前記移植性導電パターン１１２に連結さ
れる外部連結端子とをさらに含むことができる。このよ
うな外部連結端子は、図１８に示されたように、ソルダ
コート１１６から形成することもでき、図１９のように
ソルダボール１１８を取り付けて形成することもでき
る。
【００６３】図２０は、本発明の実施例１による移植性
導電パターンを含む半導体パッケージの製造方法を説明
するために示す工程手順図である。図２０を参照すれ
ば、前述した本発明による移植性導電パターンが形成さ
れたテープフィルム（図１３の１１０）に半導体チップ
を取り付ける。前記半導体チップを取り付けるためのダ
イ接着樹脂としては、熱伝導性あるいは導電性ダイ接着
樹脂を使用することが好ましい。このとき、半導体チッ
プの取り付けられる位置は、変形された放熱板用移植性
導電パターン（図１３の１１４' ）がある位置が好まし
い。次に、キュアリング工程を行い、ダイ接着樹脂中に
含まれた揮発性物質を除去しながらダイ接着樹脂を硬化
させる。
【００６４】続いて、前記半導体チップのボンドパッド
と移植性導電パターンとを互いに電気的に連結させるワ
イヤボンディング工程を行なう。このとき、移植性導電
パターンの表面にはワイヤボンディングのための表面処
理層が形成されていることが好ましい。
【００６５】前記ワイヤボンディング済みの結果物をモ
ールド装備で封合樹脂を使ってモールディングする。前
記モールド装備にあるモールドは平板型を使用すること
によって、既存に用いられるキャビティが多数個あるも
のよりも単純な形態にモールドを製作することが好まし
い。したがって、モールド装備に所要されるコストを節
減することができる。
【００６６】次に、前記モールディング済みの半導体パ
ッケージ本体からテープフィルムを取り外して除去す
る。このとき、移植性導電パターンはモールディング時
の接着力、ダイ接着樹脂による接着力及びワイヤボンデ
ィングされた接着力により外れることなく、半導体パッ
ケージ本体にくっ付いていることになる。前記テープフ
ィルムの除去が終わった結果物にレーザーを用いたマー
キング及び下部の露出された移植性導電パターンに外部
連結端子であるソルダボールを取り付ける。その後、ス
トリップ状態に加工された半導体パッケージをバラバラ
にするシンギュレーション工程を行なう。
【００６７】図２１及び図２２は、前述した製造工程を
通じて完成された本発明による移植性導電パターンを含
む半導体パッケージを部分切取した平面図である。図２
１は、放熱板用移植性導電パターンが連結されない形態
（図１６）であり、図２２は、放熱板用移植性導電パタ
ーンが一つに連結された放熱板用移植性導電パターン１
１４’を有する形態（図１７）である。図中、参照符号
１０４は封合樹脂を、１０６は金線を各々示す。
【００６８】〔実施例２〕 ＱＦＮパッケージ 図２３ないし図２８は、本発明の実施例２による半導体
パッケージの構造及び製造方法を説明するために示す図
である。
【００６９】図２３ないし図２５を参照すれば、本発明
では、従来に使っていたリードフレームに代えて、前述
した移植性導電パターンを含むテープフィルムを使用す
るため、ＱＦＮ形態の半導体パッケージの構造は前述し
た実施例１と大差ないため、その説明を省略する。理解
を助けるために、参照符号を前述した実施例１の下２桁
と対応するように構成した。
【００７０】図２６は、本発明の実施例２による移植性
導電パターンを含む半導体パッケージの製造方法を説明
するために示す工程手順図である。
【００７１】図２６を参照すれば、前述した実施例１の
方法と同様にして、ダイ接着及びワイヤボンディング工
程を行なう。次に、ダイ接着樹脂に含まれた揮発性成分
をキュアリングを通じて除去しながらダイ接着樹脂を硬
化させる。続いて、通常の方法によりモールディング、
マーキング及びシンギュレーション工程を順次行なう。
最後に、テープフィルムをシンギュレーション工程の終
わった半導体パッケージ本体から取り外す。前述した実
施例１との違いは、テープフィルムを取り外す工程をモ
ールディングが終わった直後に行なわず、シンギュレー
ションまで終わった後に行なうことである。
【００７２】本実施例によれば、従来にリードフレーム
を使用する時と比較して、半導体パッケージの内部にリ
ードフレームなどの物質が含まれないため、シンギュレ
ーション工程で個々の半導体パッケージを容易に切るこ
とができ、入出力端子が多い場合であっても、半導体パ
ッケージの内部で容易にその位置を設計できる。図２７
は、放熱板用移植性導電パターンが連結されない場合
（図２３）であり、図２８は、放熱時用移植性導電パタ
ーンが一つに連結された場合（図２４）の部分切取した
平面図である。図中、参照符号２０４は封合樹脂を、２
０６は金線を各々示す。
【００７３】〔実施例３〕 フリップチップパッケージ 図２９ないし図３４は、本発明の実施例３による半導体
パッケージの構造及び製造方法を説明するために示す図
である。
【００７４】図２９は、本発明の実施例３による移植性
導電パターンを含む半導体パッケージの構造を説明する
ための断面図である。詳細に説明すれば、本発明の実施
例３による半導体パッケージの構造は、半導体パッケー
ジ本体３０１と、移植性導電パターン３１２とからなる
が、半導体パッケージ本体３０１の内部形状が前述した
実施例１及び実施例２とは違う。すなわち、金線やダイ
接着樹脂は含まず、半導体チップ３００のボンドパッド
上に突出された形態のソルダバンプ３０８を形成して移
植性導電パターン３１２と直接的に連結した形態であ
る。
【００７５】図３０及び図３１を参照すれば、本発明の
実施例３による半導体パッケージは、前記移植性導電パ
ターン３１２に連結された外部連結端子をさらに含むこ
とができる。このような外部連結端子は、ソルダコート
（図３０の３１６）またはソルダボール（図３１の３１
８）を使って形成できる。
【００７６】図３２は、拡張された移植性導電パターン
の形態を説明するために示す移植性導電パターンを含む
テープフィルムの平面図である。図３２を参照すれば、
本発明の実施例３による半導体パッケージは、半導体チ
ップに形成されたボンドパッド間の間隔が狭い場合に拡
張された移植性導電パターン３１２’を使用できる。前
記拡張された移植性導電パターン３１２’は、ソルダバ
ンプが連結される部分３１２Ｂと外部連結端子が連結さ
れる部分３１２Ａとが配線により連結される形態であ
る。したがって、移植性導電パターン３１２’をソルダ
バンプが連結される部分から外部連結端子が連結される
部分まで拡張可能になる。図中、参照符号１１０はテー
プフィルムを示す。
【００７７】図３３は、本発明の実施例３による移植性
導電パターンを含む半導体パッケージの製造方法を説明
するための工程手順図であり、図３４は、半導体チップ
が導電パターンがあるテープフィルムに接着されること
を示すための断面図である。
【００７８】図３３及び図３４を参照すれば、半導体チ
ップ３００でボンドパッド上に突出型のソルダバンプ３
０８を形成し、半導体チップ３００の方向を前述した実
施例１及び実施例２とは反対にして移植性導電パターン
１１２が形成されたテープフィルム１１０に接着させ
る。次に、封合樹脂であるエポキシモールドコンパウン
ドによりモールディングを行ない、臨時基板として使わ
れていたテープフィルム１１０を取り外す。その後、マ
ーキング及び外部連結端子のソルダボール取り付け工程
及びシンギュレーション工程を通常の方法により行なっ
て半導体パッケージを製造する。
【００７９】
【発明の効果】したがって、前述した本発明によれば、
第一に、半導体パッケージの組立てコストを下げること
ができる。すなわち、高価の基板やリードフレームを使
用しないため、半導体パッケージの組立て工程に所要さ
れるコストを減らすことができる。そして現在使われて
いる生産施設及び半導体パッケージ組立て用生産施設を
変えずにそのまま使用できるので、別途の施設投資を必
要としない。また工数を減らして単純化させることがで
きる。一例として、移植性導電パターンでソルダコート
を外部連結端子として使用する場合、表面処理層がある
面の反対面に予めソルダコートを形成しておけば、外部
連結端子を形成する工程を省略できる。また、他の例と
して、モールディング工程で平板型のモールドに代えて
チップごとにキャビティがある形態のモールドを使用す
れば、後続工程でシンギュレーション工程を省略でき
る。最後の工程をやさしく具現できるので、半導体パッ
ケージの組立てコストを下げることができる。すなわ
ち、本発明によるＱＦＮパッケージは、内部にリードフ
レームなどの切断し難い原資材を含んでいない。したが
って、シンギュレーション工程で発生していた工程欠陥
を減らすことができる。また、モールディング工程で従
来のようにキャビティが多数個形成されたモールドを使
用せず平板型モールドを使用しても構わないので、工程
を容易にできる。
【００８０】第二に、半導体パッケージの性能を改善で
きる。先ず、本発明による放熱板用移植性導電パターン
は、半導体チップと直結されながら外部に露出される形
態であるため、半導体パッケージの熱的な特性を改善で
きる。次に、従来のように貫通ホール、回路パターンな
どの中間連結端子を使用せずにボンドパッドから外部連
結端子までの配線長さを短くできるため、半導体パッケ
ージの電気的な特性を改善できる。また、半導体パッケ
ージの内部に固形の基板やテープフィルム形態の基板あ
るいはリードフレームを含まないため、半導体パッケー
ジの厚さを薄くでき、その結果、半導体パッケージの機
械的な性能を改善できる。
【００８１】第三に、半導体パッケージの信頼性を改善
できる。詳細に説明すれば、半導体パッケージの内部で
多数の層を形成することにより引き起こされた剥離問題
を防止でき、基板やリードフレームと半導体パッケージ
内に含まれた他の層との熱膨張係数の差によって引き起
こされた工程不良を減らすことができるので、半導体パ
ッケージの信頼性を改善できる。また、半導体パッケー
ジの工程が容易になり、かつ工程が短くなるので、半導
体パッケージの信頼性を改善できる。
【００８２】本発明は前述した実施例に限定されること
なく、本発明が属する技術的思想内で当分野における通
常の知識を有した者にとって多くの変形が可能なのは言
うまでもない。
【図面の簡単な説明】
【図１】従来の技術による固形の基板を使用するＢＧＡ
パッケージの構造を説明するために示す断面図である。
【図２】従来の技術による固形の基板を使用するＢＧＡ
パッケージの構造を説明するために示す部分切取した平
面図である。
【図３】従来の技術による固形の基板を使用するＢＧＡ
パッケージの構造を説明するために示す下面図である。
【図４】従来の技術によってテープフィルムに導電パタ
ーンが形成された基板を使用するＢＧＡパッケージの構
造を説明するために示す断面図である。
【図５】従来の技術によってテープフィルムに導電パタ
ーンが形成された基板を使用するＢＧＡパッケージの構
造を説明するために示す部分切取した平面図である。
【図６】従来の技術によってテープフィルムに導電パタ
ーンが形成された基板を使用するＢＧＡパッケージの構
造を説明するために示す下面図である。
【図７】従来の技術によるＱＦＮパッケージの構造を説
明するために示す断面図である。
【図８】従来の技術によるＱＦＮパッケージの構造を説
明するために示す部分切取した平面図である。
【図９】従来の技術によるＱＦＮパッケージの構造を説
明するために示す下面図である。
【図１０】本発明による移植性導電パターンを含む半導
体パッケージの概念的な構造及び製造方法を説明するた
めに示す断面図である。
【図１１】本発明による移植性導電パターンを含む半導
体パッケージの概念的な構造及び製造方法を説明するた
めに示す断面図である。
【図１２】本発明に用いられる移植性導電パターンが形
成されたテープフィルムの構造を説明するために示す平
面図である。
【図１３】本発明に用いられる移植性導電パターンが形
成されたテープフィルムの構造を説明するために示す平
面図である。
【図１４】本発明に用いられる移植性導電パターンが形
成されたテープフィルムの構造を説明するために示す断
面図である。
【図１５】本発明に用いられる移植性導電パターンが形
成されたテープフィルムで移植性導電パターンの変形さ
れた形状を説明するために示す平面図である。
【図１６】本発明の実施例１による半導体パッケージの
構造を説明するために示す断面図である。
【図１７】本発明の実施例１による半導体パッケージの
構造を説明するために示す断面図である。
【図１８】本発明の実施例１による半導体パッケージの
構造を説明するために示す断面図である。
【図１９】本発明の実施例１による半導体パッケージの
構造を説明するために示す断面図である。
【図２０】本発明の実施例１による半導体パッケージの
製造方法を説明するために示す工程手順図である。
【図２１】本発明の実施例１における放熱板用移植性導
電パターンが連結されない形態の半導体パッケージを部
分切取した平面図である。
【図２２】本発明の実施例１における放熱板用移植性導
電パターンが一つに連結された形態の半導体パッケージ
を部分切取した平面図である。
【図２３】本発明の実施例２による半導体パッケージの
構造を説明するために示す断面図である。
【図２４】本発明の実施例２による半導体パッケージの
構造を説明するために示す断面図である。
【図２５】本発明の実施例２による半導体パッケージの
構造を説明するために示す断面図である。
【図２６】本発明の実施例２による半導体パッケージの
製造方法を説明するために示す工程手順図である。
【図２７】本発明の実施例２における放熱板用移植性導
電パターンが連結されない場合の半導体パッケージを部
分切取した平面図である。
【図２８】本発明の実施例２における放熱板用移植性導
電パターンが一つに連結された場合の半導体パッケージ
を部分切取した平面図である。
【図２９】本発明の実施例３による半導体パッケージの
構造を説明するために示す断面図である。
【図３０】本発明の実施例３による半導体パッケージの
構造を説明するために示す断面図である。
【図３１】本発明の実施例３による半導体パッケージの
構造を説明するために示す断面図である。
【図３２】本発明の実施例３による半導体パッケージの
拡張された移植性導電パターンの形態を説明するために
示す移植性導電パターンを含むテープフィルムの平面図
である。
【図３３】本発明の実施例３による半導体パッケージの
製造方法を説明するために示す工程手順図である。
【図３４】本発明の実施例３による半導体パッケージに
おいて、半導体チップが導電パターンがあるテープフィ
ルムに接着されることを示すための断面図である。
【符号の説明】
１００ 半導体チップ １０２ ダイ接着樹脂 １０４ 封合樹脂 １０６ 金線 １１０ テープフィルム １１２ 移植性導電パターン １１３ パワー端子同士に連結された移植性導電パタ
ーン １１４ 放熱板用移植性導電パターン １１４' 変形された放熱板用移植性導電パターン １１６ ソルダコート １１８ ソルダボール １２６ チップが取り付けられる領域 １３０ テープ本体 １３２ 接着層 １４０ 導電パターン本体 １４２ 表面処理層 ３０８ ソルダバンプ ３１２ 拡張された移植性導電パターン

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】内部に半導体チップを含み、リードフレー
    ムや基板を含まずに封合樹脂よりなる半導体パッケージ
    本体と、 前記半導体パッケージ本体の表面に取り付けられて外部
    に露出され、前記半導体チップのボンドパッドと電気的
    に接続される移植性導電パターンとを具備することを特
    徴とする移植性導電パターンを含む半導体パッケージ。
  2. 【請求項２】前記移植性導電パターンは、モールディン
    グ工程までに基板の代りをしていたテープフィルムから
    取り外されて形成されたことを特徴とする請求項１に記
    載の移植性導電パターンを含む半導体パッケージ。
  3. 【請求項３】前記移植性導電パターンの厚さは数μｍ〜
    数ｍｍ範囲であり、その形は四角形あるいは円形である
    ことを特徴とする請求項１に記載の移植性導電パターン
    を含む半導体パッケージ。
  4. 【請求項４】前記移植性導電パターンのうちグラウンド
    端子や放熱板の役目をする移植性導電パターンは互いに
    電気的に接続されていることを特徴とする請求項１に記
    載の移植性導電パターンを含む半導体パッケージ。
  5. 【請求項５】前記移植性導電パターンのうちパワー端子
    の役目をする移植性導電パターンは互いに電気的に接続
    されていることを特徴とする請求項１に記載の移植性導
    電パターンを含む半導体パッケージ。
  6. 【請求項６】前記半導体パッケージは、前記移植性導電
    パターンに取り付けられた外部連結端子をさらに具備す
    ることを特徴とする請求項１に記載の移植性導電パター
    ンを含む半導体パッケージ。
  7. 【請求項７】前記外部連結端子はソルダコートあるいは
    ソルダボールであることを特徴とする請求項６に記載の
    移植性導電パターンを含む半導体パッケージ。
  8. 【請求項８】前記半導体パッケージ本体は、ＢＧＡまた
    はＱＦＮパッケージのうち何れか一方であることを特徴
    とする請求項１に記載の移植性導電パターンを含む半導
    体パッケージ。
  9. 【請求項９】前記移植性導電パターンと前記半導体チッ
    プのボンドパッドとの接続は、ワイヤを通じてなされる
    ことを特徴とする請求項８に記載の移植性導電パターン
    を含む半導体パッケージ。
  10. 【請求項１０】前記半導体パッケージ本体と取り付けら
    れる方向にある導電パターンの一面にはワイヤボンディ
    ングのための表面処理層が形成されたことを特徴とする
    請求項８に記載の移植性導電パターンを含む半導体パッ
    ケージ。
  11. 【請求項１１】前記半導体チップの下面は、熱伝導性ダ
    イ接着樹脂あるいは導電性ダイ接着樹脂により前記移植
    性導電パターンに取り付けられたことを特徴とする請求
    項８に記載の移植性導電パターンを含む半導体パッケー
    ジ。
  12. 【請求項１２】前記半導体パッケージ本体は、フリップ
    チップパッケージであることを特徴とする請求項１に記
    載の移植性導電パターンを含む半導体パッケージ。
  13. 【請求項１３】前記半導体チップは、ボンドパッドにソ
    ルダバンプが形成されたことを特徴とする請求項１２に
    記載の移植性導電パターンを含む半導体パッケージ。
  14. 【請求項１４】前記移植性導電パターンは、ソルダバン
    プが接続される部分と外部連結端子が取り付けられる部
    分とが配線により互いに接続された形の拡張された移植
    性導電パターンであることを特徴とする請求項１２に記
    載の移植性導電パターンを含む半導体パッケージ。
  15. 【請求項１５】テープフィルム上に移植性導電パターン
    が形成された臨時基板に半導体チップを取り付ける工程
    と、 前記半導体チップの取り付けられた臨時基板をモールデ
    ィングする工程と、 前記モールディング済みの結果物から前記臨時基板とし
    て使われていたテープフィルムを取り外す工程とを具備
    することを特徴とする移植性導電パターンを含む半導体
    パッケージの製造方法。
  16. 【請求項１６】前記半導体チップを前記臨時基板に取り
    付ける工程は、熱伝導性ダイ接着樹脂あるいは導電性ダ
    イ接着樹脂を用いて前記半導体チップの下面と前記臨時
    基板とを貼り合わせることを特徴とする請求項１５に記
    載の移植性導電パターンを含む半導体パッケージの製造
    方法。
  17. 【請求項１７】前記半導体チップを貼り合わせる工程を
    行なった後に、半導体チップのボンドパッドと前記移植
    性導電パターンとをワイヤによりボンディングする工程
    をさらに行なうことを特徴とする請求項１６に記載の移
    植性導電パターンを含む半導体パッケージの製造方法。
  18. 【請求項１８】前記臨時基板をモールディングする工程
    は、ディスペンサーを用いて液状のモールディング物質
    をディスペンシング方式により封合するか、あるいは熱
    硬化性樹脂をモールド装備を用いてモールディングして
    なされることを特徴とする請求項１５に記載の移植性導
    電パターンを含む半導体パッケージの製造方法。
  19. 【請求項１９】前記臨時基板のテープフィルムは、実際
    に基板の役目をするテープ本体と、前記移植性導電パタ
    ーンの取り外しがやさしい特性をもった接着層とからな
    ることを特徴とする請求項１５に記載の移植性導電パタ
    ーンを含む半導体パッケージの製造方法。
  20. 【請求項２０】前記移植性導電パターンの表面にはワイ
    ヤボンディングのための表面処理層が形成されたものを
    用いることを特徴とする請求項１７に記載の移植性導電
    パターンを含む半導体パッケージの製造方法。
  21. 【請求項２１】前記移植性導電パターンは、外部連結端
    子用移植性導電パターンと、放熱板用移植性導電パター
    ンとを含むことを特徴とする請求項１６に記載の移植性
    導電パターンを含む半導体パッケージの製造方法。
  22. 【請求項２２】前記半導体チップを臨時基板に取り付け
    る工程は、半導体チップのボンドパッドにソルダバンプ
    を形成し、前記ソルダバンプが前記移植性導電パターン
    と接続されるように前記半導体チップを取り付けること
    によりなされることを特徴とする請求項１５に記載の移
    植性導電パターンを含む半導体パッケージの製造方法。
  23. 【請求項２３】前記移植性導電パターンは、ソルダバン
    プが接続される部分と外部連結端子が取り付けられる部
    分とが配線により互いに接続された形の拡張された移植
    性導電パターンであることを特徴とする請求項２２に記
    載の移植性導電パターンを含む半導体パッケージの製造
    方法。
  24. 【請求項２４】前記臨時基板として使われていたテープ
    フィルムを取り外す工程は、モールディング工程が終わ
    った後、あるいはシンギュレーション工程が終わった後
    になされることを特徴とする請求項１５に記載の移植性
    導電パターンを含む半導体パッケージの製造方法。
  25. 【請求項２５】テープフィルム上に移植性導電パターン
    が形成されている臨時基板に半導体チップの下面を取り
    付ける第１工程と、 前記半導体チップのボンドパッドと前記移植性導電パタ
    ーンとをワイヤにより接続させる第２工程と、 前記ワイヤボンディング済みの結果物をモールディング
    する第３工程と、 前記モールディング済みの半導体パッケージ本体から、
    半導体パッケージ本体には前記移植性導電パターンが残
    るようにしながら、前記臨時基板として使われていたテ
    ープフィルムを取り外す第４工程と、 前記半導体パッケージ本体に取り付けられた移植性導電
    パターンに外部連結端子を形成する第５工程と、 前記外部連結端子の形成された半導体パッケージをバラ
    バラにする第６工程とを具備することを特徴とする移植
    性導電パターンを含む半導体パッケージの製造方法。
  26. 【請求項２６】前記移植性導電パターンは、外部連結端
    子用移植性導電パターンと放熱板用移植性導電パターン
    とを含むことを特徴とする請求項２５に記載の移植性導
    電パターンを含む半導体パッケージの製造方法。
  27. 【請求項２７】前記外部連結端子を形成する工程は、前
    記外部連結端子用移植性導電パターンにソルダボールあ
    るいはソルダコートを形成する工程であることを特徴と
    する請求項２５に記載の移植性導電パターンを含む半導
    体パッケージの製造方法。
  28. 【請求項２８】テープフィルム上に移植性導電パターン
    が形成されている臨時基板に半導体チップの下面を取り
    付ける第１工程と、 前記半導体チップのボンドパッドと前記移植性導電パタ
    ーンとをワイヤにより接続させる第２工程と、 前記ワイヤボンディング済みの結果物をモールディング
    する第３工程と、 前記モールディング済みの半導体パッケージ本体をバラ
    バラにする第４工程と、 前記バラバラになった半導体パッケージ本体から、前記
    半導体パッケージ本体には移植性導電パターンが残るよ
    うにしながら前記臨時基板として使われていたテープフ
    ィルムを取り外す第５工程とを具備することを特徴とす
    る移植性導電パターンを含む半導体パッケージの製造方
    法。
  29. 【請求項２９】前記移植性導電パターンは、外部連結端
    子用移植性導電パターンと放熱板用移植性導電パターン
    とを含むことを特徴とする請求項２８に記載の移植性導
    電パターンを含む半導体パッケージの製造方法。
  30. 【請求項３０】テープフィルム上に移植性導電パターン
    が形成されている臨時基板に半導体チップのボンドパッ
    ドが前記移植性導電パターンと直接的に接続されるよう
    に前記半導体チップを取り付ける第１工程と、 前記半導体チップの取り付けられた臨時基板をモールデ
    ィングする第２工程と、 前記モールディング済みの半導体パッケージ本体から、
    前記半導体パッケージ本体には前記移植性導電パターン
    が残るようにしながら、前記臨時基板として使われてい
    たテープフィルムを取り外す第３工程と、 前記半導体パッケージ本体に取り付けられた移植性導電
    パターンに外部連結端子を形成する第４工程と、 前記外部連結端子の形成された半導体パッケージ本体を
    バラバラにする第５工程とを具備することを特徴とする
    移植性導電パターンを含む半導体パッケージの製造方
    法。
  31. 【請求項３１】前記半導体チップは、ボンドパッドに凸
    状のソルダバンプが形成されていることを特徴とする請
    求項３０に記載の移植性導電パターンを含む半導体パッ
    ケージの製造方法。
  32. 【請求項３２】前記移植性導電パターンは、ソルダバン
    プが接続される部分と外部連結端子が取り付けられる部
    分とが配線により互いに接続された形の拡張された移植
    性導電パターンであることを特徴とする請求項３０に記
    載の移植性導電パターンを含む半導体パッケージの製造
    方法。
JP2000331153A 2000-08-09 2000-10-30 移植性導電パターンを含む半導体パッケージ及びその製造方法 Pending JP2002057241A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2000-46164 2000-08-09
KR1020000046164A KR100347706B1 (ko) 2000-08-09 2000-08-09 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
JP2002057241A true JP2002057241A (ja) 2002-02-22

Family

ID=19682482

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000331153A Pending JP2002057241A (ja) 2000-08-09 2000-10-30 移植性導電パターンを含む半導体パッケージ及びその製造方法

Country Status (7)

Country Link
US (2) US6429508B1 (ja)
EP (1) EP1179844A2 (ja)
JP (1) JP2002057241A (ja)
KR (1) KR100347706B1 (ja)
CN (1) CN1337741A (ja)
SG (1) SG93900A1 (ja)
TW (1) TW488053B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335529B2 (en) 2002-04-10 2008-02-26 Renesas Technology Corp. Manufacturing method of a semiconductor device utilizing a flexible adhesive tape
WO2011081696A2 (en) * 2009-12-14 2011-07-07 National Semiconductor Corporation Dap ground bond enhancement

Families Citing this family (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
KR100414479B1 (ko) * 2000-08-09 2004-01-07 주식회사 코스타트반도체 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법
JP4417541B2 (ja) * 2000-10-23 2010-02-17 ローム株式会社 半導体装置およびその製造方法
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US7170149B2 (en) * 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor
US6734552B2 (en) 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
US7015072B2 (en) 2001-07-11 2006-03-21 Asat Limited Method of manufacturing an enhanced thermal dissipation integrated circuit package
US6790710B2 (en) * 2002-01-31 2004-09-14 Asat Limited Method of manufacturing an integrated circuit package
US6853202B1 (en) * 2002-01-23 2005-02-08 Cypress Semiconductor Corporation Non-stick detection method and mechanism for array molded laminate packages
KR20030082177A (ko) * 2002-04-17 2003-10-22 주식회사 칩팩코리아 칩 스케일 패키지 및 그의 제조방법
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
JP3536105B2 (ja) * 2002-06-21 2004-06-07 沖電気工業株式会社 半導体装置およびその製造方法
US6940154B2 (en) * 2002-06-24 2005-09-06 Asat Limited Integrated circuit package and method of manufacturing the integrated circuit package
US6769174B2 (en) * 2002-07-26 2004-08-03 Stmicroeletronics, Inc. Leadframeless package structure and method
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
JP4166065B2 (ja) * 2002-09-27 2008-10-15 三洋電機株式会社 回路装置の製造方法
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
KR100558269B1 (ko) * 2002-11-23 2006-03-10 이규한 금속 칩 스케일 반도체패키지 및 그 제조방법
US6930377B1 (en) * 2002-12-04 2005-08-16 National Semiconductor Corporation Using adhesive materials as insulation coatings for leadless lead frame semiconductor packages
US20040178483A1 (en) * 2003-03-12 2004-09-16 Cheng-Ho Hsu Method of packaging a quad flat no-lead semiconductor and a quad flat no-lead semiconductor
KR100967668B1 (ko) * 2003-04-11 2010-07-07 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조방법
US6894376B1 (en) 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US7033517B1 (en) * 2003-09-15 2006-04-25 Asat Ltd. Method of fabricating a leadless plastic chip carrier
EP1704592A1 (en) 2004-01-13 2006-09-27 Infineon Technologies AG Chip-sized filp-chip semiconductor package and method for making the same
US20050227382A1 (en) * 2004-04-02 2005-10-13 Hui Angela T In-situ surface treatment for memory cell formation
DE102004022884B4 (de) * 2004-05-06 2007-07-19 Infineon Technologies Ag Halbleiterbauteil mit einem Umverdrahtungssubstrat und Verfahren zur Herstellung desselben
US7166906B2 (en) * 2004-05-21 2007-01-23 Samsung Electronics Co., Ltd. Package with barrier wall and method for manufacturing the same
US7064419B1 (en) 2004-06-18 2006-06-20 National Semiconductor Corporation Die attach region for use in a micro-array integrated circuit package
US7087986B1 (en) * 2004-06-18 2006-08-08 National Semiconductor Corporation Solder pad configuration for use in a micro-array integrated circuit package
US7259460B1 (en) 2004-06-18 2007-08-21 National Semiconductor Corporation Wire bonding on thinned portions of a lead-frame configured for use in a micro-array integrated circuit package
US7161232B1 (en) 2004-09-14 2007-01-09 National Semiconductor Corporation Apparatus and method for miniature semiconductor packages
US7645640B2 (en) * 2004-11-15 2010-01-12 Stats Chippac Ltd. Integrated circuit package system with leadframe substrate
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
US7846775B1 (en) * 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
US7851896B2 (en) * 2005-07-14 2010-12-14 Chipmos Technologies Inc. Quad flat non-leaded chip package
TWI287275B (en) * 2005-07-19 2007-09-21 Siliconware Precision Industries Co Ltd Semiconductor package without chip carrier and fabrication method thereof
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7327030B2 (en) * 2005-12-16 2008-02-05 Atmel Corporation Apparatus and method incorporating discrete passive components in an electronic package
US7986043B2 (en) * 2006-03-08 2011-07-26 Stats Chippac Ltd. Integrated circuit package on package system
US7981702B2 (en) 2006-03-08 2011-07-19 Stats Chippac Ltd. Integrated circuit package in package system
US7863737B2 (en) * 2006-04-01 2011-01-04 Stats Chippac Ltd. Integrated circuit package system with wire bond pattern
US8310060B1 (en) * 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
DE102006030581B3 (de) 2006-07-03 2008-02-21 Infineon Technologies Ag Verfahren zum Herstellen eines Bauelements
EP2084744A2 (en) * 2006-10-27 2009-08-05 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US8217281B2 (en) * 2007-04-10 2012-07-10 Nxp B.V. Package, method of manufacturing a package and frame
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
JP2009252778A (ja) * 2008-04-01 2009-10-29 Sharp Corp 半導体パッケージの製造方法
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
KR101002687B1 (ko) 2008-07-21 2010-12-21 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US8039311B2 (en) * 2008-09-05 2011-10-18 Stats Chippac Ltd. Leadless semiconductor chip carrier system
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8531022B2 (en) * 2009-03-06 2013-09-10 Atmel Corporation Routable array metal integrated circuit package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
CN102024708A (zh) * 2009-09-14 2011-04-20 飞思卡尔半导体公司 引线框及其形成方法
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
JP5387685B2 (ja) * 2009-10-09 2014-01-15 トヨタ自動車株式会社 半導体装置の製造方法
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8525305B1 (en) * 2010-06-29 2013-09-03 Eoplex Limited Lead carrier with print-formed package components
CN102339404B (zh) * 2010-07-20 2016-06-15 上海仪电智能电子有限公司 一种新型智能卡模块及其生产工艺
US8455304B2 (en) 2010-07-30 2013-06-04 Atmel Corporation Routable array metal integrated circuit package fabricated using partial etching process
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
CN102486427A (zh) * 2010-12-06 2012-06-06 飞思卡尔半导体公司 压力传感器及其封装方法
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
CN102589753B (zh) 2011-01-05 2016-05-04 飞思卡尔半导体公司 压力传感器及其封装方法
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
EP2727145A4 (en) * 2011-07-03 2015-07-29 Eoplex Ltd Conductor carrier with heat-insulated packaging components
US8643169B2 (en) 2011-11-09 2014-02-04 Freescale Semiconductor, Inc. Semiconductor sensor device with over-molded lid
US9029999B2 (en) 2011-11-23 2015-05-12 Freescale Semiconductor, Inc. Semiconductor sensor device with footed lid
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR101535815B1 (ko) * 2013-10-24 2015-07-10 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9297713B2 (en) 2014-03-19 2016-03-29 Freescale Semiconductor,Inc. Pressure sensor device with through silicon via
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US9362479B2 (en) 2014-07-22 2016-06-07 Freescale Semiconductor, Inc. Package-in-package semiconductor sensor device
US10727085B2 (en) * 2015-12-30 2020-07-28 Texas Instruments Incorporated Printed adhesion deposition to mitigate integrated circuit package delamination
CN107293523A (zh) * 2016-03-30 2017-10-24 苏州保尔迪瓦电子科技有限公司 一种智能功率模块及其制造方法
CN107527874B (zh) 2016-06-20 2023-08-01 恩智浦美国有限公司 腔式压力传感器器件
JP2018098487A (ja) * 2016-12-14 2018-06-21 株式会社村田製作所 半導体モジュール
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JP3400877B2 (ja) 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US5620928A (en) * 1995-05-11 1997-04-15 National Semiconductor Corporation Ultra thin ball grid array using a flex tape or printed wiring board substrate and method
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP2000022044A (ja) 1998-07-02 2000-01-21 Mitsubishi Electric Corp 半導体装置とその製造方法
US6307256B1 (en) * 1998-10-26 2001-10-23 Apack Technologies Inc. Semiconductor package with a stacked chip on a leadframe
KR20010009350A (ko) 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
US6247229B1 (en) 1999-08-25 2001-06-19 Ankor Technology, Inc. Method of forming an integrated circuit device package using a plastic tape as a base
US6312976B1 (en) * 1999-11-22 2001-11-06 Advanced Semiconductor Engineering, Inc. Method for manufacturing leadless semiconductor chip package
US6338985B1 (en) * 2000-02-04 2002-01-15 Amkor Technology, Inc. Making chip size semiconductor packages

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335529B2 (en) 2002-04-10 2008-02-26 Renesas Technology Corp. Manufacturing method of a semiconductor device utilizing a flexible adhesive tape
WO2011081696A2 (en) * 2009-12-14 2011-07-07 National Semiconductor Corporation Dap ground bond enhancement
WO2011081696A3 (en) * 2009-12-14 2011-09-22 National Semiconductor Corporation Dap ground bond enhancement

Also Published As

Publication number Publication date
US20020041019A1 (en) 2002-04-11
US6429508B1 (en) 2002-08-06
KR20020012901A (ko) 2002-02-20
US6566168B2 (en) 2003-05-20
EP1179844A2 (en) 2002-02-13
TW488053B (en) 2002-05-21
KR100347706B1 (ko) 2002-08-09
CN1337741A (zh) 2002-02-27
SG93900A1 (en) 2003-01-21

Similar Documents

Publication Publication Date Title
JP2002057241A (ja) 移植性導電パターンを含む半導体パッケージ及びその製造方法
JP3420057B2 (ja) 樹脂封止型半導体装置
JP5280014B2 (ja) 半導体装置及びその製造方法
KR100393448B1 (ko) 반도체 패키지 및 그 제조 방법
US20060216868A1 (en) Package structure and fabrication thereof
JP2000340714A (ja) 半導体パッケージ及びその製造方法
JP2000340713A (ja) 半導体パッケージ及びその製造方法
JP2002057246A (ja) 半導体パッケージング工程の移植性導電パターンをもつテープ及びその製造方法
WO2003098687A1 (fr) Dispositif a semiconducteur et procede de fabrication
JP2007088453A (ja) スタックダイパッケージを製造する方法
KR101440933B1 (ko) 범프 기술을 이용하는 ｉｃ 패키지 시스템
US7101733B2 (en) Leadframe with a chip pad for two-sided stacking and method for manufacturing the same
US6894904B2 (en) Tab package
JP2005294443A (ja) 半導体装置及びその製造方法
US7307352B2 (en) Semiconductor package having changed substrate design using special wire bonding
JP2006527924A (ja) 積層可能な集積回路パッケージおよびその方法
US6689637B2 (en) Method of manufacturing a multi-chip semiconductor package
JP2004165429A (ja) 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム
JP2001127228A (ja) ターミナルランドフレーム及びその製造方法、並びに樹脂封止型半導体装置及びその製造方法
US20010001069A1 (en) Metal stud array packaging
JP3314142B2 (ja) 半導体パッケージの製造方法
US7323361B2 (en) Packaging system for semiconductor devices
KR100456815B1 (ko) 반도체 패키지 및 이것의 반도체 칩 부착방법
KR100520443B1 (ko) 칩스케일패키지및그제조방법
US20040233637A1 (en) Slim type packaging structure with high heat dissipation

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20030325