JP4417541B2 - 半導体装置およびその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本願発明は、いわゆるＱＦＮ（Quad Flat Non-lead）タイプの半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩ等の半導体チップを樹脂封止した半導体装置では、たとえばガルウィング状のアウターリードを有するものが一般的である。最近では、アウターリードに相当する部分をなくし、インナーリードの一部分を樹脂パッケージ部の底面に露出させた、いわゆるＱＦＮタイプの半導体装置が提案されている。
【０００３】
図６は、このＱＦＮタイプの半導体装置を例示した平面透視図である。図７は、図６のVII−VII方向に見た断面図である。この半導体装置Ｓは、半導体チップ３１と、この半導体チップ３１を搭載しかつ第１ワイヤ４１を介して半導体チップ３１に接続された平面視略矩形状のアイランド３２と、半導体チップ３１に複数本の第２ワイヤ４２を介してそれぞれ接続された複数のインナーリード３３と、アイランド３２の下面３２ｂを露出した状態で、半導体チップ３１等を一体的に樹脂封止した樹脂パッケージ部３４とを備えている。
【０００４】
【発明が解決しようとする課題】
上記構成の半導体装置Ｓでは、アイランド３２の下面３２ｂが外部に露出されているため、図８に示すように、アイランド３２と樹脂パッケージ部３４との界面から水分が侵入し（矢印Ａ参照）、それがアイランド３２の上面３２ａに至ることがある。そして、半導体装置Ｓを実装基板等に実装するためにリフロー処理を行うとき、アイランド３２の上面３２ａに水分が存在した状態で、アイランド３２に対して熱が加えられると、アイランド３２から樹脂パッケージ部３４が矢印Ｂに示す方向に剥離する。そのため、第１ワイヤ４１に対して樹脂パッケージ部３４による応力がかかり、第１ワイヤ４１が切断するおそれがあった。
【０００５】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、侵入する水分による樹脂パッケージの剥離を防止して、信頼性の高い半導体装置を提供することを、その課題とする。
【０００６】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【０００７】
本願発明の第１の側面によって提供される半導体装置は、半導体チップと、この半導体チップを搭載しかつ第１ワイヤを介して上記半導体チップに電気的に接続された略平板状のアイランドと、上記半導体チップに複数本の第２ワイヤを介してそれぞれ電気的に接続された複数のインナーリードとを備え、上記アイランドの下面を露出した状態で上記半導体チップがパッケージング樹脂によって樹脂パッケージされた半導体装置であって、上記アイランドの周縁近傍に、その下面側が切り欠かれて他の部分より厚み方向に薄肉とされた薄肉部が形成され、上記薄肉部には、上記半導体チップの側面に沿って平面視において上記半導体チップを囲むようにして厚み方向に貫通するスリットが形成されたことを特徴としている。
【０００８】
この構成によれば、アイランドの周縁近傍に薄肉部が形成されているため、半導体装置の下面からアイランドおよび樹脂パッケージ部の界面を伝って水分が侵入したとしても、薄肉部の略水平方向に延びる下面によってその進行を妨げることができる。そのため、水分は、アイランドの上面には到達せず、たとえばアイランドの上面に水分がある場合、リフロー処理によって生じることのある樹脂パッケージ部の剥離を防止することができる。したがって、樹脂パッケージ部の剥離による第１ワイヤの断線をなくし、信頼性の高い半導体装置を提供することができる。また、たとえばアイランドと樹脂パッケージ部との界面から水分が侵入してしまい、アイランド上の半導体チップ近傍において樹脂パッケージ部の剥離が生じたとしても、アイランドの周縁側に向かう剥離の進行は、半導体チップの周囲に形成されているスリットによって阻止されることになる。そのため、剥離の広がりを防止することができる。
【０００９】
本願発明の好ましい実施の形態によれば、樹脂パッケージ部は、スリットの開口が外部に露出しないように、薄肉部の下方に回り込むように形成されている。この構成によれば、薄肉部の下方に回り込むパッケージング樹脂によって、アイランドおよび樹脂パッケージ部の接合部において、いわゆるアンカー効果を発揮することができる。そのため、アイランドおよび樹脂パッケージ部の密着性を高め、たとえば樹脂パッケージ部からアイランドが脱落することを防止することができる。また、薄肉部の下方に回り込むパッケージング樹脂によって、薄肉部に形成された上記スリットの開口を塞ぐことができ、スリットを通じて侵入しようとする水分を阻止することができる。
【００１１】
本願発明の他の好ましい実施の形態によれば、第１ワイヤは、一端が半導体チップに接続され、他端がアイランド上においてスリットの形成位置より周縁側の部位に接続されている。上記のように剥離の広がりは、スリットにより阻止されるので、スリットより周縁側の部位にある、第１ワイヤのアイランドとの接合部には影響を及ぼさず、すなわち、第１ワイヤの、アイランドに対するボンディング状態を確保することができる。
【００１２】
本願発明の第２の側面によって提供される半導体装置の製造方法は、長尺状の導体フレームに対して打ち抜き加工を施すことによりアイランドを適宜数形成する工程と、上記アイランドの上面に半導体チップを搭載する工程と、上記半導体チップと上記アイランドとをワイヤボンディングする工程と、所定の金型を用いて上記アイランドの下面が露出するように半導体チップをパッケージング樹脂により樹脂パッケージする工程とを有し、上記導体フレームを打ち抜き加工してアイランドを形成する工程では、上記アイランドの周縁近傍に、上記半導体チップが搭載されるべき領域を平面視において囲むようにして厚み方向に貫通するスリットを形成し、エッチングによってアイランドの周縁近傍の下面側を除去することにより他の部分より厚み方向に薄肉とされた薄肉部を形成し、上記スリットをこの薄肉部に位置させることを特徴としている。
【００１３】
本願発明に第２の側面に係る半導体装置の製造方法によれば、第１の側面によって提供される半導体装置を製造することができるとともに、上記第１の側面によって得られる作用効果と同様の作用効果を得ることができる。
【００１４】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【００１５】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。
【００１６】
図１は、本願発明に係る半導体装置の平面透視図、図２は、図１のII−II方向に見た断面図である。この半導体装置Ｓは、半導体チップ１と、この半導体チップ１を搭載するためのアイランド２と、半導体チップ１およびアイランド２を電気的に接続する第１ワイヤ１１と、アイランド２の周囲に並設された複数のインナーリード３と、半導体チップ１および複数のインナーリード３を電気的に接続する複数本の第２ワイヤ１２と、これらを一体的にパッケージング樹脂によって樹脂封止する樹脂パッケージ部４とによって構成されている。
【００１７】
半導体チップ１は、たとえばＬＳＩチップ、あるいは他のＩＣチップとして構成され、シリコンチップの片面上に所望の電子回路を集積させて一体的に形成されたものである。半導体チップ１の上面１ａには、図示しないパッド状電極が複数設けられ、パッド状電極は、それらの導電接続性を良好とするために、たとえば半導体チップ１の上面１ａに形成されたアルミニウム製の平坦な電極の表面に金メッキを施すことによって形成される。
【００１８】
半導体チップ１のパッド状電極には、金線等からなる第１ワイヤ１１の一端がボンディングされ、この第１ワイヤ１１の他端は、アイランド２の上面２ａに接続されている（このような接続を「グランドボンディング」という）。なお、通常、この半導体装置Ｓが図示しない実装基板上に表面実装されるとき、アイランド２の下面２ｂは、実装基板に形成されたグランドパターンに接続される。また、半導体チップ１の他のパッド状電極には、金線等からなる複数本の第２ワイヤ１２の一端がボンディングされ、これらの第２ワイヤ１２の他端は、複数のインナーリード３の上面３ａにそれぞれ接続されている。
【００１９】
アイランド２は、半導体チップ１の外形より大の略平板状に形成されており、所定の厚みを有する銅等の金属板からなる。アイランド２の上面２ａ中央部には、接着剤を介して半導体チップ１が接合される。アイランド２は、周縁近傍の下面２ｂが切り欠かれ、その周縁近傍が他の部分より厚み方向に薄肉とされた薄肉部５が形成されている。
【００２０】
上記薄肉部５は、アイランド２の下面２ｂに形成される段差６によって形成される。すなわち、段差６は、アイランド２の下面２ｂと、それに対して略直交方向に延びる側壁面部７と、側壁面部７に対して略直交方向に延び、かつ薄肉部５の下面に相当する水平面部８とによって形成される。なお、薄肉部５の厚みは、他の部分の厚みに対して約１／２となるように設定されている。また、薄肉部５には、その厚み方向に貫通する複数のスリット９が形成されている。このスリット９は、半導体チップ１の各側面１ｂに沿って平面視で半導体チップ１を囲むようにしてそれぞれ延び、各スリット９同士は、互いに独立して形成されている。
【００２１】
上記した第１ワイヤ１１の他端は、アイランド２の上面２ａに接続されるが、より詳細には、アイランド２上においてスリット９の形成位置より周縁側の部位に接続される。そのため、第１ワイヤ１１は、スリット９を跨ぐような状態に配される。
【００２２】
インナーリード３は、上記アイランド２と同様に、銅等の薄肉金属板によって形成されたものであり、アイランド２に対して、半導体チップ１の各側面１ｂに沿って並列に配されている。
【００２３】
樹脂パッケージ部４は、たとえば熱硬化性を有するエポキシ樹脂からなり、半導体チップ１の周辺部、第１および第２ワイヤ１１，１２のボンディング位置、アイランド２、インナーリード３の一部等を覆うように成形されている。この半導体装置Ｓが樹脂パッケージ部４によって樹脂封止されると、アイランド２の下面２ｂ、インナーリード３の下面３ｂおよび側面３ｃは、それぞれ外部に露出される。
【００２４】
また、樹脂パッケージ部４は、樹脂封止する際、薄肉部５の下方にパッケージング樹脂が回り込むように形成される。そのため、この樹脂パッケージ部４によって、薄肉部５の厚み方向に形成されたスリット９の開口９ａが外部に露出しないようにされる。
【００２５】
この半導体装置Ｓが図示しない実装基板に表面実装されるときには、ハンダペーストが塗布された実装基板のグランドパターンを含む配線パターンに、アイランド２の下面２ｂおよびインナーリード３の下面３ａを接触させるようにこの半導体装置Ｓを載置した後、ハンダペーストを加熱してハンダリフロー処理を行う。これにより、この半導体装置Ｓを実装基板に実装することができ、アイランド２およびインナーリード３と、実装基板とがそれぞれ電気的に接続される。
【００２６】
以上の構成によれば、この半導体装置Ｓでは、アイランド２および樹脂パッケージ部４の界面である側壁面部７を伝って水分が侵入することがあるが、アイランド２の周縁近傍の下面２ｂ側が切り欠かれて薄肉部５が形成され、その薄肉部５の下面である水平面部８によってその進行が妨げられる。そのため、水分は、第１ワイヤ１１が接続されるアイランド２の上面２ａには到達せず、アイランド２の上面２ａに水分がある状態でリフロー処理することにより生じる樹脂パッケージ部４の剥離の発生を防止することができる。したがって、樹脂パッケージ部４の剥離による第１ワイヤ１１の断線をなくし、信頼性の高い半導体装置を提供することができる。
【００２７】
また、上記薄肉部５によって、樹脂パッケージ部４は、薄肉部５の下方に回り込むように形成される。そのため、アイランド２および樹脂パッケージ部４の接合部によって、いわゆるアンカー効果を発揮することができ、これにより、アイランド２および樹脂パッケージ部４の密着性を高め、たとえば樹脂パッケージ部４からアイランド２が脱落することを防止することができる。また、樹脂パッケージ部４は、薄肉部５の下方に回り込むように形成されるため、その薄肉部５の厚み方向に形成された上記スリット９の開口９ａを塞ぐことができ、スリット９には、水分が侵入するおそれはない。
【００２８】
さらに、アイランド２には、その厚み方向に貫通するスリット９が、半導体チップ１の周囲に形成されている。そのため、たとえばアイランド２と樹脂パッケージ部４との界面から水分が侵入してしまい、アイランド２上の半導体チップ１の近傍において樹脂パッケージ部４の剥離が生じたとしても、アイランド２の周縁側に向かう剥離の進行は、半導体チップ１の周囲に形成されているスリット９によって阻止されることになる。したがって、上記スリット９によって剥離の広がりを防止することができる。また、第１ワイヤ１１は、アイランド２上においてスリット９の形成位置よりスリット９の周縁側の部位に接続されているため、上記剥離の影響を受けず、アイランド２に対するボンディング状態を良好に確保することができる。
【００２９】
なお、上記スリット９のアイランド２における形成位置は、樹脂パッケージ部４の剥離を防止する目的では、アイランド２の段差６の内方側に設けられてもよいが、このようにアイランド２を形成すれば、水分がスリット９の内面を伝ってアイランド２の上面２ａに達する可能性があるので、スリット９は、薄肉部５の厚み方向に貫通するように形成されることがより望ましい。
【００３０】
また、上記スリット９に代わり、アイランド２上に凹部を形成するようにしてもよいが、凹部では、その深さによっては樹脂パッケージ部４の剥離の広がりを阻止することが困難である場合がある。よって、アイランド２上には、上記スリット９を形成することがより望ましい。
【００３１】
図３は、上記半導体装置Ｓの変形例を示す断面図である。この変形例によれば、側壁面部７の構成が上記した半導体装置Ｓとは異なり、側壁面部７が半導体チップ１の中心に向かって斜め上方に傾斜されて形成されている。換言すれば、側壁面部７がアイランド２の内方に食い込むように形成されている。その他の構成については、上記した実施の形態の構成と略同様である。
【００３２】
この構成により、樹脂パッケージ部４を形成するパッケージング樹脂は、アイランド２の内方に食い込むように充填されるので、アイランド２と樹脂パッケージ部４との密着性をより高めることができる。なお、側壁面部７の形状は、アイランド２と樹脂パッケージ部４との密着性を維持できるものであれば、これらの形状に限定されるものではない。
【００３３】
次に、この半導体装置Ｓの製造方法について説明する。まず、一定方向に延びる長尺状の導体フレーム１５を準備し、導体フレーム１５に対して、図４に示すように、打ち抜きプレス加工を施す。具体的には、この導体フレーム１５に対して、多数の送り孔１６が一定間隔で穿設された２条の側縁部１７の間に、半導体チップ１を搭載するためのアイランド２がその長手方向に一定間隔で複数個形成されるように形成する。そして、上記アイランド２には、その角にアイランド２を支持するサポートリード１８を形成し、その周縁近傍に複数のスリット９を形成する。また、アイランド２から離反した位置には、複数条のインナーリード３を設ける。
【００３４】
次いで、アイランド２の下面２ｂの周縁近傍をエッチングにより除去することにより、薄肉部５を形成する。この場合、たとえばウェットエッチングによって、アイランド２の厚みが約１／２になる程度に周縁近傍を除去する。なお、薄肉部５は、他の部分の厚みが所定値以上の厚みを有するときには、上記した打ち抜きプレス加工において他の形状を成形する際に同時に形成するようにしてもよい。あるいは、図４に示す導体フレーム１５の形状を、エッチングによって形成するようにしてもよい。
【００３５】
その後、アイランド２の表面中央部に半導体チップ１をダイボンディングする。そして、半導体チップ１のパッド状電極とアイランド２の上面２ａとの間に、第１ワイヤ１１をボンディングする。この場合、第１ワイヤ１１の他端は、アイランド２上のスリット９より周縁近傍の部位にボンディングされる。また、半導体チップ１の他のパッド状電極と各インナーリード３との間に、第２ワイヤ１２をそれぞれボンディングする。
【００３６】
次いで、図５に示すように、導体フレーム１５を上金型２１と下金型２２との間に挟み込み、閉空間２３に、溶融したエポキシ樹脂等のパッケージング樹脂を充填し、固化させる。この場合、アイランド２の下面２ｂおよびインナーリード３の下面３ｂを、下金型２２に密着するように載置し、樹脂パッケージ部４を形成する。そして、樹脂の固化後、樹脂封止された半導体装置Ｓを上金型２１と下金型２２との間から取り出し、インナーリード３等の不要部分を切除することにより、樹脂封止型の半導体装置Ｓが得られる。このとき、インナーリード３と下金型２２との間、およびアイランド２と下金型２２との間には隙間が生じていないので、それらの間に樹脂が浸透することはない。一方、薄肉部５の下方には、薄肉部５を回り込むように、パッケージング樹脂が充填される。そのため、アイランド２と樹脂パッケージ部４との界面に水分が侵入したとしても、アイランド２の上面２ａに達することはない。
【００３７】
もちろん、この発明の範囲は上述した実施の形態に限定されるものではない。たとえば、半導体チップ１の構成やアイランド２の材質、形状、大きさ等は、上記した実施形態に限るものではない。
【図面の簡単な説明】
【図１】本願発明に係る半導体装置の平面透視図である。
【図２】図１の半導体装置のII−II方向に見た断面図である。
【図３】半導体装置の変形例である。
【図４】半導体装置の製造方法を示す図である。
【図５】半導体装置の製造方法を示す図である。
【図６】従来の半導体装置の平面透視図である。
【図７】図６の半導体装置のVII−VII方向に見た断面図である。
【図８】パッケージ樹脂の剥離を示す図である。
【符号の説明】
１ 半導体チップ
２ アイランド
３ インナーリード
５ 薄肉部
９ スリット
１１ 第１ワイヤ
１２ 第２ワイヤ
Ｓ 半導体装置

Claims (4)

  1. 半導体チップと、この半導体チップを搭載しかつ第１ワイヤを介して上記半導体チップに電気的に接続された略平板状のアイランドと、上記半導体チップに複数本の第２ワイヤを介してそれぞれ電気的に接続された複数のインナーリードとを備え、上記アイランドの下面を露出した状態で上記半導体チップがパッケージング樹脂によって樹脂パッケージされた半導体装置であって、
    上記アイランドの周縁近傍に、その下面側が切り欠かれて他の部分より厚み方向に薄肉とされた薄肉部が形成され、
    上記薄肉部には、上記半導体チップの側面に沿って平面視において上記半導体チップを囲むようにして厚み方向に貫通するスリットが形成されたことを特徴とする、半導体装置。
  2. 上記樹脂パッケージ部は、上記スリットの開口が外部に露出しないように、上記薄肉部の下方に回り込むように形成された、請求項１に記載の半導体装置。
  3. 上記第１ワイヤは、一端が上記半導体チップに接続され、他端が上記アイランド上において上記スリットの形成位置より周縁側の部位に接続された、請求項１または２に記載の半導体装置。
  4. 長尺状の導体フレームに対して打ち抜き加工を施すことによりアイランドを適宜数形成する工程と、
    上記アイランドの上面に半導体チップを搭載する工程と、
    上記半導体チップと上記アイランドとをワイヤボンディングする工程と、
    所定の金型を用いて上記アイランドの下面が露出するように半導体チップをパッケージング樹脂により樹脂パッケージする工程とを有し、
    上記導体フレームを打ち抜き加工してアイランドを形成する工程では、上記アイランドの周縁近傍に、上記半導体チップが搭載されるべき領域を平面視において囲むようにして厚み方向に貫通するスリットを形成し、エッチングによってアイランドの周縁近傍の下面側を除去することにより他の部分より厚み方向に薄肉とされた薄肉部を形成し、上記スリットをこの薄肉部に位置させることを特徴とする、半導体装置の製造方法。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3895570B2 (ja) 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
JP2005079365A (ja) * 2003-09-01 2005-03-24 Oki Electric Ind Co Ltd 基板フレーム及びこれを用いた半導体装置の製造方法
JP4372508B2 (ja) * 2003-10-06 2009-11-25 ローム株式会社 リードフレームの製造方法およびそれを用いた半導体装置の製造方法、ならびに半導体装置ならびにそれを備えた携帯機器および電子装置
TWI338358B (en) 2003-11-19 2011-03-01 Rohm Co Ltd Method of fabricating lead frame and method of fabricating semiconductor device using the same, and lead frame and semiconductor device using the same
JP2006318996A (ja) * 2005-05-10 2006-11-24 Matsushita Electric Ind Co Ltd リードフレームおよび樹脂封止型半導体装置
JP5089184B2 (ja) * 2007-01-30 2012-12-05 ローム株式会社 樹脂封止型半導体装置およびその製造方法
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US7838339B2 (en) * 2008-04-04 2010-11-23 Gem Services, Inc. Semiconductor device package having features formed by stamping
JP4767277B2 (ja) * 2008-04-08 2011-09-07 パナソニック株式会社 リードフレームおよび樹脂封止型半導体装置
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8680659B2 (en) * 2009-05-15 2014-03-25 Rohm Co., Ltd. Semiconductor device
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
US8203201B2 (en) * 2010-03-26 2012-06-19 Stats Chippac Ltd. Integrated circuit packaging system with leads and method of manufacture thereof
US8138595B2 (en) * 2010-03-26 2012-03-20 Stats Chippac Ltd. Integrated circuit packaging system with an intermediate pad and method of manufacture thereof
WO2012108469A1 (ja) * 2011-02-08 2012-08-16 ローム株式会社 半導体装置および半導体装置の製造方法
CN102543928A (zh) * 2011-12-27 2012-07-04 上海艾为电子技术有限公司 Qfn封装结构
JP5851906B2 (ja) 2012-03-23 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI446844B (zh) * 2012-07-25 2014-07-21 Wistron Corp 印刷電路板及印刷電路板之製造方法
JP6019988B2 (ja) * 2012-09-19 2016-11-02 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
JP6129645B2 (ja) * 2013-05-29 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
JP2016201447A (ja) * 2015-04-09 2016-12-01 株式会社デンソー モールドパッケージ
JP6695166B2 (ja) * 2016-02-23 2020-05-20 株式会社三井ハイテック リードフレーム、及び半導体パッケージの製造方法
JP2016225655A (ja) * 2016-09-21 2016-12-28 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、リードフレームの多面付け体、樹脂付きリードフレームの多面付け体、光半導体装置、光半導体装置の多面付け体

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406700A (en) * 1990-11-20 1995-04-18 Seiko Epson Corporation Method for producing pin integrated circuit lead frame
JP3138539B2 (ja) * 1992-06-30 2001-02-26 三菱電機株式会社 半導体装置及びｃｏｂ基板
US5497032A (en) * 1993-03-17 1996-03-05 Fujitsu Limited Semiconductor device and lead frame therefore
US5521429A (en) * 1993-11-25 1996-05-28 Sanyo Electric Co., Ltd. Surface-mount flat package semiconductor device
JP3799626B2 (ja) * 1995-04-25 2006-07-19 有限会社ナイセム 心臓血管修復材及びその製造方法
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR100251859B1 (ko) * 1997-01-28 2000-04-15 마이클 디. 오브라이언 가요성 회로 기판 스트립을 이용하여 제조되는 볼그리드 어레이반도체 패키지의 싱귤레이션 방법
JP3034814B2 (ja) * 1997-02-27 2000-04-17 沖電気工業株式会社 リードフレーム構造及び半導体装置の製造方法
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
US5903050A (en) * 1998-04-30 1999-05-11 Lsi Logic Corporation Semiconductor package having capacitive extension spokes and method for making the same
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
US6211563B1 (en) * 1999-06-30 2001-04-03 Sampo Semiconductor Cooperation Semiconductor package with an improved leadframe
JP3461332B2 (ja) * 1999-09-10 2003-10-27 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂パッケージと光電子装置
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
DE10124970B4 (de) * 2001-05-21 2007-02-22 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip auf einer Halbleiterchip-Anschlußplatte, Systemträger und Verfahren zu deren Herstellung

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