JP2002057246A - 半導体パッケージング工程の移植性導電パターンをもつテープ及びその製造方法 - Google Patents

半導体パッケージング工程の移植性導電パターンをもつテープ及びその製造方法

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JP2002057246A
JP2002057246A JP2000331169A JP2000331169A JP2002057246A JP 2002057246 A JP2002057246 A JP 2002057246A JP 2000331169 A JP2000331169 A JP 2000331169A JP 2000331169 A JP2000331169 A JP 2000331169A JP 2002057246 A JP2002057246 A JP 2002057246A
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Heung-Su Gang
ヒュン−ス,ガン
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Kostat Semiconductor Co Ltd
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Abstract

(57)【要約】 【課題】 固形の基板が半導体パッケージの内部に残ら
ない新しい構造の半導体パッケージング工程の移植性導
電パターンをもつテープ及びそのテープの製造方法を提
供する。 【解決手段】 移植性導電パターンをもつテープは、封
合工程後には半導体パッケージから取り外しでき、封合
工程までは一般的な固形の基板の役目をするテープフィ
ルム110と、その上部に取り付けられた移植性導電パ
ターン112Aとよりなる。また、テープフィルム11
0上において、金属薄板をラミネートさせてフォトリソ
グラフィ工程を用いてパターニングする方法、移植性導
電パターン112Aをプリンティングする方法、完成さ
れた移植性導電パターン112Aを各々取り付けてラミ
ネートする方法、移植性導電パターン112Aのための
物質膜を蒸着させてパターニングする方法、またはシー
ド層を形成し、かつ電気メッキする方法により製造でき
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
の組立てに係り、より詳細には、BGAなどの半導体パ
ッケージを製造する工程中に、固形の基板の代わりに使
用する移植性導電パターンをもつテープ及びその製造方
法に関するものである。
【0002】
【従来の技術】近年、パソコン、セルラーフォン、カム
コーダなどの電子製品群は、製品のサイズは小型化に向
けられる一方、内部で行う処理容量は大容量化に向けら
れている。これに伴い、半導体パッケージにおいても、
コンパクトでありながらも大容量であり、しかも、速い
処理速度に適した半導体パッケージが切望される。この
理由から、半導体パッケージの開発方向は、従来のDI
P(Dual In−Line)パッケージなどの挿入
実装型から、表面実装型であるTSOP(Thin S
mall Out−line Package)、TQ
FP(ThinQuad Flat Packag
e)、BGA(Ball Grid Array)へと
急に変わりつつある。
【0003】この表面実装型パッケージの中でも、BG
Aは、最近発表されているチップスケールパッケージ
(Chip Scale Package:CSP)の
うち半導体パッケージの大幅なコンパクト化及び軽量化
を果たすことができ、しかも、高い品質及び信頼度が得
られるといって最も注目されている。
【0004】近年、CSPの開発はほとんどの半導体メ
ーカで個別的になされており、その名づけもやはり独特
になされて発表されている。しかし、これらのパッケー
ジの構造を調べてみると、極めて類似していることが分
かる。BGAパッケージもやはりCSPの一種であっ
て、今まで知られているすべてのBGAパッケージはほ
とんどが半導体パッケージの本体となるリードフレーム
に代えて、ポリイミドまたはBT(Bismaleim
ide Triazine)樹脂またはFR−4などの
固形の基板を使用している。ここで、FR−4は、メラ
ミン合成時中間体として生成されるジシアンジアミド
(dicyandiamide)というポリマーを硬化
させて得られる樹脂をいう。
【0005】このような固形の基板は、ポリイミドなど
の絶縁性基板に回路パターンが前面及び背面に互いに有
機的にパターニングされており、前記絶縁性基板と回路
パターンとは、接着力に優れたフェノール系の両面接着
剤、あるいはポリイミド系の片面接着剤を用い、極めて
堅固に貼り合わせられている。また、固形の基板は前記
回路パターンの有機的な連結のために絶縁性基板を打ち
抜いて形成した貫通ホールを持っており、ワイヤーボン
ディング及び外部連結端子の取り付けを容易ならしめる
ために絶縁物質よりなるソルダマスクを含んでいる。一
般的なBGAパッケージの場合には、外部連結端子とし
てリードの代わりにソルダボールあるいはソルダバンプ
を用いる。
【0006】前述した固形の基板は、半導体パッケージ
の組立て後にも半導体パッケージの一部として残存する
ため、半導体パッケージのコンパクト化を妨げる。ま
た、CSPパッケージのうち、より進歩した形の半導体
パッケージの場合には、固形の基板を排除して半導体パ
ッケージを組立てる場合もまれにあったが、この場合に
は、ワイヤーボンディング、封合、外部連結端子の取り
付け工程において多くの難しさが発生していた。
【0007】図1は、固形の基板をリードフレームの代
わりに使用する典型的なBGAパッケージの断面図であ
る。従来の技術におけるBGAパッケージの構造を、そ
の製造工程に重点をおいて説明する。
【0008】図1を参照すれば、ウェーハから個別チッ
プを切り取ってBGAパッケージに組み込まれるチップ
2を用意する。次に、固形の基板10にエポキシ4を用
い、前記チップ2を貼り付ける。前記チップ2のボンド
パッドと固形の基板10にあるボンドフィンガーとを金
線6を使ってつなぐワイヤーボンディング工程を行う。
【0009】ここで、前記固形の基板10には回路パタ
ーン12が有機的に形成されており、固形の基板10の
前面に形成された回路パターン12は貫通ホール16を
通じて固形の基板10の背面に形成された回路パター
ン、例えばソルダボールパッド20と互いにつながって
いる。また回路パターン12を保護すると共に、外部連
結端子のソルダボールを容易に貼り付けるためのソルダ
マスク14、14’が固形の基板10の前面及び背面に
各々形成されている。前記固形の基板10の内部を構成
する絶縁性基板18は、BT樹脂あるいはポリイミドな
どのプラスチック樹脂を使って形成する。
【0010】次に、前記固形の基板10の前面に貼り付
けたチップ2及び金線6を外部の環境及び外部の衝撃か
ら保護するための封合工程をエポキシモールドコンパウ
ンド8を使って行う。続いて、前記固形の基板10の下
部にあるソルダボールパッド20に外部連結端子である
ソルダボール22を取り付ける。最後に、切断工程を行
い、単位BGAパッケージがストリップ状になっている
ものをバラバラにする。
【0011】
【発明が解決しようとする課題】しかし、前述した従来
の技術による半導体パッケージング工程の固形の基板は
次の問題をもっていた。
【0012】第一に、固形の基板10の上下に形成され
る回路パターン12、ソルダボールパッド20及び貫通
ホール16のように、チップ2と外部連結端子22との
間に存在する中間連結端子はBGAパッケージの電気的
な性能を低下させていた。
【0013】第二に、固形の基板を構成する絶縁性基板
18がBGAパッケージの組立て工程を終えた後にもB
GAパッケージの内部に残存するため、半導体パッケー
ジのコンパクト化に限界があった。つまり、半導体パッ
ケージの厚さを縮めるのに限界があった。
【0014】第三に、前記回路パターン12の絶縁を確
保するためのソルダマスク14・14’の形成工程を行
わなければならないため工程が複雑になる問題があっ
た。
【0015】第四に、固形の基板10は極めて巧みな構
造となっており、製造工程が極めて難しく、しかも、高
価なため、BGAパッケージの組立てにあたって、製造
コストが上がる問題があった。
【0016】本発明は上記事情に鑑みて成されたもので
あり、その目的は、固形の基板の代わりに使用でき、し
かも、半導体パッケージの組立てが終わった後には半導
体パッケージの内部に残留することのない半導体パッケ
ージング工程の移植性導電パターンをもつテープを提供
することである。
【0017】本発明の他の目的は、前記半導体パッケー
ジング工程の移植性導電パターンをもつテープの製造方
法を提供することである。
【0018】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半導体パッケージの製造工程において、
封合工程後に半導体パッケージから取り外しでき、封合
工程まではリードフレームや基板の役目をするテープフ
ィルムと、前記テープフィルム上に取り付けられ、前記
テープフィルムと取り付けられる第1面には半導体パッ
ケージの外部連結端子が接続され、前記第1面と対応す
る第2面は半導体チップのボンドパッドと電気的に接続
されると同時に、前記テープフィルムが取り外されてか
らはエポキシモールドコンパウンドの表面に取り付けら
れる構造の前記第1面及び第2面をもつ移植性導電パタ
ーンとを具備することを特徴とする半導体パッケージン
グ工程の移植性導電パターンをもつテープを提供する。
【0019】本発明の望ましい実施形態によれば、前記
テープフィルムは、下部にあるテープ本体と、前記テー
プ本体の上部にある接着層とよりなり、かつ、前記移植
性導電パターンの上面である第2面に表面処理層がさら
に形成されている。
【0020】好ましくは、前記テープフィルムは、半導
体パッケージの製造過程において、熱、圧力及び化学物
質によって反応したり、あるいは変形されない材質より
なり、また、好ましくは、ポリマー、紙、金属よりなる
一群から選ばれたいずれか一種の物質、あるいは前記ポ
リマー、紙、金属のうち少なくともいずれか一種を含む
混合物質よりなる。
【0021】好ましくは、前記接着層は、テープフィル
ムから移植性導電パターンの取り外しを容易にする接着
剤であって、シリコーン樹脂系の接着剤である。
【0022】好ましくは、前記移植性導電パターンは、
銅またはこれを含む合金よりなり、また、好ましくは、
前記表面処理層はワイヤーボンディングできる物質層で
ある。
【0023】前記他の目的を達成するために、本発明
は、半導体パッケージの内部には含まれずに、封合工程
までにリードフレームや基板の役目をするテープフィル
ムを用意する工程と、前記テープフィルム上に移植性導
電パターンを形成する工程とを具備することを特徴とす
る半導体パッケージング工程の移植性導電パターンをも
つテープの製造方法を提供する。
【0024】好ましくは、前記テープフィルムは、テー
プ本体と、接着物質の取り外しが容易な接着層とよりな
り、また、好ましくは、前記接着層は、シリコーン樹脂
系の接着物質である。
【0025】本発明の望ましい実施形態によれば、前記
移植性導電パターンを形成する工程は、前記テープフィ
ルムに銅薄板をラミネートする段階と、前記銅薄板上に
第1フォトマスクパターンを形成する段階と、前記第1
フォトマスクパターンにより開口された領域にワイヤー
ボンディングのための表面処理を施す段階と、前記第1
フォトマスクパターンを除去してから第2フォトマスク
パターンを形成する段階と、前記第2フォトマスクパタ
ーンを用い、移植性導電パターンのみを前記テープフィ
ルム上に残留せしめるエッチングを行う段階とを具備す
る。
【0026】また、本発明の望ましい実施形態によれ
ば、前記移植性導電パターンを形成する工程は、前記テ
ープフィルム上に移植性導電パターンをプリンティング
する段階と、前記プリンティングされた移植性導電パタ
ーン上にワイヤーボンディングのための表面処理を施す
段階とを具備する。
【0027】また、本発明の望ましい実施形態によれ
ば、前記移植性導電パターンを形成する工程は、前記テ
ープフィルム上に、既製の移植性導電パターンを摘み入
れる段階と、前記テープフィルムに前記移植性導電パタ
ーンをラミネートする段階とを具備する。
【0028】また、本発明の望ましい実施形態によれ
ば、前記移植性導電パターンを形成する工程は、前記テ
ープフィルム上に移植性導電パターンのための物質膜を
蒸着する段階と、前記物質膜をパターニングする段階と
を具備する。
【0029】また、本発明の望ましい実施形態によれ
ば、前記移植性導電パターンを形成する工程は、前記テ
ープフィルム上に移植性導電パターンの形成のためのシ
ード層を形成する段階と、前記シード層を用いて電気メ
ッキを行う段階とを具備する。
【0030】本発明によれば、固形の基板の代わりに移
植性導電パターンをもつテープを使用することにより、
半導体パッケージの電気的な性能を向上でき、しかも、
半導体パッケージの厚さを薄くできる。また、値段の高
い固形の基板を使用しないので、製造コストを下げるこ
とができ、しかも、工程の容易化及び単純化を両立でき
る。さらに、熱放出通路を短くすることにより熱放出特
性を改善できる。なおかつ、電気回路を短くできるので
電気的特性を改善でき、しかも、半導体パッケージの内
部の固形の基板で熱膨張係数の差によって発生していた
ストレスの問題を抑止できる。
【0031】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の望ましい実施形態について詳細に説明する。
【0032】この明細書でいう半導体パッケージは最も
広い意味で使われており、BGAなどの特定パッケージ
に限定することはない。また、移植性導電パターンをも
つテープもやはり特定の形状のみに限定されることはな
い。
【0033】本発明はその精神及び必須の特徴を逸脱し
ない範囲で、他の方式により実施できる。例えば、後述
する望ましい実施形態においては、接着層の材質がシリ
コーン系であるとなっているが、これは半導体パッケー
ジ組立て工程中に熱及び化学的反応によって変形せず、
しかも、テープ本体から移植性導電パターンを取り外し
易いものなら、いかなる材質でも構わない。また、テー
プ本体としてポリイミドを使用しているが、テープ本体
もやはり半導体パッケージ組立て工程中に熱及び化学的
に変形しない材質なら、他の材質に置き換えできる。そ
して、移植性導電パターンの第2面には表面処理層が形
成されているが、移植性導電パターンに表面処理層を形
成しなくてもワイヤーボンディングが可能であれば、表
面処理層を形成しなくても良い。したがって、後述する
望ましい実施形態での記載内容は単なる例示的なものに
すぎず、本発明を限定する意味ではない。
【0034】〔本発明による半導体パッケージング工程
の移植性導電パターンをもつテープの適用方法〕本発明
による半導体パッケージング工程の移植性導電パターン
をもつテープは、その半導体パッケージ組立て工程への
適用方法が、既存の固形の基板の適用方法とは全く異な
っている。このため、まずは図2及び図3を参照し、そ
の適用方法について説明する。
【0035】図2は、本発明に従い固形の基板の代わり
に移植性導電パターンをもつテープを使用するBGAパ
ッケージの断面図であり、図3は、本発明による移植性
導電パターンをもつテープを使用する半導体パッケージ
の工程流れ図である。
【0036】半導体パッケージの組立工程を中心として
本発明による半導体パッケージ、例えば、BGAパッケ
ージの構造について説明すれば、その上部に移植性導電
パターンが形成されているテープフィルム110にエポ
キシ102を使ってチップ100を取り付けるダイアタ
ッチ工程を行う。前記移植性導電パターンは熱放出板の
役目をする移植性導電パターン114と、外部連結端子
の接続のための移植性導電パターン112とよりなる。
【0037】次に、前記チップ100のボンドパッド
(図示せず)と前記移植性導電パターン112・114
とを金線106を使ってつなぎ合うワイヤーボンディン
グ工程を行う。このとき、移植性導電パターン112・
114の第2面、すなわち、テープフィルム110に取
り付けられる第1面と対向する第2面には、ワイヤーボ
ンディングのための表面処理が施されていることが好ま
しい。ここで、表面処理とは、金、銀、パラジウムの単
一層あるいはこれを含む混合物質を使って表面処理層を
形成することであって、ワイヤーボンディングを容易な
らしめるための処理を意味する。
【0038】次に、このワイヤーボンディング済みの結
果物をエポキシモールドコンパウンド104を使って封
合する。このとき、移植性導電パターン112・114
の第2面はエポキシモールドコンパウンド104に貼り
付けられる。しかし、テープフィルム110には取り外
しが容易な接着層(図8の132)が形成されているた
め、封合工程後にはテープフィルム110を矢印方向に
沿って剥ぎ、半導体パッケージから取り外すことができ
る。
【0039】これにより、前記島状の移植性導電パター
ン112・114の第1面が外部に露出される。この第
1面には外部連結端子であるソルダボールを取り付けで
きる。一般的に、半導体パッケージの組立てはバラバラ
ではなくストリップ単位になされるため、最後に、スト
リップに形成されているBGAパッケージをバラバラに
するシンギュレーション工程を行う。
【0040】本発明による半導体パッケージング工程の
移植性導電パターンをもつテープは、封合工程までは固
形の基板の役目をするが、それ以降には取り外しが可能
なので、既存に使用されていた固形の基板とは全く異な
る概念で半導体パッケージの組立て工程に適用される。
【0041】〔本発明による半導体パッケージング工程
の移植性導電パターンをもつテープの構造〕図4及び図
5は、本発明による移植性導電パターンをもつテープの
平面図である。
【0042】図4を参照すれば、本発明による半導体パ
ッケージング工程の移植性導電パターンをもつテープ
は、テープフィルム110と、移植性導電パターン11
2Aとよりなる。前記テープフィルム110の特徴は、
ダイアタッチ工程、ワイヤーボンディング工程及び封合
工程では既存に使用されていた固形の基板の役目をし、
それ以降には半導体パッケージから取り外されることに
ある。このために、テープフィルム110の表面には取
り外しが容易な接着層(図8の132)が形成される。
このような接着層132は、既存の固形の基板に使用さ
れていたフェノールやポリイミド系の接着剤とは全く異
なる概念の接着層である。すなわち、既存のものは回路
パターンが絶縁性基板から外されることを防止すべく、
強い接着力を持たせて作られているが、本発明によるも
のは取り外しが容易にでき、しかも、残留物が残らない
シリコーン系のものを使って作られる。
【0043】また、円形の移植性導電パターン112A
は前記テープフィルム110と貼り合わせられる第1面
に外部連結端子が取り付けでき、第2面ではワイヤーボ
ンディングがなされる一般的な役目をする。
【0044】また、本発明の移植性導電パターンをもつ
テープは、既存の固形の基板に存在していた回路パター
ンを持たずに島状の移植性導電パターン112Aのみを
持ち、チップのボンドパッドと外部連結端子との間で中
間連結端子の役目をしていた貫通ホールなどの構造を必
要としない。
【0045】図中、参照符号126はチップが取り付け
られる領域である。このとき、熱放出通路として用いら
れる移植性導電パターンは外部連結端子の接続のための
円形の移植性導電パターン112Aと同一の構造を持
つ。
【0046】図5を参照すれば、前記図4では、熱放出
通路として用いられる移植性導電パターンを外部連結端
子の接続のための円形の移植性導電パターン112Aの
構造と同一に形成したが、この実施形態では、熱放出用
移植性導電パターン114を単一化させ、かつ、熱放出
用移植性導電パターン114を大きくして外部連結端子
の接続のための移植性導電パターン112Aとその構造
を異ならしめることにより、熱放出特性の改善を図って
いる。したがって、チップが取り付けられる領域126
において、チップの背面と熱放出用移植性導電パターン
114との接触面積が大きくなり、その結果、チップか
ら放出される熱を効率よく半導体パッケージの外部に放
出可能になる。
【0047】図6及び図7は、本発明による移植性導電
パターンをもつテープにおいて、移植性導電パターンの
形態に変化を与えたものの平面図である。
【0048】図6及び図7を参照すれば、図4及び図5
では外部連結端子の接続のための移植性導電パターンを
円形に形成したが、図6及び図7では、外部連結端子の
接続のための移植性導電パターン112Bを四角形に変
形させている。つまり、本発明の移植性導電パターン
は、ワイヤーボンディング及び外部連結端子の接続に邪
魔とならない範囲内でいかなる形状に変形できる。ま
た、図4ないし図7では、一つの半導体パッケージを組
立てるための移植性導電パターンをもつテープを示した
が、実際の工程に用いられる移植性導電パターンをもつ
テープの形状は、複数個の半導体パッケージの組立てが
やさしいように、複数の列及び/または行をもつストリ
ップの形となっている。このようなストリップの形は、
前記ストリップを使用する半導体パッケージの製造会社
の装備に合わせて各種の形態に変更可能なのは言うまで
もない。
【0049】図8は、本発明による半導体パッケージ製
造工程に用いられる移植性導電パターンをもつテープの
部分断面図である。
【0050】図8を参照すれば、本発明による半導体パ
ッケージング工程の移植性導電パターンをもつテープ
は、テープフィルム110と、移植性導電パターン11
2あるいは114とよりなる。また、前記テープフィル
ム110は、テープ本体130及び接着層132よりな
る。
【0051】前記テープ本体130は半導体パッケージ
の組立て工程中に熱及び化学的に変形することなく、し
かも、封合工程までに既存のリードフレームや固形の基
板の役目を行える物質ならば、いかなる材質であっても
良い。このような材質としてはポリマー、紙、金属など
の単一物質があり、必要ならば、これらのうちいずれか
一種を含む混合物質を使用できる。その代表例として、
ポリマーのうちポリイミドフィルムは、−296℃〜4
00℃の温度範囲で物理的、電気的、及び機械的な特性
を保つだけでなく、耐化学的特性に優れているので、前
記テープ本体130として使用可能である。しかし、ポ
リイミドフィルムでなくても、半導体パッケージの組立
て工程中に変形されない物質であれば、いかなるもので
あっても良い。
【0052】前記接着層132は、封合工程後の組立て
工程中に、エポキシモールドコンパウンドにより封合さ
れた半導体パッケージから取り外され易くなければなら
ないため、接着力に優れた材質よりは、半導体パッケー
ジの組立て工程中に容易に変形されず、しかも、取り外
され易い特性をもった接着層であれば、いかなる物質で
あっても良い。このような接着層132の材質としては
各種のものがあるが、その代表例としては、シリコーン
系の接着物質を挙げることができる。
【0053】前記移植性導電パターン112の導電パタ
ーン本体140は、銅または銅を含む合金よりなる。
【0054】また、前記移植性導電パターン112にお
いて、テープフィルム110と貼り合わせられる第1面
と対向する導電パターン本体140の第2面には、表面
処理層142が形成されている。この表面処理層142
は、導電パターン本体140の表面にワイヤーボンディ
ングを可能ならしめる役目をする。したがって、表面処
理層142を形成する材質として、金、ニッケル、銀及
びパラジウムよりなる一群から選ばれるいずれか一種を
使用でき、あるいは、これらのうち少なくともいずれか
一種を含む混合物質を使用できる。しかし、表面処理層
142を形成しなくてもワイヤーボンディングできるの
であれば、前記表面処理層は形成しなくても良い。
【0055】〔本発明による半導体パッケージング工程
の移植性導電パターンをもつテープの製造方法〕図9な
いし図13は、本発明による半導体パッケージング工程
の移植性導電パターンをもつテープの製造方法を説明す
るための工程流れ図である。
【0056】〔第1実施形態〕図9は、本発明の第1実
施形態に係る前記半導体パッケージング工程の移植性導
電パターンをもつテープの製造方法を説明するための工
程流れ図である。
【0057】図9を参照すれば、封合工程後にエポキシ
モールドコンパウンドにより封合された半導体パッケー
ジから容易に取り外し可能な接着層を含むテープフィル
ムを用意する。次に、前記テープフィルムに移植性導電
パターン本体として用いられる銅薄板をラミネートす
る。前記銅薄板上に、移植性導電パターンの形状と同一
の形状の領域が露出される第1フォトマスクパターンを
形成する。前記露出された領域に表面処理を施し、ワイ
ヤーボンディングを可能ならしめる表面処理層を形成す
る。次に、前記第1フォトマスクパターンを除去する。
次に、前記銅薄板で移植性導電パターンの形状を除いた
残りの部分を露出させる第2フォトマスクパターンを形
成する。前記第2フォトマスクパターンをエッチングマ
スクとしてエッチングを行い、島状の移植性導電パター
ンを形成する。
【0058】〔第2実施形態〕図10は、本発明の実施
の形態2に係る半導体パッケージング工程の移植性導電
パターンをもつテープの製造方法を説明するための工程
流れ図である。
【0059】図10を参照すれば、封合工程後にエポキ
シモールドコンパウンドにより封合された半導体パッケ
ージから容易に取り外し可能な接着層を含むテープフィ
ルムを用意する。次に、前記テープフィルムに導電性金
属を含む接着物質により移植性導電パターンをプリンテ
ィングする。前記導電性金属を含む接着物質内に含まれ
た揮発性溶剤を、キュアリングを通じて除去する。最後
に、前記プリンティングされた移植性導電パターン上に
ワイヤーボンディングのための表面処理を施す。
【0060】〔第3実施形態〕図11は、本発明の第3
実施形態に係る前記半導体パッケージング工程の移植性
導電パターンをもつテープの製造方法を説明するための
工程流れ図である。
【0061】図11を参照すれば、封合工程後にエポキ
シモールドコンパウンドにより封合された半導体パッケ
ージから容易に取り外し可能な接着層を含むテープフィ
ルムを用意する。この実施形態では、他の実施形態とは
異なって、移植性導電パターンを前記テープフィルム上
で作らず、外部で作る。例えば、先ず、プレス機械を用
い、打ち抜き(スタンピング)方式により個々の移植性
導電パターンを用意しておく。次に、前記移植性導電パ
ターンを摘み入れる方式の機械(pick and p
lace machine)を用い、前記テープフィル
ム上に載置する。前記移植性導電パターンを摘み入れる
作業が完了すると、前記テープフィルムに前記置かれた
移植性導電パターンをラミネートする。次に、前記ラミ
ネート済みの移植性導電パターンの第2面に表面処理を
施す。ここで、もし、予め作られた移植性導電パターン
の第2面に既に表面処理が施されているのであれば、前
記表面処理工程を省略しても良い。
【0062】〔第4実施形態〕図12は、本発明の第4
実施形態に係る前記半導体パッケージング工程の移植性
導電パターンをもつテープの製造方法を説明するための
工程流れ図である。
【0063】図12を参照すれば、封合工程後にエポキ
シモールドコンパウンドにより封合された半導体パッケ
ージから容易に取り外し可能な接着層を含むテープフィ
ルムを用意する。次に、半導体チップの製造に当たって
一般的に利用される化学気相蒸着法(CVD)あるいは
物理的気相蒸着法(PVD)を利用して前記テープフィ
ルム上に導電パターン本体として用いられる薄膜を蒸着
し、かつ、これをパターニングする。このとき、薄膜を
蒸着し、かつパターニングする方法は各種の形態に変形
可能である。最後に、蒸着及びパターニングされて形成
された移植性導電パターン上に表面処理を施す。
【0064】〔第5実施形態〕図13は、本発明の第5
実施形態に係る前記半導体パッケージング工程の移植性
導電パターンをもつテープの製造方法を説明するための
工程流れ図である。
【0065】図13を参照すれば、封合工程後にエポキ
シモールドコンパウンドにより封合された半導体パッケ
ージから容易に取り外し可能な接着層を含むテープフィ
ルムを用意する。次に、先ず、チップの製造に当たって
一般的に利用されるフォトリソグラフィ工程を利用して
前記テープフィルム上に移植性導電パターンの形成のた
めのシード層を形成する。次に、前記シード層の形成さ
れたテープフィルムに電気メッキ工程を行い、前記シー
ド層を成長させて移植性導電パターンを形成する。最後
に、前記電気メッキ方式により形成された移植性導電パ
ターンにワイヤーボンディングのための表面処理を施
す。
【0066】〔ストリップ状の移植性導電パターンをも
つテープの構造〕図14ないし図16は、ストリップ状
の移植性導電パターンをもつテープの構造を説明するた
めの平面図である。
【0067】前述したように、本発明による移植性導電
パターンをもつテープはストリップ状で、半導体パッケ
ージの組立て工程に使用され、生産者の装備状態に合わ
せて各種の形態のストリップ状に具現できる。以下、添
付した図14ないし図16を参照し、その一例について
説明する。
【0068】図14は、本発明による移植性導電パター
ンをもつテープのストリップ状を概略的に説明するため
の平面図である。図14を参照すれば、金属やプラスチ
ックポリマーよりなり、かつ、CSP半導体パッケージ
の製造工程中に移動のための手段として用いられるキャ
リア154に本発明による移植性導電パターンをもつテ
ープストリップ150が4ヶ所に形成されている。ここ
で、参照符号110はテープフィルムを示し、152は
移植性導電パターンがストリップ状に形成される位置を
示す。また、参照符号156はキャリア154の移動の
ための穴を各々示す。
【0069】図15は、図14に示した4ヶ所のテープ
ストリップ150のうちいずれか一枚の形状を示した平
面図である。図15から明らかなように、一枚のテープ
ストリップ150には横方向及び縦方向に各々5個ず
つ、合計で25個の半導体パッケージが形成できる移植
性導電パターン112が形成されている。図中、参照符
号160は、シンギュレーション工程中に切断刃が通る
位置である。
【0070】図16は、前記図15のE部分に対する拡
大平面図である。図16を参照すれば、一つの半導体パ
ッケージのための移植性導電パターン112が複数個形
成されており、このような移植性導電パターンの形状は
前述した実施形態のように各種の形状に変形可能であ
る。また、4つの導電パターンを拡大して示した上部図
面(G)から明らかなように、表面処理層142は移植
性導電パターン112の全面に形成せず、ワイヤーボン
ディングできる程度の面積にだけ形成できる。
【0071】
【発明の効果】前述した本発明によれば、固形の基板の
代わりに移植性導電パターンをもつテープを使用するこ
とにより、下記のような効果を得ることができる。
【0072】第一に、半導体パッケージの内部で貫通ホ
ールや回路パターンなどの中間連結端子を使用しなくて
も良いので、半導体パッケージの電気的な性能を改善で
きる。
【0073】第二に、本発明による移植性導電パターン
をもつテープは組立て工程終に半導体パッケージの内部
に残らないので、半導体パッケージの厚さを薄くでき
る。
【0074】第三に、既存に使用されていた高価の固形
の基板を使用しないので、半導体パッケージ組立て工程
の製造コストを下げることができる。
【0075】第四に、貫通ホールやソルダマスクを形成
する工程を行わなくても良いので、テープの製造工程を
単純化できる。
【0076】第五に、熱放出用移植性導電パターンを用
いて熱放出通路を短くしたので、半導体パッケージの熱
放出特性を改善できる。
【0077】第六に、半導体パッケージの内部に固形の
基板が含まれないので、周辺に存在していた他の物質と
の熱膨張係数の差によって半導体パッケージの内部に発
生していた多くのストレスを抑制できる。
【0078】第七に、従来には、シンギュレーション工
程において、固形の基板が多層である場合、半導体パッ
ケージをバラバラにするためにソーイングをするとき、
クラックまたはリフティングなどの工程不良が引き起こ
されていた。しかし、本発明による移植性導電パターン
をもつテープを用いると、ソーイングがなされる領域に
はエポキシモールドコンパウンドのみがあるので、前述
した工程不良の発生を抑制できる。また、切断が容易に
できるので、生産性を向上できる。これにより、シンギ
ュレーション工程に用いられる切断刃の消耗量を低減で
きる。
【0079】第八に、モールドの構造によって切断やシ
ンギュレーション工程を省略できる。
【0080】本発明は前述した実施形態に限定されるこ
となく、本発明の属する技術的な思想内であれば、当分
野における通常の知識を有した者にとって各種の変形が
可能なのは言うまでもない。
【図面の簡単な説明】
【図1】固形の基板をリードフレームの代わりに使用す
る典型的なBGAパッケージの断面図である。
【図2】本発明に係る、固形の基板の代わりに移植性導
電パターンをもつテープを使用するBGAパッケージの
断面図である。
【図3】本発明に係る、移植性導電パターンをもつテー
プを使用する半導体パッケージの工程流れ図である。
【図4】本発明に係る、移植性導電パターンをもつテー
プの平面図である。
【図5】本発明に係る、移植性導電パターンをもつテー
プの平面図である。
【図6】本発明に係る、移植性導電パターンをもつテー
プ中の移植性導電パターンを変形させたものの平面図で
ある。
【図7】本発明に係る、移植性導電パターンをもつテー
プ中の移植性導電パターンを変形させたものの平面図で
ある。
【図8】本発明に係る、移植性導電パターンをもつテー
プの部分断面図である。
【図9】本発明に係る、半導体パッケージング工程の移
植性導電パターンをもつテープの製造方法を説明するた
めの工程流れ図である。
【図10】本発明に係る、半導体パッケージング工程の
移植性導電パターンをもつテープの製造方法を説明する
ための工程流れ図である。
【図11】本発明に係る、半導体パッケージング工程の
移植性導電パターンをもつテープの製造方法を説明する
ための工程流れ図である。
【図12】本発明に係る、半導体パッケージング工程の
移植性導電パターンをもつテープの製造方法を説明する
ための工程流れ図である。
【図13】本発明に係る、半導体パッケージング工程の
移植性導電パターンをもつテープの製造方法を説明する
ための工程流れ図である。
【図14】ストリップ状の移植性導電パターンをもつテ
ープの構造を説明するための平面図である。
【図15】ストリップ状の移植性導電パターンをもつテ
ープの構造を説明するための平面図である。
【図16】ストリップ状の移植性導電パターンをもつテ
ープの構造を説明するための平面図である。
【符号の説明】
100 チップ 102 エポキシ 104 エポキシモールドコンパウンド 106 金線 110 テープフィルム 112 移植性導電パターン 114 放熱板用移植性導電パターン 130 テープ本体 132 接着層 140 導電パターン本体 142 表面処理層 150 テープストリップ 152 移植性導電パターンがストリップ状に形成
される位置 154 キャリア 156 キャリアの移動のための穴

Claims (23)

    【特許請求の範囲】
  1. 【請求項1】半導体パッケージの製造工程において、封
    合工程後に半導体パッケージから取り外しでき、封合工
    程まではリードフレームや基板の役目をするテープフィ
    ルムと、 前記テープフィルム上に取り付けられ、前記テープフィ
    ルムと取り付けられる第1面には半導体パッケージの外
    部連結端子が接続され、前記第1面と対応する第2面は
    半導体チップのボンドパッドと電気的に接続されると同
    時に、前記テープフィルムが取り外されてからはエポキ
    シモールドコンパウンドの表面に取り付けられる構造の
    前記第1面及び第2面をもつ移植性導電パターンとを具
    備することを特徴とする半導体パッケージング工程の移
    植性導電パターンをもつテープ。
  2. 【請求項2】前記テープフィルムは、下部にあるテープ
    本体と、前記テープ本体の上部にある接着層とよりなる
    ことを特徴とする請求項1に記載の半導体パッケージン
    グ工程の移植性導電パターンをもつテープ。
  3. 【請求項3】前記テープフィルムは、半導体パッケージ
    の製造過程において、熱、圧力及び化学物質によって反
    応したり、あるいは変形されない材質よりなることを特
    徴とする請求項1に記載の半導体パッケージング工程の
    移植性導電パターンをもつテープ。
  4. 【請求項4】前記テープ本体は、ポリマー、紙、金属よ
    りなる一群から選ばれたいずれか一種の物質、あるいは
    前記ポリマー、紙、金属のうち少なくともいずれか一種
    を含む混合物質よりなることを特徴とする請求項2に記
    載の半導体パッケージング工程の移植性導電パターンを
    もつテープ。
  5. 【請求項5】前記ポリマーは、ポリイミドであることを
    特徴とする請求項4に記載の半導体パッケージング工程
    の移植性導電パターンをもつテープ。
  6. 【請求項6】前記接着層は、前記テープフィルムから移
    植性導電パターンの取り外しを容易にする接着剤であっ
    て、シリコーン樹脂系の接着剤であることを特徴とする
    請求項2に記載の半導体パッケージング工程の移植性導
    電パターンをもつテープ。
  7. 【請求項7】前記移植性導電パターンは、銅またはこれ
    を含む合金よりなることを特徴とする請求項1に記載の
    半導体パッケージング工程の移植性導電パターンをもつ
    テープ。
  8. 【請求項8】前記移植性導電パターンの第2面には、ワ
    イヤーボンディングできる表面処理が施されたことを特
    徴とする請求項1に記載の半導体パッケージング工程の
    移植性導電パターンをもつテープ。
  9. 【請求項9】前記ワイヤーボンディングできる表面処理
    は、金、銀、ニッケル、パラジウムよりなる一群から選
    ばれたいずれか物質、あるいはこれらのうちいずれか一
    種の物質を含む物質で膜を形成して施されたことを特徴
    とする請求項8に記載の半導体パッケージング工程の移
    植性導電パターンをもつテープ。
  10. 【請求項10】前記移植性導電パターンは、チップの下
    部との接続部分において熱放出板の役目をする移植性導
    電パターンと、外部連結端子との接続のための移植性導
    電パターンとを含むことを特徴とする請求項1に記載の
    半導体パッケージング工程の移植性導電パターンをもつ
    テープ。
  11. 【請求項11】半導体パッケージの内部には含まれず
    に、封合工程まではリードフレームや基板の役目をする
    テープフィルムを用意する工程と、 前記テープフィルム上に移植性導電パターンを形成する
    工程とを具備することを特徴とする半導体パッケージン
    グ工程の移植性導電パターンをもつテープの製造方法。
  12. 【請求項12】前記テープフィルムは、テープ本体と、
    接着物質の取り外しが容易な接着層とよりなることを特
    徴とする請求項11に記載の半導体パッケージング工程
    の移植性導電パターンをもつテープの製造方法。
  13. 【請求項13】前記接着層は、シリコーン樹脂系の接着
    物質であることを特徴とする請求項12に記載の半導体
    パッケージング工程の移植性導電パターンをもつテープ
    の製造方法。
  14. 【請求項14】前記移植性導電パターンを形成する工程
    は、 前記テープフィルムに銅薄板をラミネートする段階と、 前記銅薄板上に第1フォトマスクパターンを形成する段
    階と、 前記第1フォトマスクパターンにより開口された領域に
    ワイヤーボンディングのための表面処理を施す段階と、 前記第1フォトマスクパターンを除去してから第2フォ
    トマスクパターンを形成する段階と、 前記第2フォトマスクパターンを用い、移植性導電パタ
    ーンのみを前記テープフィルム上に残留せしめるエッチ
    ングを行う段階とを具備することを特徴とする請求項1
    1に記載の半導体パッケージング工程の移植性導電パタ
    ーンをもつテープの製造方法。
  15. 【請求項15】前記移植性導電パターンを形成する工程
    は、 前記テープフィルム上に移植性導電パターンをプリンテ
    ィングする段階と、 前記プリンティングされた移植性導電パターン上にワイ
    ヤーボンディングのための表面処理を施す段階とを具備
    することを特徴とする請求項11に記載の半導体パッケ
    ージング工程の移植性導電パターンをもつテープの製造
    方法。
  16. 【請求項16】前記プリンティングのための移植性導電
    パターンは、導電性金属を含む接着物質よりなることを
    特徴とする請求項15に記載の半導体パッケージング工
    程の移植性導電パターンをもつテープの製造方法。
  17. 【請求項17】前記移植性導電パターンを形成する工程
    は、 前記テープフィルム上に、既製の移植性導電パターンを
    摘み入れる段階と、 前記テープフィルムに前記移植性導電パターンをラミネ
    ートする段階とを具備することを特徴とする請求項11
    に記載の半導体パッケージング工程の移植性導電パター
    ンをもつテープの製造方法。
  18. 【請求項18】前記移植性導電パターンは、前記テープ
    フィルムとの接着面と対応する他方の面にワイヤーボン
    ディングのための表面処理が施されたことを特徴とする
    請求項17に記載の半導体パッケージング工程の移植性
    導電パターンをもつテープの製造方法。
  19. 【請求項19】前記テープフィルムに移植性導電パター
    ンをラミネートした後、前記移植性導電パターンの表面
    にワイヤーボンディングのための表面処理を施す段階を
    さらに具備することを特徴とする請求項17に記載の半
    導体パッケージング工程の移植性導電パターンをもつテ
    ープの製造方法。
  20. 【請求項20】前記移植性導電パターンを形成する工程
    は、 前記テープフィルム上に移植性導電パターンのための物
    質膜を蒸着する段階と、 前記物質膜をパターニングする段階とを具備することを
    特徴とする請求項11に記載の半導体パッケージング工
    程の移植性導電パターンをもつテープの製造方法。
  21. 【請求項21】前記蒸着は、化学気相蒸着あるいは物理
    的気相蒸着方式により行われることを特徴とする請求項
    20に記載の半導体パッケージング工程の移植性導電パ
    ターンをもつテープの製造方法。
  22. 【請求項22】前記移植性導電パターンを形成した後、
    前記移植性導電パターンの表面にワイヤーボンディング
    のための表面処理を施す段階をさらに具備することを特
    徴とする請求項20に記載の半導体パッケージング工程
    の移植性導電パターンをもつテープの製造方法。
  23. 【請求項23】前記移植性導電パターンを形成する工程
    は、 前記テープフィルム上に移植性導電パターンの形成のた
    めのシード層を形成する段階と、 前記シード層を用いて電気メッキを行う段階とを具備す
    ることを特徴とする請求項11に記載の半導体パッケー
    ジング工程の移植性導電パターンをもつテープの製造方
    法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011523213A (ja) * 2008-06-04 2011-08-04 ナショナル セミコンダクタ コーポレイション 薄箔を基礎とした半導体パッケージ

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6700185B1 (en) * 1999-11-10 2004-03-02 Hitachi Chemical Co., Ltd. Adhesive film for semiconductor, lead frame and semiconductor device using the same, and method for manufacturing semiconductor device
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
KR100393448B1 (ko) * 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR100369393B1 (ko) * 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
FR2848336B1 (fr) * 2002-12-09 2005-10-28 Commissariat Energie Atomique Procede de realisation d'une structure contrainte destinee a etre dissociee
FR2856844B1 (fr) * 2003-06-24 2006-02-17 Commissariat Energie Atomique Circuit integre sur puce de hautes performances
US7015075B2 (en) * 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
WO2005091353A1 (en) * 2004-02-26 2005-09-29 Infineon Technologies Ag A non-leaded semiconductor package and a method to assemble the same
FR2891281B1 (fr) * 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
CN101601133B (zh) * 2006-10-27 2011-08-10 宇芯(毛里求斯)控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
FR2910179B1 (fr) * 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
EP2104471B1 (de) * 2006-12-22 2017-01-25 Thommen Medical Ag Dentalimplantat und verfahren zu dessen herstellung
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
FR2922359B1 (fr) * 2007-10-12 2009-12-18 Commissariat Energie Atomique Procede de fabrication d'une structure micro-electronique impliquant un collage moleculaire
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US7821112B2 (en) * 2008-03-09 2010-10-26 Powertech Technology Inc Semiconductor device with wire-bonding on multi-zigzag fingers
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US20100084748A1 (en) * 2008-06-04 2010-04-08 National Semiconductor Corporation Thin foil for use in packaging integrated circuits
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8810015B2 (en) * 2009-06-14 2014-08-19 STAT ChipPAC Ltd. Integrated circuit packaging system with high lead count and method of manufacture thereof
FR2947098A1 (fr) * 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
US8377267B2 (en) * 2009-09-30 2013-02-19 National Semiconductor Corporation Foil plating for semiconductor packaging
US8101470B2 (en) 2009-09-30 2012-01-24 National Semiconductor Corporation Foil based semiconductor package
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US8698291B2 (en) 2011-12-15 2014-04-15 Freescale Semiconductor, Inc. Packaged leadless semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US8803302B2 (en) 2012-05-31 2014-08-12 Freescale Semiconductor, Inc. System, method and apparatus for leadless surface mounted semiconductor package
CN104756239B (zh) * 2012-08-08 2018-01-26 马维尔国际贸易有限公司 使用由载体铜箔支撑的薄铜箔制作封装体的方法
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
CN103474406A (zh) * 2013-09-27 2013-12-25 华天科技(西安)有限公司 一种aaqfn框架产品无铜扁平封装件及其制作工艺
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
KR102668526B1 (ko) 2015-10-07 2024-05-24 에이엠에스-오스람 아시아 퍼시픽 피티이. 리미티드 몰드 회로 기판
CN107293523A (zh) * 2016-03-30 2017-10-24 苏州保尔迪瓦电子科技有限公司 一种智能功率模块及其制造方法
CN114678279A (zh) * 2021-01-27 2022-06-28 北京新能源汽车股份有限公司 半导体器件及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5057461A (en) * 1987-03-19 1991-10-15 Texas Instruments Incorporated Method of mounting integrated circuit interconnect leads releasably on film
US5200362A (en) 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH0729927A (ja) * 1993-07-07 1995-01-31 Hitachi Ltd 半導体集積回路装置の製造方法
US5976912A (en) 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
US6001671A (en) 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US5830800A (en) * 1997-04-11 1998-11-03 Compeq Manufacturing Company Ltd. Packaging method for a ball grid array integrated circuit without utilizing a base plate
US6293456B1 (en) * 1997-05-27 2001-09-25 Spheretek, Llc Methods for forming solder balls on substrates
US6245594B1 (en) * 1997-08-05 2001-06-12 Micron Technology, Inc. Methods for forming conductive micro-bumps and recessed contacts for flip-chip technology and method of flip-chip assembly
JP3461720B2 (ja) * 1998-04-20 2003-10-27 松下電器産業株式会社 樹脂封止型半導体装置
DE19846662A1 (de) 1998-10-09 2000-04-20 Siemens Ag Elektronisches Modul, insbesondere Multichipmodul mit einer Mehrlagenverdrahtung und Verfahren zu seiner Herstellung
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
US6247229B1 (en) * 1999-08-25 2001-06-19 Ankor Technology, Inc. Method of forming an integrated circuit device package using a plastic tape as a base
KR100347706B1 (ko) * 2000-08-09 2002-08-09 주식회사 코스타트반도체 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011523213A (ja) * 2008-06-04 2011-08-04 ナショナル セミコンダクタ コーポレイション 薄箔を基礎とした半導体パッケージ

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