KR20020012902A - 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법 - Google Patents

반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법 Download PDF

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Abstract

유기물질로 된 고형의 기판이 반도체 패키지 내부에 남지 않는 새로운 구조의 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및 그 테이프의 제조방법에 관해 개시한다. 본 발명에 의한 이식성 도전패턴을 갖는 테이프는 봉합공정이후에는 반도체 패키지로부터 분리될 수 있고 봉합공정까지는 일반적인 고형의 기판 역할을 하는 테이프 필름과, 그 상부에 부착된 이식성 도전패턴으로 이루어진다. 본 발명에 의한 이식성 도전패턴을 갖는 테이프의 제조방법은, 테이프 필름에 이식성 도전패턴을 라미네이션시켜 포토 리소그라피 공정을 진행하거나, 테이프 필름 위에 이식성 도전패턴을 프린팅하거나, 테이프 필름 위에 완성된 형태의 이식성 도전패턴들을 각각 부착시켜 라미네이션시키거나, 테이프 필름 위에 이식성 도전패턴들을 증착시켜 패터닝하거나, 테이프 필름 위에 시드층을 형성하고 전기도금하는 방법으로 제조할 수 있다.

Description

반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및 그 제조방법{Implantable circuit tapes for implanted semiconductor package and method for manufacturing thereof}
본 발명은 반도체 패키지의 조립에 관한 것으로, 더욱 상세하게는 BGA와 같은 반도체 패키지를 만드는 공정에서 고형의 기판(Rigid Substrate) 대용으로 사용하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및 그 제조방법에 관한 것이다.
최근들어 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리용량은 대용량화를 추구하고 있다. 이에 따라 반도체 패키지에 있어서도, 크기는 작으면서 대용량이고, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다. 이에 따라, 반도체 패키지의 개발 방향은, 종래의 DIP(Dual In-Line) 패키지와 같은 삽입실장형에서, 표면실장형인 TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)로 급속히 전환되고 있다.
상기 표면실장형 패키지중 BGA는 최근 발표되고 있는 칩크기 패키지(CSP: Chip Scale Package)들 중에서 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으면서도 높은 품질과 신뢰도를 얻을 수 있기 때문에 가장 주목을 받고 있는 반도체 패키지이다.
최근 CSP의 개발은 거의 모든 반도체 제조회사마다 개별적으로 이루어지고 있으며, 그 명칭 역시 각각 독특한 이름으로 발표되고 있다. 그러나 이들 패키지의 구조를 살펴보면 매우 비슷한 구조를 갖고 있음을 알 수 있다. BGA 패키지 역시 CSP의 일종으로서, 현재까지 알려진 모든 BGA형 패키지는, 대부분이 반도체 패키지의 몸체가 되는 리드프레임 대신에 폴리이미드 또는 BT 수지(Bismaleimide Triazine resin) 또는 FR-4 등의 고형의 기판(rigid substrate)을 사용하고 있다. 여기서, 상기 FR-4는, 맬라민 합성의 중간체로 생기는 Dicyandiamide라는 폴리머를 경화시켜 만든 수지를 말한다.
상기 고형의 기판은, 폴리이미드와 같은 절연성 기판에 회로패턴들이 전면 및 후면에 서로 유기적으로 패터닝되어 있으며, 상기 절연성 기판과 회로패턴들은 접착력이 우수한 페놀(Phenol) 계열의 양면 접착제 혹은 폴리이미드 계열의 단면 접착제를 이용하여 떨어지지 않도록 매우 견고하게 접착되어 있다. 또한, 고형의기판은 상기 회로패턴들의 유기적인 연결을 위하여 절연성 기판을 뚫어서 형성한 관통홀을 가지고 있으며, 와이어 본딩 및 외부연결단자의 부착을 용이하게 하기 위하여 절연물질로 된 솔더 마스크를 포함하고 있다. 일반적인 BGA 패키지 경우에는 외부연결단자로 리드 대신에 솔더볼 혹은 솔더 범프(solder bump)를 사용한다.
상술한 고형의 기판은 반도체 패키지의 조립 공정이 완료된 후에도 반도체 패키지의 일부로 남아서 존재하기 때문에 반도체 패키지의 크기를 소형화하는데 장애가 되고 있다. 또한, CSP 패키지중에서 진보된 형태의 반도체 패키지인 경우에는, 고형의 기판을 배제하고 반도체 패키지를 조립하는 경우도 드물게 있으나, 이 경우에는 와이어 본딩, 봉합, 외부연결단자의 부착공정에서 많은 어려움이 발생되고 있다.
도 1은 고형의 기판을 리드프레임 대신 사용하는 전형적인 BGA 패키지의 단면도이다. 종래기술에 있어서, BGA 패키지의 제조공정을 중심으로 그 구조를 설명하기로 한다.
도 1을 참조하면, 웨이퍼로부터 개별 칩을 절단(sawing process)하여 BGA 패키지에 들어갈 칩(2)을 준비한다. 이어서 고형의 기판(10)에 에폭시(4)를 이용하여 상기 칩을 접착(die attach process)한다. 상기 칩(2)의 본드패드(미도시)와 고형의 기판(10)에 있는 본드 핑거(bond finger)를 금선(gold wire, 6)으로 연결하는 와이어 본딩 공정(wire bonding process)을 진행한다.
여기서, 상기 고형의 기판(10)에는 회로패턴(12)들이 유기적으로 형성되어 있고, 고형의 기판(10) 전면에 형성된 회로패턴(12)들은 관통홀(16)을 통하여 고형의 기판(10) 후면에 형성된 회로패턴, 예컨대 솔더볼 패드(20)와 서로 연결되어 있다. 또한 회로패턴(12)을 보호하고 외부연결단자인 솔더볼을 용이하게 부착하기 위한 솔더 마스크(14,14')가 고형의 기판(10) 전, 후면에 각각 형성되어 있다. 상기 고형의 기판(10) 내부를 구성하는 절연성 기판(18)은 BT 수지 혹은 폴리이미드와 같은 플라스틱 수지를 재질로 형성한다.
이어서 상기 고형의 기판(2) 전면에 형성된 칩(2), 금선(6)을 외부의 환경 및 외부의 충격으로부터 보호하기 위한 봉합(Encapsulation) 공정을 에폭시 몰드 컴파운드(8)를 이용하여 진행한다. 계속해서 상기 고형의 기판(10) 하부에 있는 솔더볼 패드(20)에 외부연결단자인 솔더볼(22)을 부착한다. 마지막으로 절단(singulation) 공정을 진행하여 단위 BGA 패키지가 스트립 형태로 되어 있는 것을 낱개로 분리한다.
그러나 상술한 종래기술에 의한 반도체 패키징 공정의 고형의 기판은 다음과 같은 해결과제를 가지고 있다.
첫째, 고형의 기판(10) 상하에 형성되는 회로패턴(12, 20) 및 관통홀(16)과 같이, 칩(2)과 외부연결단자(22) 사이에 존재하는 중간연결단자들은 BGA 패키지의 전기적 수행능력을 떨어뜨린다.
둘째, 고형의 기판을 구성하는 절연성 기판(18)이 BGA 패키지의 조립공정을 완료한 후에도 BGA 패키지 내부에 잔존하기 때문에 반도체 패키지의 크기를 소형화하는데 한계가 있었다. 즉 반도체 패키지의 두께를 줄이는데 한계가 있다.
셋째, 상기 회로패턴(12)들의 절연을 확보하기 위해 솔더마스크(14, 14')를형성해야 하는 공정을 진행하기 때문에 공정이 복잡해지는 문제가 있었다.
넷째, 고형의 기판(10)은 매우 정교한 구조이며, 제조하는 공정이 매우 어렵고, 가격이 고가이기 때문에, BGA 패키지를 조립할 때, 고가의 원자재로 인해 제조원가가 높아지는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는 고형의 기판을 대신하여 사용할 수 있고 반도체 패키지의 조립이 끝난 후에는 반도체 패키지 내부에 남아있지 않는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 제공하는데 있다.
도 1은 고형의 기판을 리드프레임 대신 사용하는 전형적인 BGA 패키지의 단면도이다.
도 2는 본 발명에 따라서 고형의 기판 대신에 이식성 도전패턴을 갖는 테이프를 사용하는 BGA 패키지의 단면도이다.
도 3은 본 발명에 의한 이식성 도전패턴을 갖는 테이프를 사용하는 반도체 패키지의 공정흐름도이다.
도 4 및 도 5는 본 발명에 의한 이식성 도전패턴을 갖는 테이프의 평면도이다.
도 6 및 도 7은 본 발명에 의한 이식성 도전패턴을 갖는 테이프에서 이식성 도전패턴의 형태를 변화시킨 평면도이다.
도 8은 본 발명에 의한 이식성 도전패턴을 갖는 테이프의 부분 단면도이다.
도 9 내지 도 13은 본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 설명하기 위한 공정흐름도들이다.
도 14 내지 도 16은 스트립 상태의 이식성 도전패턴을 갖는 테이프의 구조를설명하기 위한 평면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 칩, 102: 에폭시,
104: 금선(gold wire), 104: 에폭시 몰드 컴파운드,
110: 테이프 필름, 112: 이식성 도전패턴,
114: 방열판용 이식성 도전패턴. 130: 테이프 본체,
132: 접착층, 140: 도전패턴 본체,
142: 표면처리층, 150: 테이프 스트립,
154: 캐리어, 156: 캐리어 이동을 위한 구멍,
152: 이식성 도전패턴이 스트립 형태로 형성되는 위치,
상기 기술적 과제를 달성하기 위하여 본 발명은, ① 반도체 패키지의 제조공정 중에서 봉합공정(Encapsulation) 이후에 반도체 패키지로부터 분리될 수 있고, 봉합공정까지 리드프레임이나 기판(Substrate)의 역할을 수행하는 테이프 필름과, ② 상기 테이프 필름 위에 부착되고, 상기 테이프 필름과 부착되는 제1 면은 반도체 패키지의 외부연결단자가 연결되고, 상기 제1 면과 대응하는 제2면은 와이어 본딩이 수행됨과 동시에 상기 테이프 필름이 분리된 후에는 에폭시 몰드 컴파운드의 표면에 부착되는 구조의 상기 제1면과 제2면을 갖는 이식성 도전패턴들을 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 테이프 필름은 하부에 있는 테이프 본체와 상기 테이프 본체 위에는 접착층으로 구성된 것이 적합하며, 상기 이식성 도전패턴은 그 상부인 제2면에 표면처리층이 더 형성된 것이 적합하다.
바람직하게는, 상기 테이프 필름은 반도체 패키지의 제조과정에서 열, 압력 및 화학물에 의해 반응하거나 변형되지 않는 재질로서 종이, 폴리머, 금속중에 선택된 어느 하나, 혹은 종이, 폴리머, 금속중에서 어느 하나를 포함하는 혼합물질을 사용하여 형성할 수 있다.
상기 접착층은 이식성 도전패턴과 테이프 필름의 분리를 용이하게 하는 특징을 지닌 접착제로서, 일 예로 실리콘 수지 계열(silicone resin base)의 접착제를 사용할 수 있다.
상기 이식성 도전패턴은 구리 혹은 구리를 포함하는 합금인 것이 적합하며, 상기 표면처리층은 와이어 본딩이 가능한 물질층인 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 패키지의 내부에는 포함되지 않으면서 봉합공정 이전까지 리드프레임이나 기판의 역할을 수행하는 테이프 필름을 준비하는 공정과, 상기 테이프 필름 위에 이식성 도전패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 제공한다.
상기 테이프 필름은 테이프 본체와, 접착층으로 이루어진 테이프 필름을 사용하는 것이 적합하고, 접착층은 실리콘 수지 계열의 접착물질을 사용하는 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 이식성 도전패턴을 형성하는 공정은, 상기 테이프 필름에 구리박판(copper foil)을 라미네이팅하는 단계와, 상기 구리박판이 라미네이팅된 테이프 필름에 제1 포토마스크 패턴을 형성하는 단계와, 상기 제1 포토마스크 패턴에 의해 개구된 영역에 와이어 본딩을 위한 표면처리를 하는 단계와, 상기 제1 포토마스크 패턴을 제거하고 제2 포토마스크 패턴을 형성하는 단계와, 상기 제2 포토마스크 패턴을 이용하여 이식성 도전패턴들만 상기 테이프 필름 위에 남도록 식각하는 단계를 구비하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 이식성 도전패턴을 형성하는 공정은, 상기 테이프 필름 위에 이식성 도전패턴을 프린팅하는 단계와, 상기 프린팅된 이식성 도전패턴 위에 와이어 본딩을 위한 표면처리를 하는 단계를 구비하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 이식성 도전패턴을 형성하는 공정은, 상기 테이프 필름 위에 외부에서 이미 만들어져 있는 이식성 도전패턴들은 집어서 위치시키는 단계와, 상기 테이프 필름과 상기 이식성 도전패턴들을 라미네이팅하는 단계를 구비하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 이식성 도전패턴을 형성하는 공정은, 상기 테이프 필름 위에 이식성 도전패턴을 증착(deposition)하는 단계와, 상기 증착된 이식성 도전패턴을 패터닝하는 단계를 구비하는 것이 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 이식성 도전패턴을 형성하는 공정은, 상기 테이프 필름 위에 도전성 이식패턴 형성을 위한 시드층(seedlayer)을 형성하는 단계와, 상기 시드층을 이용하여 전기도금을 진행하는 단계를 구비하는 것이 적합하다.
본 발명에 따르면, 고형의 기판 대신에 이식성 도전패턴을 갖는 테이프를 사용함으로써 반도체 패키지의 전기적 수행능력을 개선할 수 있고, 반도체 패키지의 두께를 얇게 할 수 있고, 높은 가격의 고형의 기판을 사용하지 않음으로써 제조원가를 낮출 수 있고, 공정을 용이하게 함과 동시에 단순화할 수 있고, 열방출 통로를 짧게 함으로써 열방출 특성을 개선할 수 있고, 전기회로를 짧게 유지할 수 있어서 전기적 특성을 개선시키며, 반도체 패키지 내부의 고형의 기판에서 열팽창 계수의 차이로 인해 발생되었던 스트레스 문제를 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 명세서에서 말하는 반도체 패키지는 가장 넓은 의미로 사용하고 있으며 BGA와 같은 특정 패키지를 한정하는 것이 아니다. 또한, 이식성 도전패턴을 갖는 테이프 역시 특정한 형상만을 한정하는 의미가 아니다.
본 발명은 그 정신 및 필수의 특징을 다른 방식으로 실시할 수 있다. 예를 들면, 아래의 바람직한 실시예에 있어서는 접착층의 재질이 실리콘 계열의 접착제이지만, 이는 반도체 패키지 조립 공정을 수행하는 동안에 열 및 화학적 반응으로 변형되지 않으며, 쉽게 테이프 본체로부터 이식성 도전패턴들을 떼어낼 수 있는 재질이면 어떤 재질이든지 가능하다. 또한, 테이프 본체로 폴리이미드를 사용하였으나, 테이프 본체 역시 반도체 패키지 조립 공정을 수행하는 동안에 열 및 화학적으로 변형되지 않는 재질이면 다른 재질로 치환하는 것이 가능하다. 그리고, 이식성 도전패턴의 제2면에는 표면처리층이 형성되어 있으나 이식성 도전패턴에 표면처리층을 형성하지 않고도 와이어 본딩이 가능하다면 형성하지 않을 수도 있다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 적용방법.
본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프는 그 적용방법이 기존의 고형의 기판과는 완전히 다른 방식으로 반도체 패키지 조립공정에 응용된다. 따라서, 도 2 및 도 3을 참조하여 그 적용방법을 먼저 설명하기로 한다.
도 2는 본 발명에 따라서 고형의 기판 대신에 이식성 도전패턴을 갖는 테이프를 사용하는 BGA 패키지의 단면도이고, 도 3은 본 발명에 의한 이식성 도전패턴을 갖는 테이프를 사용하는 반도체 패키지의 공정흐름도이다.
반도체 패키지의 조립공정을 중심으로 본 발명에 의한 반도체 패키지, 예컨대 BGA 패키지의 구조를 설명하면, 이식성 도전패턴(112)이 상부에 형성되어 있는 테이프 필름(110)에 에폭시(102)를 이용하여 칩(100)을 부착하는 다이 어테치(Die Attach) 공정을 수행한다. 상기 이식성 도전패턴(112)은 열방출판의 기능을 수행하는 이식성 도전패턴(114)과, 외부연결단자 연결을 위한 이식성 도전패턴(112)으로 이루어져 있다.
상기 칩(100)의 본드패드(미도시)와 상기 이식성 도전패턴(112, 114)을 금선(106)으로 서로 연결하는 와이어 본딩 공정을 진행한다. 이때 이식성 도전패턴(112, 114)의 제2면, 즉 테이프 필름(110)에 부착되는 제1면과 대향되는 제2면에는, 와이어 본딩을 위한 표면처리가 되어 있는 것이 적합하다. 이러한 표면처리는 금, 은, 팔라듐의 단일층 혹은 이를 포함하는 혼합물질을 이용하여 표면처리층을 형성하는 것으로서, 와이어 본딩을 용이하게 하기 위한 처리를 의미한다.
상기 와이어 본딩이 완료된 상태의 반도체 패키지를 에폭시 몰드 컴파운드(104)를 이용하여 봉합(Encapsulation)한다. 이때, 이식성 도전패턴(112, 114)의 제2면은 에폭시 몰드 컴파운드에 접착이 된다. 그러나 테이프 필름(110)에는 떼어내는 것이 용이한 접착층(도8의 132)이 포함되어 있기 때문에 봉합공정이 끝난 후에는 테이프 필름(110)을 화살표 방향으로 떼어내어 반도체 패키지로부터 제거할 수 있다.
이에 따라, 상기 랜드형(land type)의 이식성 도전패턴(112, 114)의 제1면이 외부로 노출된다. 이러한 제1면에는 외부연결단자인 솔더볼을 부착할 수 있다. 일반적으로 반도체 패키지의 조립은 낱개로 이루어지지 않고 스트립 단위로 이루어지기 때문에 스트립에 형성된 BGA 패키지를 낱개로 분리하는 싱귤레이션 공정을 마지막으로 진행한다.
따라서, 본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프는 봉합공정까지는 고형의 기판 역할을 수행한 후, 그 이후에는 제거가 가능하기 때문에 기존에 사용되는 고형의 기판과는 완전히 다른 개념으로 반도체 패키지의조립공정에 응용됨을 알 수 있다.
본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 구조
도 4 및 도 5는 본 발명에 의한 이식성 도전패턴을 갖는 테이프의 평면도이다.
도 4를 참조하면, 본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프는 테이프 필름(110)과, 이식성 도전패턴들(112A)로 구성된다. 상기 테이프 필름의 특징은 다이 어테치공정, 와이어 본딩공정 및 봉합공정에서는 기존에 사용되었던 고형의 기판 역할을 대신하고, 봉합공정 이후에는 반도체 패키지로부터 분리되는 것이다. 이를 위하여 테이프 필름(110)의 표면에는 떼어내는 것이 용이한 접착층(미도시)을 포함한다. 이러한 접착층은 기존의 고형의 기판에 사용되었던 페놀이나, 폴리이미드 계열의 접착제와는 개념이 다른 접착층이다. 기존에는 회로패턴들이 절연성 기판으로부터 떨어지는 것을 방지하기 위하여 강력한 접착력을 갖도록 만들어 졌으나, 본 발명에 의한 접착층은 쉽게 떼어내는 것이 가능하고 접착층의 잔류물이 남지않는 실리콘(Silicone) 계열의 재질을 사용한다.
또한, 원형의 이식성 도전패턴(112A)들은 상기 테이프 필름(110)과 접착되는 제1면에서 외부연결단자가 부착될 수 있고, 제2면에서는 와이어 본딩이 되는 일반적인 역할을 수행하면서, 동시에 기존의 고형의 기판에 존재했던 회로패턴을 갖지 않고 랜드형(land type)의 이식성 도전패턴만을 갖고, 칩의 본드패드와 외부연결단자 사이에 중간연결단자의 역할을 수행하였던 관통홀과 같은 구조를 필요로 하지않는다.
도면에서 참조부호 126은 칩이 접착되는 영역이다. 이때, 열방출 통로로 사용되는 이식성 도전패턴들은 외부연결단자 연결을 위한 원형의 이식성 도전패턴(112A)과 동일한 구조를 갖는다.
도 5를 참조하면, 상기 도4에서는 열방출 통로를 사용되는 이식성 도전패턴들을 외부연결단자 연결을 위한 원형의 이식성 도전패턴(112A)과 동일한 구조로 형성하였으나, 본 실시예에서는 열방출용 이식성 도전패턴(114)을 한 개로 만들고, 열방출용 이식성 도전패턴(114)의 크기를 증대시켜 외부연결단자 연결을 위한 이식성 도전패턴(112A)와 다른 형태로 형성함으로써, 열방출 특성을 개선한 경우이다. 따라서 칩이 접착되는 영역(126)에서 칩의 후면과 열방출용 이식성 도전패턴(114)의 접촉면적이 커져서 칩에서 방출되는 열을 효과적으로 반도체 패키지 외부로 방출할 수 있게 된다.
도 6 및 도 7은 본 발명에 의한 이식성 도전패턴을 갖는 테이프에서 이식성 도전패턴의 형태를 변화시킨 평면도이다.
도 6 및 도 7을 참조하면, 도 4 및 도 5에서는 외부연결단자 연결용 이식성 도전패턴의 형태를 원형으로 형성하였으나, 본 도면에서는 외부연결단자 연결용 이식성 도전패턴(112B)의 모양을 네모꼴로 변형시킨 경우이다. 따라서, 상기 이식성 도전패턴(112B)의 모양은 와이어 본딩 및 외부연결단자 부착에 지장이 없는 범위 내에서 어떠한 형태로든 변형하여도 무방하다. 또한, 도 4 내지 도 7에서 한 개의 반도체 패키지를 조립하기 위한 이식성 도전패턴을 갖는 테이프를 도시하였으나,실제 공정에 사용되는 이식성 도전패턴을 갖는 테이프의 형상은 복수개의 반도체 패키지의 조립이 용이하도록 복수의 열(row)과 행(column)을 갖는 스트립의 형태로 만들어진다. 이러한 스트립의 형태는 상기 스트립을 사용하는 반도체 패키지 제조회사의 장비에 적합하도록 여러 형태로 변경이 가능함은 당연하다.
도 8은 본 발명에 의한 반도체 패키지 제조공정에 사용되는 이식성 도전패턴을 갖는 테이프의 부분 단면도이다.
도 8을 참조하면, 본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 구조는 테이프 필름(110)과, 이식성 도전패턴(112 혹은 114)으로 구성된다. 상기 테이프 필름(110)은 다시 테이프 본체(130)와 접착층(132)으로 이루어진다.
상기 테이프 본체(130)는 반도체 패키지의 조립공정에서 열 및 화학적으로 내성이 있는 물질로서 변형되지 않고 봉합공정까지 기존의 리드프레임이나, 고형의 기판 역할을 할 수 있는 물질이면, 이떠한 재질이라도 가능하다. 이러한 재질로는 종이, 폴리머, 금속등의 단일물질을 재질로 할 수도 있으며, 필요하다면, 이들중 하나를 포함하는 혼합물질을 재질로 사용할 수도 있다. 대표적인 물질로는 폴리머중 폴리이미드 필름은 -296℃∼400℃의 온도 범위에서 물리적, 전기적 그리고 기계적인 특성을 유지할 뿐만 아니라, 훌륭한 내화학적 특성을 갖기 때문에 상기 테이프 본체(130)로 사용이 가능하다. 그러나, 폴리이미드 필름이 아니더라도, 반도체 패키지의 조립공정에서 변형이 되지 않는 물질이라면 얼마든지 대체가 가능하다.
상기 접착층(132)은 봉합공정 이후의 조립공정에서 쉽게 에폭시 몰드 컴파운드로 봉합된 반도체 패키지로부터 떼어져야 하기 때문에 접착력이 우수한 재질보다는 반도체 패키지의 조립공정에서 쉽게 변형되지 않으면서, 쉽게 떨어져야 하는 특성을 지닌 접착층이라면 어떤 물질이든 가능하다. 이러한 접착층(132)의 재질로는 여러 가지가 있을 수 있으나, 대표적인 것으로는 실리콘 계열(Silicone base) 접착물질을 일 예로 들 수 있다.
또한, 상기 이식성 도전패턴(114)에서, 테이프 필름(110)과 접착되는 제1면과 대향하는 도전패턴 본체(140)의 제2면에는 표면처리층(142)이 형성되어 있다. 이러한 표면처리층(142)의 역할은 도전패턴 본체(140) 표면에 와이어 본딩이 가능하도록 하는 것이다. 따라서, 표면처리층(142)을 형성하는 재질로는 금, 은 및 팔라듐중에 어느 하나를 이용하거나, 적어도 이들중에서 하나를 포함하는 혼합물질을 재질로 사용할 수 있다. 표면처리층(142)을 형성하지 않고도 와이어 본딩이 가능하다면 상기 표면처리층은 형성하지 않아도 무방하다.
본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
도 9 내지 도 13은 본 발명에 의한 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 설명하기 위한 공정흐름도들이다.
제1 실시예
도 9는 본 발명의 제1 실시예에 의하여 상기 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 9를 참조하면, 봉합공정 이후에 에폭시 몰드 컴파운드로 봉합된 반도체패키지로부터 쉽게 떨어지는 것이 가능한 접착층을 포함하는 테이프 필름을 준비한다. 이어서, 상기 테이프 필름에 이식성 도전패턴 본체로 사용되는 구리박판(Copper foil)을 라미네이팅한다. 상기 구리박판 위에 이식성 도전패턴의 형상과 동일한 영역이 노출되는 제1 포토마스크 패턴을 형성한다. 상기 노출된 영역에 표면처리를 진행하여 와이어 본딩을 가능하게 하는 표면처리층을 형성한다. 이어서, 상기 제1 포토마스크 패턴을 제거한다. 이어서, 상기 구리박판에서 이식성 도전패턴의 형상을 제외한 나머지 부분을 노출하는 제2 포토마스크 패턴을 형성한다. 상기 제2 포토마스크 패턴을 식각 마스크로 식각을 진행하여 랜드형 이식성 도전패턴을 형성한다.
제2 실시예
도 10은 본 발명의 제2 실시예에 의하여 상기 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 10을 참조하면, 봉합공정 이후에 에폭시 몰드 컴파운드로 봉합된 반도체 패키지로부터 쉽게 떨어지는 것이 가능한 접착층을 포함하는 테이프 필름을 준비한다. 이어서, 상기 테이프 필름에 전도성 금속을 포함하는 접착물질(conductive metal paste)로 이식성 도전패턴을 프린팅한다. 상기 전도성 물질을 포함하는 접착물질 내에 포함된 휘발성 용제를 큐어링을 통해 제거한다. 마지막으로 상기 프린팅된 이식성 도전패턴 위에 와이어 본딩을 위한 표면처리를 진행한다.
제3 실시예
도 11은 본 발명의 제3 실시예에 의하여 상기 반도체 패키징 공정의 이식성도전패턴을 갖는 테이프의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 11을 참조하면, 봉합공정 이후에 에폭시 몰드 컴파운드로 봉합된 반도체 패키지로부터 쉽게 떨어지는 것이 가능한 접착층을 포함하는 테이프 필름을 준비한다. 본 실시예에서는 다른 실시예와는 달리 이식성 도전패턴을 상기 테이프 필름 위에서 만들지 않고, 외부에서 만든다. 예를들면, 프레스 기계에서 스탬핑(stamping) 방식으로 개개의 이식성 도전패턴을 먼저 준비한다. 그 후 상기 이식성 도전패턴들을 집어서 놓는 방식의 기계(pick and place machine)를 이용하여 상기 테이프 필름 위에 놓는다. 상기 이식성 도전패턴을 놓는 작업이 완료되면, 상기 테이프 필름과 상기 외부에서 만들어진 이식성 도전패턴들을 라미네이팅한다. 그 후 상기 라미네이팅이 끝난 이식성 도전패턴의 제2면에 표면처리를 진행한다. 여기서 만약 외부에서 만들어진 이식성 도전패턴의 제2면에 이미 표면처리가 되어 있다면 상기 표면처리 공정을 생략할 수 있다.
제4 실시예
도 12는 본 발명의 제4 실시예에 의하여 상기 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 12를 참조하면, 봉합공정 이후에 에폭시 몰드 컴파운드로 봉합된 반도체 패키지로부터 쉽게 떨어지는 것이 가능한 접착층을 포함하는 테이프 필름을 준비한다. 일반적인 반도체 칩을 만들 때 사용되는 공정인 화학기상증착(CVD: Chemical Vapor Deposition) 혹은 물리적 기상 증착(PVD: Physical Vapor Deposition) 방식을 이용하여 상기 테이프 필름 위에 도전패턴 본체로 사용되는 박막을 증착하고,이를 패터닝한다. 이때, 박막을 증착하고 패터닝하는 방법은 많은 변형이 가능하다. 마지막으로 증착 및 패터닝으로 형성된 이식성 도전패턴 위에 표면처리를 진행한다.
제5 실시예
도 13은 본 발명의 제4 실시예에 의하여 상기 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법을 설명하기 위해 도시한 공정흐름도이다.
도 13을 참조하면, 봉합공정 이후에 에폭시 몰드 컴파운드로 봉합된 반도체 패키지로부터 쉽게 떨어지는 것이 가능한 접착층을 포함하는 테이프 필름을 준비한다. 이어서 칩을 만들 때 사용하는 포토 리소그라피 공정을 이용하여 상기 테이프 필름 위에 이식성 도전패턴 형성을 위한 시드층(seed layer)을 먼저 형성한다. 이어서 상기 시드층이 형성된 테이프 필름에 전기도금 공정을 진행하여 상기 시드층을 키워서 이식성 도전패턴을 형성한다. 마지막으로, 상기 전기도금 방식으로 형성된 이식성 도전패턴에 와이어 본딩을 위한 표면처리를 진행한다.
스트립 상태의 이식성 도전패턴을 갖는 테이프의 구조
도 14 내지 도 16은 스트립 상태의 이식성 도전패턴을 갖는 테이프의 구조를 설명하기 위한 평면도이다.
상술한 본 발명에 의한 이식성 도전패턴을 갖는 테이프는 스트립 상태로 반도체 패키지의 조립공정에 사용되며, 생산자의 장비상태에 맞게 여러 가지 형태의 스트립으로 구현이 가능하나, 첨부된 도14 내지 도 16을 참조하여 그 일 예를 설명하기로 한다.
도 14는 본 발명에 의한 이식성 도전패턴을 갖는 테이프의 스트립 형태를 개략적으로 설명하기 위한 평면도이다.
도 14를 참조하면, 금속이나 플라스틱 폴리머 재질로 이루어지며, CSP 반도체 패키지의 제조공정에서 이동을 위한 수단으로 사용되는 캐리어(carrier, 154)에 본 발명에 의한 이식성 도전패턴을 갖는 테이프 스트립(150)이 4개의 지점에 형성된 것을 보여준다. 여기서 참조부호 110은 테이프 필름을 가리키고, 152는 이식성 도전패턴이 스트립 형태로 형성되는 위치를 가리킨다. 또한 참조부호 156은 캐리어(154)의 이동을 위한 구멍을 각각 가리킨다.
도 15는 도 14에 나타난 4개의 테이프 스트립(150)중 하나의 모양을 보여주기 위한 평면도이다.
도 15를 참조하면, 한 개의 테이프 스트립(150)에는 가로, 세로 5개씩 총 25개의 반도체 패키지가 형성될 수 있는 이식성 도전패턴(112)들이 형성되어 있음을 알 수 있다. 도면에서 참조부호 160은 싱귤레이션 공정에서 절단 칼날(cutting saw blade)이 지나가는 위치를 가리킨다.
도 16은 상기 도 15에서 E부분에 대한 확대한 평면도이다.
도 16을 참조하면, 한 개의 반도체 패키지를 위한 이식성 도전패턴(112)이 복수개 형성되어 있으며, 이러한 이식성 도전패턴의 형상은 상술한 실시예와 같이 다양한 방법으로 변형이 가능하다. 또한 4개의 도전패턴을 확대 도시한 상부 도면(G)에서 나타나듯이 표면처리층(142)은 이식성 도전패턴(112)의 전면에 형성하지 않고 와이어 본딩이 될 수 있는 정도의 면적으로만 형성할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 고형의 기판 대신에 이식성 도전패턴을 갖는 테이프를 사용함으로써 다음과 같은 효과를 반도체 패키지 및 테이프에서 얻을 수 있다.
첫째, 반도체 패키지 내부에서 관통홀과 회로패턴과 같은 중간연결단자를 사용하지 않아도 되기 때문에 반도체 패키지의 전기적 수행능력을 개선할 수 있다.
둘째, 본 발명에 의한 이식성 도전패턴을 갖는 테이프는 조립공정이 끝난 후에도 반도체 패키지 내부에 남지 않기 때문에 반도체 패키지의 두께를 얇게 할 수 있다.
셋째, 기존의 사용되던 높은 가격의 고형의 기판을 사용하지 않음으로써 반도체 패키지 조립공정의 제조원가를 낮출 수 있다.
넷째, 관통홀이나 솔더 마스크를 형성하는 공정을 진행하지 않아도 되기 때문에 테이프 제조공정을 단순화할 수 있다.
다섯째, 열방출용 이식성 도전패턴을 이용하여 열방출 통로를 짧게 함으로써 반도체 패키지의 열방출 특성을 개선할 수 있다.
여섯째, 반도체 패키지 내부에 고형의 기판이 포함됨으로써 주변에 존재하던 다른 물질과 열팽창 계수의 차이로 인해 반도체 패키지 내부에는 많은 스트레스가 발생하였다. 그러나 본 발명에서는 고형의 기판이 반도체 패키지 내부에 포함되지않음으로써 이러한 문제를 해결할 수 있다.
일곱째, 종래에는 싱귤레이션 공정에서, 고형의 기판이 다층인 경우 반도체 패키지를 낱개로 분리하는 위해 소잉(sawing)을 할 때 크랙(crack) 혹은 리프팅(lifting)과 같은 공정 불량이 야기되었다. 그러나 본 발명에 의한 이식성 도전패턴을 갖는 테이프를 사용하면, 소잉이 되는 영역에는 에폭시 몰딩부분만 있기 때문에 상술한 공정 불량의 발생을 억제할 수 있고, 용이한 절단이 가능하기 때문에 생산성을 개선할 수 있다. 이에 따라 싱귤레이션 공정에 사용되는 절단 칼(saw blade)의 소모량을 줄일 수 있다.
여덟째, 몰드의 구조에 따라 절단(saw)이나 싱귤레이션 공정을 생략할 수 있다.

Claims (23)

  1. 반도체 패키지의 제조공정 중에서 봉합공정(Encapsulation) 이후에 반도체 패키지로부터 분리될 수 있고, 봉합공정까지 리드프레임이나 기판(Substrate)의 역할을 수행하는 테이프 필름; 및
    상기 테이프 필름 위에 부착되고, 상기 테이프 필름과 부착되는 제1 면은 반도체 패키지의 외부연결단자가 연결되고, 상기 제1 면과 대응하는 제2면은 와이어 본딩이 수행됨과 동시에 상기 테이프 필름이 분리된 후에는 에폭시 몰드 컴파운드의 표면에 부착되는 구조의 상기 제1면과 제2면을 갖는 이식성 도전패턴들을 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  2. 제1항에 있어서,
    상기 테이프 필름은 하부에 있는 테이프 본체와 상기 테이프 본체 상부에는 접착층으로 구성된 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  3. 제1항에 있어서,
    상기 테이프 필름은 반도체 패키지의 제조과정에서 열, 압력 및 화학물에 의해 반응하거나 변형되지 않는 재질인 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  4. 제2항에 있어서,
    상기 테이프 본체는 폴리머, 종이, 금속중에서 선택된 하나의 물질이거나, 상기 폴리머, 종이, 금속중 적어도 하나를 포함하는 혼합물질인 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  5. 제4항에 있어서,
    상기 폴리머는 폴리이미드(polyimid)인 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  6. 제2항에 있어서,
    상기 접착층은 이식성 도전패턴과 테이프 필름의 분리를 용이하게 하는 접착제로서 실리콘 수지 계열(silicone resin base)의 접착제인 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  7. 제1항에 있어서,
    상기 이식성 도전패턴들은 구리를 재질로 하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  8. 제1항에 있어서,
    상기 이식성 도전패턴들의 제2면은 와이어 본딩을 할 수 있는 표면처리가 된 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  9. 제8항에 있어서,
    상기 와이어 본딩을 할 수 있는 표면처리는 금, 은, 니켈, 팔라듐중에서 선택된 어느 하나의 막질 혹은 이중에서 선택된 하나의 물질을 포함하는 막질이 형성되어 있는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  10. 제1항에 있어서,
    상기 이식성 도전패턴들은 칩의 하부와 연결되는 부분에서 열방출판(heat sink)의 역할을 수행하는 이식성 도전패턴과, 외부연결단자 연결을 위한 도전성 이식패턴을 포함하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  11. 반도체 패키지의 내부에는 포함되지 않으면서 봉합공정 이전까지 리드프레임이나 기판의 역할을 수행하는 테이프 필름을 준비하는 공정; 및
    상기 테이프 필름 위에 이식성 도전패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  12. 제11항에 있어서,
    상기 테이프 필름은 테이프 본체와, 접착된 물질을 떼어내는 것이 용이한 접착층으로 이루어진 테이프 필름을 사용하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  13. 제12항에 있어서,
    상기 접착층은 실리콘 수지 계열의 접착물질을 사용하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프.
  14. 제11항에 있어서,
    상기 도전성 이식패턴을 형성하는 공정은,
    상기 테이프 필름에 구리박판(copper foil)을 라미네이팅하는 단계;
    상기 구리박판이 라미네이팅된 테이프 필름에 제1 포토마스크 패턴을 형성하는 단계;
    상기 제1 포토마스크 패턴에 의해 개구된 영역에 와이어 본딩을 위한 표면처리를 하는 단계;
    상기 제1 포토마스크 패턴을 제거하고 제2 포토마스크 패턴을 형성하는 단계; 및
    상기 제2 포토마스크 패턴을 이용하여 이식성 도전패턴들만 상기 테이프 필름 위에 남도록 식각하는 단계를 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  15. 제11항에 있어서,
    상기 도전성 이식패턴을 형성하는 공정은,
    상기 테이프 필름 위에 이식성 도전패턴을 프린팅하는 단계; 및
    상기 프린팅된 이식성 도전패턴 위에 와이어 본딩을 위한 표면처리를 하는 단계를 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  16. 제15항에 있어서,
    상기 프린팅을 위한 이식성 도전패턴은 전도성 금속을 포함하는 접착물질(conductive metal paste)을 사용하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  17. 제11항에 있어서,
    상기 도전성 이식패턴을 형성하는 공정은,
    상기 테이프 필름 위에 외부에서 이미 만들어져 있는 이식성 도전패턴들은 집어서 위치시키는 단계; 및
    상기 테이프 필름과 상기 이식성 도전패턴들을 라미네이팅하는 단계를 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  18. 제17항에 있어서,
    상기 이식성 도전패턴들은 상기 테이프 필름과 접착되는 면과 대응하는 타면에 와이어 본딩을 위한 표면처리가 된 것을 사용하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  19. 제17항에 있어서,
    상기 이식성 도전패턴과 테이프 필름을 라미네이팅한 후, 상기 이식성 도전패턴 표면에 와이어 본딩을 위한 표면처리를 진행하는 공정을 더 진행하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  20. 제11항에 있어서,
    상기 도전성 이식패턴을 형성하는 공정은,
    상기 테이프 필름 위에 이식성 도전패턴을 증착(deposition)하고 패터닝하는 방식으로 형성하는 단계인 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  21. 제20항에 있어서,
    상기 증착은 화학기상증착(CVD) 혹은 물리적 기상 증착(PVD) 방식을 이용하여 형성하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  22. 제20항에 있어서,
    상기 이식성 도전패턴을 형성한 후, 상기 이식성 도전패턴 표면에 와이어 본딩을 위한 표면처리를 하는 공정을 더 진행하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
  23. 제11항에 있어서,
    상기 도전성 이식패턴을 형성하는 단계는,
    상기 테이프 필름 위에 도전성 이식패턴 형성을 위한 시드층(seed layer)을 형성하는 공정; 및
    상기 시드층을 이용하여 전기도금을 진행하는 공정을 구비하는 것을 특징으로 하는 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프의 제조방법.
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