JPH11224912A - 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ - Google Patents
半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジInfo
- Publication number
- JPH11224912A JPH11224912A JP10023721A JP2372198A JPH11224912A JP H11224912 A JPH11224912 A JP H11224912A JP 10023721 A JP10023721 A JP 10023721A JP 2372198 A JP2372198 A JP 2372198A JP H11224912 A JPH11224912 A JP H11224912A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- adhesive
- semiconductor package
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Adhesive Tapes (AREA)
- Adhesives Or Adhesive Processes (AREA)
Abstract
ケージクラック特性を有し、かつ耐温度サイクル特性に
も優れた半導体パッケージを提供する。 【解決手段】 ポリイミド接着剤をポリイミドフィルム
の両面に塗布したポリイミドボンディングシート1に、
アウター接続部3及びベントホール11をドリル加工で
形成する。銅箔を接着後、インナー接続部及び展開配線
2を形成する(図1a)。支持基板の半導体チップ搭載
領域に、第1のダイボンドフィルム4と第2のダイボン
ドフィルム6をラミネートしたフィルム状接着剤を接着
する(図1b)。フィルム状接着剤上に半導体チップ8
を接着する。フィルム状接着剤とボンディングシート間
に貫通穴とつながった空隙が形成される。チップ電極と
インナー接続部を電気的に接続する(図1c)。トラン
スファモールド金型に装填し、半導体封止用エポキシ樹
脂9を用いて封止する(図1d)。アウター接続部には
んだボール10を配置し溶融させ(図1e)、パンチに
より個々のパッケージに分離し半導体パッケージとする
(図1f)。
Description
用チップ支持基板に関する。
力端子数が増加している。従って、多くの入出力端子数
を有する半導体パッケージが必要になった。一般に、入
出力端子はパッケージの周辺に一列配置するタイプと、
周辺だけでなく内部まで多列に配置するタイプがある。
前者は、QFP(Quad Flat Packag
e)が代表的である。これを多端子化する場合は、端子
ピッチを縮小することが必要であるが、0.5mmピッ
チ以下の領域では、配線板との接続に高度な技術が必要
になる。後者のアレイタイプは比較的大きなピッチで端
子配列が可能なため、多ピン化に適している。従来、ア
レイタイプは接続ピンを有するPGA(Pin Gri
d Array)が一般的であるが、配線板との接続は
挿入型となり、表面実装には適していない。このため、
表面実装可能なBGA(Ball Grid Arra
y)と称するパッケージが開発されている。
ージサイズの更なる小型化の要求が強くなってきた。こ
の小型化に対応するものとして、半導体チップとほぼ同
等サイズの、いわゆるチップサイズパッケージ(CS
P; Chip Size Package)が提案さ
れている。これは、半導体チップの周辺部でなく、実装
領域内に外部配線基板との接続部を有するパッケージで
ある。具体例としては、バンプ付きポリイミドフィルム
を半導体チップの表面に接着し、チップと金リード線に
より電気的接続を図った後、エポキシ樹脂などをポッテ
ィングして封止したもの(NIKKEI MATERI
ALS & TECHNOLOGY 94.4,No.
140,p18−19)や、仮基板上に半導体チップ及
び外部配線基板との接続部に相当する位置に金属バンプ
を形成し、半導体チップをフェースダウンボンディング
後、仮基板上でトランスファーモールドしたもの(Sm
allest Flip−Chip−Like Pac
kage CSP; TheSecond VLSI
Packaging Workshop of Jap
an,p46−50,1994)などがある。
案されている半導体パッケージの多くは、小型で高集積
度化に対応できかつパッケージクラックの防止や耐温度
サイクル特性等の信頼性に優れしかも生産性に優れるも
のではない。本発明は、パッケージクラックの防止や耐
温度サイクル特性等の信頼性に優れる小型の半導体パッ
ケ−ジの製造を可能とする半導体パッケ−ジ用チップ支
持基板を提供するものである。
ジ用チップ支持基板は A.絶縁性支持基板の一表面に半導体チップ搭載部を有
す配線を2以上、前記配線の半導体チップ搭載部に半導
体チップを搭載した時前記半導体チップ下面部と前記2
の配線端面と前記絶縁性支持基板の前記表面とで空隙が
形成されるように配置させて形成し、 B.前記絶縁性支持基板に、前記空隙に面す箇所に少な
くとも1つの貫通孔を形成させ、 C.前記配線の半導体チップ搭載部を含めて半導体チッ
プが搭載される半導体チップ搭載領域部に、絶縁性フィ
ルム状接着剤を形成させた半導体パッケ−ジ用チップ支
持基板であって、前記絶縁性フィルム状接着剤が、複数
の層から構成されることを特徴としている。絶縁性フィ
ルム状接着剤は、弾性率の異なる複数の層から構成され
ているものが好ましく、絶縁性支持基板側の第1層と半
導体チップ側の第2層を備えており、弾性率が第1層>
第2層であり、室温での弾性率が第1層100〜100
00MPa、第2層1〜1000MPaであるものがさ
らに好ましく、絶縁性フィルム状接着剤の厚みが第1層
<第2層であるものが使用できる。また絶縁性フィルム
状接着剤は、絶縁性支持基板側から第1層、第2層、第
3層より構成され、弾性率が第1層及び第3層<第2層
であり、室温での弾性率が第1層及び第3層が1〜10
000MPa、第2層が1000MPa以上であるもの
が好ましく、絶縁性フィルム状接着剤の厚みが第1層<
第3層であるものが使用される。本発明の半導体パッケ
−ジは、前記の半導体パッケ−ジ用チップ支持基板の絶
縁性フィルム状接着剤上に半導体チップが搭載されてお
り、半導体チップ端子と配線とが電気的に接続されてい
るものである。
ミド、エポキシ樹脂、ポリイミド等のプラスチックフィ
ルム、ポリイミド、エポキシ樹脂、ポリイミド等のプラ
スチックをガラス不織布等基材に含浸・硬化したもの等
が使用できる。絶縁性支持基板の一表面に配線を形成す
には、銅箔をエッチングする方法、所定の箇所に銅めっ
きをする方法、それらを併用する方法等が使用できる。
絶縁性支持基板に外部接続部、貫通穴などの開口を設け
るには、ドリル加工やパンチングなどの機械加工、エキ
シマレーザや炭酸ガスレーザなどのレーザ加工等により
行うことができる。また、接着性のある絶縁基材等に開
口部をあらかじめ設け、それを銅箔等の配線形成用金属
箔と貼り合わせる方法、銅箔付きまたはあらかじめ配線
が形成された絶縁基材に開口部を設ける方法、それらを
併用する等が可能である。インナ−接続部と導通するア
ウタ−接続部は、絶縁性支持基板開口部にはんだボー
ル、めっき等によりバンプ等を形成することにより作成
することができる。これは、外部の基板等に接続され
る。半導体チップ搭載領域は、できるだけ均一に配線パ
ターンが配置されていることが好ましい。具体的には、
半導体チップ搭載領域の絶縁性支持基板には、任意の点
からその任意の点を含む半径1ミリメートルの範囲に少
なくとも1つ以上の配線が形成されているように配線が
配置されていることが好ましい。しかし、配線だけでこ
のような条件が満足できな場合は、別に独立のダミーパ
ターン、位置合わせ用マーク、文字・符号等などの金属
パターンを設けても良い。これによって、絶縁性フィル
ム状接着剤を接着するときに、貫通穴と連結した空隙を
形成しやすくなる。
ィルムに複数の接着剤を順次塗布又はラミネート後にキ
ャリアフィルムを剥離したもの、またはポリイミド、エ
ポキシ樹脂、ポリイミド等のプラスチックフィルムに接
着剤を両面に塗布又はラミネートしたもの等が使用でき
る。絶縁性フィルム状接着剤の各層の厚みは、2層構造
の場合弾性率の大きい第1層は10〜50μm、弾性率
の小さい第2層は30〜150μmが好ましい。3層構
造の場合第1層は5〜30μm、第2層は15〜50μ
m、第3層は30〜150μmが好ましい。また、3層
構造の場合第1層と第3層は同一の材料でも問題はな
い。貫通穴は、絶縁性フィルム状接着剤の搭載領域に少
なくとも1個以上形成される。穴径は特に問わないが、
例えば、0.05mm以上かつ1.000mm以下が好
ましい。配置も特に問わないが、なるべく均等に複数個
配置されていることが好ましく、これらの穴径および配
置は、配線パターンに応じて選択される。
板を使用して半導体パッケ−ジを製造するには、まず、
本発明の半導体パッケ−ジ用チップ支持基板の絶縁性フ
ィルム状接着剤面に半導体チップを搭載する。このと
き、そのままチップを搭載する事も可能であるが、ペー
スト状のダイボンド接着材を併用することもできる。次
に半導体チップ電極を支持基板のインナ−接続部とワイ
ヤーボンディング等により接続する。さらに半導体チッ
プの少なくとも半導体チップ電極面を樹脂封止し、アウ
ター接続部にはんだボールを搭載することにより半導体
パッケ−ジを製造することができる。
説明する。ポリイミド接着剤をポリイミドフィルムの両
面に塗布した、厚さ0.07mmのポリイミドボンディ
ングシート1に、アウター接続部3及び貫通穴(ベント
ホール)11をドリル加工で形成する。次に厚さ0.0
18mmの銅箔(日本電解製、商品名:SLPー18)
を接着後、インナー接続部及び展開配線2を通常のエッ
チング法で形成する。さらに、露出している配線に無電
解ニッケルめっき(膜厚:5μm)、無電解金めっき
(膜厚:0.8μm)を順次施す(不図示)。ここで
は、無電解めっきを使用したが、電解めっきを用いても
よい。次に打ち抜き金型を用いてフレーム状に打ち抜
き、複数組のインナー接続部、展開配線、アウター接続
部を形成した支持基板を準備する(図1a)。支持基板
の作製方法として市販の2層(銅/ポリイミド)フレキ
シブル基板のポリイミドを、レーザ加工によりアウター
接続部穴等を形成する方法でもよい。次に支持基板の半
導体チップ搭載領域に、第1のダイボンドフィルム4
(日立化成工業株式会社製、商品名:DF−100、厚
み0.025mm)と第2のダイボンドフィルム6(日
立化成工業株式会社製、商品名:HS−X−20、厚み
0.100mm)をラミネートしたフィルム状接着剤を
接着する(図1b)。接着の条件は、例えば温度100
℃、時間5秒、圧力3kgf/cm2である。このとき
フィルム状接着剤は配線等の金属パターン部で接着し、
ボンディングシートとは接着しないようにする。次に、
接着したフィルム状接着剤上に半導体チップ8を接着す
る。接着の条件は、例えば温度150℃、時間5秒、圧
力200gf/cm2である。さらに、180℃、1時
間のアフターキュアを行いフィルム状接着剤を硬化させ
る。このとき金属パターンのない部分で、フィルム状接
着剤とボンディングシート間に貫通穴とつながった空隙
が形成される。さらに、半導体チップ電極とインナー接
続部を、金ワイヤ7をボンディングして電気的に接続す
る(図1c)。このようにして形成したものをトランス
ファモールド金型に装填し、半導体封止用エポキシ樹脂
9(日立化成工業(株)製、商品名:CL−7700)
を用いて封止する(図1d)。その後、アウター接続部
にはんだボール10を配置し溶融させ(図1e)、パン
チにより個々のパッケージに分離し半導体パッケージが
得られる(図1f)。
ついて説明する。フィルム状接着剤に、コア材としてポ
リイミドフィルム5(厚み0.025mm)を用いて、
その両面に第1のダイボンドフィルム4(日立化成工業
株式会社製、商品名:DF−100、厚み0.025m
m)と第2のダイボンドフィルム6(日立化成工業株式
会社製、商品名:HS−X−20、厚み0.100m
m)を塗布又はラミネートしたものを使用した実施例で
あり、その他の製造工程等は第1の実施例と同じであ
る。
ィルム状接着剤を金属パターン上にテント状に貼ること
により、パッケージクラックの防止は可能であったが、
マザーボードに実装したときの耐温度サイクル特性は十
分ではなっかた。これは、半導体チップとマザーボード
との熱膨張係数に大きな隔たりがあり、温度サイクル試
験を行ったとき、熱膨張係数の差に起因するストレスが
はんだボール部に集中し、接続信頼性を悪くするためで
ある。そこで、チップを接着するダイボンド材に低弾性
率の材料を用い、半導体チップとマザーボード間に発生
するストレスを緩和する方法が試みられている。しか
し、このような低弾性の材料を用いると、ダイボンドフ
ィルムを絶縁性支持基板に接着する際に、配線及びベン
トホールを埋め込んでしまい、パッケージクラックが発
生しやすくなる。本発明は、高弾性率の層で絶縁性支持
基板に接着する際のテント状の貼り状態を確保し、かつ
低弾性率の層で熱応力の緩和作用を目的としたものであ
る。これによって、従来半導体パッケージとほぼ同等の
耐パッケージクラック特性を有し、かつ耐温度サイクル
特性にも優れた半導体パッケージの製造が可能になる。
体パッケージ製造工程を示す断面図である。
体パッケージの断面図である。
Claims (7)
- 【請求項1】A.絶縁性支持基板の一表面に半導体チッ
プ搭載部を有す配線が2以上、前記配線の半導体チップ
搭載部に半導体チップを搭載した時前記半導体チップ下
面部と前記2の配線端面と前記絶縁性支持基板の前記表
面とで空隙が形成されるように配置させて形成されてお
り、 B.前記絶縁性支持基板に、前記空隙に面す箇所に少な
くとも1つの貫通孔が形成されており、 C.前記配線の半導体チップ搭載部を含めて半導体チッ
プが搭載される半導体チップ搭載領域部に、絶縁性フィ
ルム状接着剤が形成されている半導体パッケ−ジ用チッ
プ支持基板であって、前記絶縁性フィルム状接着剤が、
複数の層から構成されることを特徴とする半導体パッケ
ージ用チップ支持基板。 - 【請求項2】 絶縁性フィルム状接着剤が、弾性率の異
なる複数の層から構成されている請求項1記載の半導体
パッケージ用チップ支持基板。 - 【請求項3】 絶縁性フィルム状接着剤が、絶縁性支持
基板側の第1層と半導体チップ側の第2層を備えてお
り、弾性率が第1層>第2層であり、室温での弾性率が
第1層100〜10000MPa、第2層1〜1000
MPaである請求項2記載の半導体パッケ−ジ用チップ
支持基板。 - 【請求項4】 絶縁性フィルム状接着剤の厚みが第1層
<第2層である請求項3記載の半導体パッケ−ジ用チッ
プ支持基板。 - 【請求項5】 絶縁性フィルム状接着剤が、絶縁性支持
基板側から第1層、第2層、第3層より構成され、弾性
率が第1層及び第3層<第2層であり、室温での弾性率
が第1層及び第3層が1〜10000MPa、第2層が
1000MPa以上である請求項2記載の半導体パッケ
−ジ用チップ支持基板。 - 【請求項6】 絶縁性フィルム状接着剤の厚みが第1層
<第3層である請求項5記載の半導体パッケ−ジ用チッ
プ支持基板。 - 【請求項7】 請求項1〜6各項記載の半導体パッケ−
ジ用チップ支持基板の絶縁性フィルム状接着剤上に半導
体チップが搭載されており、半導体チップ端子と配線と
が電気的に接続されている半導体パッケ−ジ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02372198A JP3915226B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP02372198A JP3915226B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11224912A true JPH11224912A (ja) | 1999-08-17 |
JP3915226B2 JP3915226B2 (ja) | 2007-05-16 |
Family
ID=12118200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP02372198A Expired - Fee Related JP3915226B2 (ja) | 1998-02-05 | 1998-02-05 | 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3915226B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6551862B2 (en) | 2000-11-02 | 2003-04-22 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
JP2007123203A (ja) * | 2005-10-31 | 2007-05-17 | Matsushita Electric Works Ltd | マイクロリレー |
JP2007134140A (ja) * | 2005-11-09 | 2007-05-31 | Matsushita Electric Works Ltd | 電子部品における接着構造 |
JP2010267671A (ja) * | 2009-05-12 | 2010-11-25 | Fujitsu Ltd | 電子部品内蔵基板の製造方法 |
WO2020012844A1 (ja) * | 2018-07-13 | 2020-01-16 | ソニー株式会社 | 光学部品の固定構造、光学ユニット及び装置 |
-
1998
- 1998-02-05 JP JP02372198A patent/JP3915226B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6551862B2 (en) | 2000-11-02 | 2003-04-22 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
JP2007123203A (ja) * | 2005-10-31 | 2007-05-17 | Matsushita Electric Works Ltd | マイクロリレー |
JP2007134140A (ja) * | 2005-11-09 | 2007-05-31 | Matsushita Electric Works Ltd | 電子部品における接着構造 |
JP2010267671A (ja) * | 2009-05-12 | 2010-11-25 | Fujitsu Ltd | 電子部品内蔵基板の製造方法 |
WO2020012844A1 (ja) * | 2018-07-13 | 2020-01-16 | ソニー株式会社 | 光学部品の固定構造、光学ユニット及び装置 |
CN112400131A (zh) * | 2018-07-13 | 2021-02-23 | 索尼公司 | 用于光学部件的固定结构、光学单元以及装置 |
Also Published As
Publication number | Publication date |
---|---|
JP3915226B2 (ja) | 2007-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6064111A (en) | Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package | |
US6124637A (en) | Carrier strip and molded flex circuit ball grid array and method of making | |
US7005327B2 (en) | Process and structure for semiconductor package | |
KR100537972B1 (ko) | 집적 회로 패키지용 칩 스케일 볼 그리드 어레이 | |
KR20000057332A (ko) | 집적 회로 패키지를 위한 칩 규모 볼 그리드 어레이 | |
JPH10178145A (ja) | 半導体装置及びその製造方法並びに半導体装置用絶縁基板 | |
US20080174005A1 (en) | Electronic device and method for manufacturing electronic device | |
JPH09199635A (ja) | 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ | |
JP2003007918A (ja) | 回路装置の製造方法 | |
JP3392992B2 (ja) | 半導体パッケージ | |
JP3915226B2 (ja) | 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ | |
JPH07302859A (ja) | 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法 | |
JP3616742B2 (ja) | 半導体パッケージ用チップ支持基板 | |
JP3143081B2 (ja) | 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法 | |
JP3247638B2 (ja) | 半導体パッケ−ジ用チップ支持基板、半導体装置及び半導体装置の製造法 | |
JP3314142B2 (ja) | 半導体パッケージの製造方法 | |
JP3448010B2 (ja) | 半導体パッケージ用チップ支持基板 | |
JP3599142B2 (ja) | 半導体パッケ−ジの製造法 | |
JP3293753B2 (ja) | 半導体パッケージ用チップ支持基板及びこれを用いた半導体パッケージ | |
JP3661822B2 (ja) | 半導体パッケ−ジ用チップ支持基板 | |
JP3445895B2 (ja) | 半導体パッケ−ジ用チップ支持基板 | |
JP3560142B2 (ja) | 半導体パッケ−ジ用チップ支持基板の製造方法、及び半導体パッケ−ジ用チップ支持基板を用いた半導体パッケージとその製造法 | |
JP3760913B2 (ja) | 半導体パッケージ用基板 | |
JP2002176124A (ja) | 半導体搭載用基板とそれを用いた半導体パッケージ及び半導体搭載用基板の製造法並びに半導体パッケージの製造法 | |
JP2002270727A (ja) | 半導体パッケージの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060919 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060928 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061124 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20061124 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070129 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100216 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110216 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120216 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130216 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |