JP2008153708A - 半導体パッケージの製造方法 - Google Patents

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Yoshiaki Tsubomatsu
良明 坪松
Fumio Inoue
文男 井上
Akio Yamazaki
聡夫 山崎
Hiroto Ohata
洋人 大畑
Shinsuke Hagiwara
伸介 萩原
Noriyuki Taguchi
矩之 田口
Hiroshi Nomura
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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Abstract

【課題】半導体の高集積度化に対応できる半導体パッケージ基板。
【解決手段】配線の外部接続端子を形成する箇所の絶縁性支持体を除去し、外部接続端子用透孔を設け、絶縁性支持体の片面に複数組の配線を形成し、該複数の配線が形成された絶縁性支持体にダイボンディングテープを介して半導体素子を搭載し、半導体素子端子と配線を導通させ、半導体素子を樹脂封止し、外部接続端子用透孔に配線と導通する外部接続端子を形成し、個々の半導体パッケージに分離する。
【選択図】図１２

Description

本発明は、半導体パッケ−ジの製造法及び半導体パッケ−ジに関する。
（背景技術）
半導体の集積度が向上するに従い、入出力端子数が増加している。従って、多くの入出力端子数を有する半導体パッケージが必要になった。一般に、入出力端子はパッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプがある。前者は、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、０．５ｍｍピッチ以下の領域では、配線板との接続に高度な技術が必要になる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。
従来、アレイタイプは接続ピンを有するＰＧＡ （Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なＢＧＡ （Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と称するパッケージが開発されている。ＢＧＡの分類としては、（１）セラミックタイプ、（２）プリント配線板タイプ及び（３）ＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）を使ったテープタイプなどがある。このうち、セラミックタイプについては、従来のＰＧＡに比べるとマザーボードとパッケージ間の距離が短くなるために、マザーボードとパッケージ間の熱応力差に起因するパッケージ反りが深刻な問題である。また、プリント配線板タイプについても、基板の反り、耐湿性、信頼性などに加えて基板厚さが厚いなどの問題があり、ＴＡＢ技術を適用したテープＢＧＡが提案されている。
パッケージサイズの更なる小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ（ＣＳＰ； Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部を有するパッケージである。
具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの（ＮＩＫＫＥＩ ＭＡＴＥＲＩＡＬＳ ＆ ＴＥＣＨＮＯＬＯＧＹ ９４． ４， Ｎｏ．１４０， ｐ１８−１９）や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンディング後、仮基板上でトランスファーモールドしたもの（Ｓｍａｌｌｅｓｔ Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ Ｐａｃｋａｇｅ ＣＳＰ； Ｔｈｅ Ｓｅｃｏｎｄ ＶＬＳＩ Ｐａｃｋａｇｉｎｇ Ｗｏｒｋｓｈｏｐ ｏｆ Ｊａｐａｎ， ｐ４６−５０， １９９４）などである。
一方、前述のように、ＢＧＡやＣＳＰ分野でポリイミドテープをベースフィルムとして利用したパッケージが検討されている。この場合、ポリイミドテープとしては、ポリイミドフィルム上に接着材層を介して銅箔をラミネートしたものが一般的であるが、耐熱性や耐湿性などの観点から銅箔上に直接ポリイミド層を形成した、いわゆる２層フレキ基材が好ましい。２層フレキ基材の製造方法としては、（１）銅箔上にポリイミドの前駆体であるポリアミック酸を塗布し後熱硬化させる方法、（２）硬化したポリイミドフィルム上に真空成膜法や無電解めっき法などにより金属薄膜を形成する方法に大別されるが、例えば、レーザ加工を適用して所望する部分（第２の接続機能部に相当）のポリイミドを除去して銅箔に達する凹部を設ける場合には、ポリイミドフィルムはできる限り薄いことが好ましい。反面、２層フレキ基材をリードフレーム状に加工してハンドリングする場合、ベースフィルム厚さが薄いとハンドリング性やフレームとしての剛直性に欠けるなどの問題がある。
以上のように小型化高集積度化に対応できる半導体パッケージとして、種々の提案がされているが、性能、特性、生産性等全てにわたって満足するよう一層の改善が望まれている。
本発明は、小型化、高集積度化に対応できる半導体パッケージを、生産性良くかつ安定的に製造するを可能とする半導体パッケージの製造法及び半導体パッケージを提供するものである。
（発明の開示）
本願の第一の発明は、
１Ａ．導電性仮支持体の片面に配線を形成する工程、
１Ｂ．配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
１Ｃ．半導体素子を樹脂封止する工程、
１Ｄ．導電性仮支持体を除去し配線を露出する工程、
１Ｅ．露出された配線の外部接続端子が形成される箇所以外に絶縁層を形成する工程、
１Ｆ．配線の絶縁層が形成されていない箇所に外部接続端子を形成する工程
を含むことを特徴とする半導体パッケージの製造法である。
本願の第二の発明は、
２Ａ．導電性仮支持体の片面に配線を形成する工程、
２Ｂ．配線が形成された導電性仮支持体の配線が形成された面に絶縁性支持体を形成する工程、
２Ｃ．導電性仮支持体を除去し配線を絶縁性支持体に転写する工程、
２Ｄ．配線の外部接続端子が形成される箇所の絶縁性支持体を除去し外部接続端子用透孔を設ける工程、
２Ｅ．配線が転写された絶縁性支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
２Ｇ．半導体素子を樹脂封止する工程、
２Ｈ．外部接続端子用透孔に配線と導通する外部接続端子を形成する工程
を含むことを特徴とする半導体パッケージの製造法である。
第二の発明に於いて、２Ａ〜２Ｈの順に進めるのが好ましいが、２Ｄの工程を２Ｂの前に行うようにしても良い。例えば２Ｂの工程を外部接続端子用透孔を予め設けた絶縁フィルム絶縁性支持体を配線が形成された導電性仮支持体の配線が形成された面に貼り合わすことにより行っても良い。
本願の第三の発明は、
３Ａ．導電性仮支持体の片面に配線を形成する工程、
３Ｂ．配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
３Ｃ．半導体素子を樹脂封止する工程、
３Ｄ．配線の外部接続端子が形成される箇所以外の導電性仮支持体を除去し導電性仮支持体よりなる外部接続端子を形成する工程、
３Ｅ．外部接続端子の箇所以外に絶縁層を形成する工程、を含むことを特徴とする半導体パッケージの製造法である。
本願の第四の発明は、
４Ａ．導電性仮支持体の片面に配線を形成する工程、
４Ｂ．配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
４Ｃ．半導体素子を樹脂封止する工程、
４Ｄ．導電性仮支持体の半導体素子搭載面と反対側の配線の外部接続端子が形成される箇所に、導電性仮支持体と除去条件が異なる金属パターンを形成する工程、
４Ｅ．金属パターンが形成された箇所以外の導電性仮支持体を除去する工程
を含むことを特徴とする半導体パッケージの製造法である。
金属パターンとしてははんだが好ましく、又ニッケル続いて金の層を積ねたものでも良い。
本願の第五の発明は、
５Ａ．絶縁性支持体の片面に複数組の配線を形成する工程、
５Ｂ．配線の外部接続端子となる箇所の絶縁性支持体を除去し外部接続端子用透孔を設ける工程
５Ｃ．複数組の配線が形成された絶縁性支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
５Ｄ．半導体素子を樹脂封止する工程、
５Ｅ．外部接続端子用透孔に配線と導通する外部接続端子を形成する工程、
５Ｆ．個々の半導体パッケ−ジに分離する工程
を含むことを特徴とする半導体パッケージの製造法である。
第五の発明に於いて、製造工程は、５Ａ〜５Ｆの順に進めるのが好ましいが、５Ａ、５Ｂを逆にしても良い。すなわち外部接続端子用透孔を設けた絶縁性支持体に、複数組の配線を形成するようにしても良い。
本願の第六の発明は、
６Ａ．導電性仮支持体の片面に複数組の配線を形成する工程、
６Ｂ．導電性仮支持体に形成された複数組の配線を所定の単位個数になるように導電性仮支持体を切断分離し、配線が形成された分離導電性仮支持体をフレ−ムに固着する工程、
６Ｃ．配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
６Ｄ．半導体素子を樹脂封止する工程、
６Ｅ．導電性仮支持体を除去し配線を露出する工程、
６Ｆ．露出された配線の外部接続端子が形成される箇所以外に絶縁層を形成する工程、
６Ｇ．配線の絶縁層が形成されていない箇所に外部接続端子を形成する工程
６Ｈ．個々の半導体パッケ−ジに分離する工程
を含むことを特徴とする半導体パッケージの製造法である。
６Ｂの所定の単位個数は１個が好ましいが、生産性を上げるため複数個であっても良い。
本願の第七の発明は、
７Ａ．絶縁性支持体の片面に複数組の配線を形成する工程、
７Ｂ．配線の外部接続端子となる箇所の絶縁性支持体を除去し外部接続端子用透孔を設ける工程
７Ｃ．絶縁性支持体に形成された複数組の配線を所定の単位個数になるように絶縁性支持体を切断分離し、配線が形成された分離絶縁性支持体をフレ−ムに固着する工程、
７Ｄ．配線が形成された絶縁性支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
７Ｅ．半導体素子を樹脂封止する工程、
７Ｆ．外部接続端子用透孔に配線と導通する外部接続端子を形成する工程、
７Ｇ．個々の半導体パッケ−ジに分離する工程
を含むことを特徴とする半導体パッケージの製造法である。
製造工程は、７Ａ〜７Ｇの順に進めるのが好ましいが、第五の発明と同様７Ａ、７Ｂを逆にしても良い。
本願の第八の発明は、１層の配線においてその配線の片面が半導体素子と接続する第１の接続機能を持ち、その配線の反対側が外部の配線と接続する第２の接続機能をもつように構成された配線を備えた半導体パッケージの製造法であって、下記８Ａ、８Ｂ、８Ｃ、８Ｄの工程を含むことを特徴とする半導体パッケージの製造法。
８Ａ．耐熱性を有する金属箔付き絶縁基材の金属箔を複数組の配線パターンに加工する工程。
８Ｂ．後工程で第２の接続機能部となる位置に、絶縁基材側から配線パターンに達する凹部を設ける工程。
８Ｃ．配線パターン面及び配線パターンと隣接する絶縁基材面上の所望する位置に、所定の部分を開孔させたフレーム基材を貼り合わせる工程。
８Ｄ．半導体素子を搭載し半導体素子端子と配線を導通し半導体素子を樹脂封止する工程。
第八の発明に於いて、工程は８Ａ〜８Ｄの順に進めるのが好ましいが、８Ａと８Ｂを逆にしても良い。すなわち、絶縁基板に金属箔に達する凹を設けた後金属箔を配線パターンに加工するようにしても良い。
本願の第九の発明は、１層の配線においてその配線の片面が半導体素子と接続する第１の接続機能を持ち、その配線の反対側が外部の配線と接続する第２の接続機能をもつように構成された配線を備えた半導体パッケージの製造法であって、下記９Ａ、９Ｂ、９Ｃ、９Ｄの工程を含むことを特徴とする半導体パッケージの製造法。
９Ａ．耐熱性を有する金属箔付き絶縁基材の金属箔を複数組の配線パターンに加工する工程。
９Ｂ．後工程で第２の接続機能部となる位置に、絶縁基材側から配線パターンに達する凹部を設ける工程。
９Ｃ．配線パターン面及び配線パターンと隣接する絶縁基材面上の所望する位置に、所定の部分を開孔させた第２絶縁基材を貼り合わせ絶縁支持体を構成する工程。
９Ｄ．絶縁支持体に形成された複数組の配線を所定の単位個数になるように絶縁支持体を切断分離し、配線が形成された分離絶縁支持体をフレームに固着する工程。
９Ｅ．半導体素子を搭載し半導体素子端子と配線を導通し半導体素子樹脂封止する工程。
第九の発明に於いて、工程は９Ａ〜９Ｅの順に進めるのが好ましいが、第八の発明と同様９Ａと９Ｂを逆にしても良い。
本願の第十の発明は、
１０Ａ．支持体の片面に複数組の配線を形成する工程、
１０Ｂ．配線が形成された支持体に複数個の半導体素子を搭載し、半導体素子端子と配線とを導通させる工程、
１０Ｃ．導通された複数組の半導体素子と配線とを一括して樹脂封止する工程、１０Ｄ．支持体の所望する部分を除去して配線の所定部分を露出させ、露出した配線と電気的に接続した外部接続端子を形成する工程、
１０Ｅ．個々の半導体パッケ−ジに分離する工程
を含むことを特徴とする半導体パッケージの製造法である。
支持体として金属箔を使用し樹脂封止後に支持体を除去することにより配線パターンを露出させるようにしても良い。
又、支持体が絶縁基材で、樹脂封止後に絶縁基材の所定部分を除去して配線パターンに達する非貫通凹部を形成するようにすることもできる。
本願の第十一の発明は、複数個の半導体素子実装基板部を備え、複数個の半導体素子実装基板部を連結するための連結部を備え、位置合わせマーク部を備えている半導体素子実装用フレームの製造法であって、
（ａ）導電性仮基板上に半導体素子実装部の配線を作製する工程、
（ｂ）樹脂基材上に配線を転写する工程、
（ｃ）導電性仮基板をエッチング除去する工程、
を含み、（ｃ）の導電性仮基板の除去に際して、導電性仮基板に一部を残し連結部の一部を構成するようにすることを特徴とする半導体素子実装用フレームの製造法である。
本発明では、半導体素子はＬＳＩチップ、ＩＣチップ等通常の素子が使用できる。
半導体素子端子と配線とを同通する方法には、ワイヤボンディングだけでなく、バンプ、異方導電性フィルム等通常の手段を用いることができる。
本発明においては、半導体素子を樹脂封止した後、封止樹脂硬化物を加熱処理することにより、そり、変形のない半導体パッケージを製造することができる。
加熱処理は、封止樹脂硬化物のガラス転移温度±２０℃の温度が好ましい。この理由は、ガラス転移温度±２０℃の範囲で樹脂硬化物は最も塑性的な性質が強く、残留歪みを解消し易いためである。加熱処理の温度が、ガラス転移温度−２０℃未満では樹脂硬化物はガラス状態の弾性体となり緩和の効果が少なくなる傾向があり、ガラス転移温度＋２０℃を超えれば樹脂硬化物はゴム弾性体となり同様に歪みを解消する効果がすきなくなる傾向にある。
封止樹脂硬化物のガラス転移温度±２０℃の温度で加熱処理をした後、５℃／分以下の降温速度で室温まで冷却することにより、半導体パッケ−ジのそり、変形をより確実に防止することができる。
加熱処理及び／又は冷却の工程は、封止樹脂硬化物の上下面を剛性平板で、封止樹脂硬化物のそり、変形を押さえる力で押圧した状態で行うのが好ましい。
本発明の半導体パッケージにおいては、配線は１層の配線においてその配線の片面が半導体チップと接続する第１の接続機能を持ち、その配線の反対面が外部の配線と接続する第２の接続機能をもつように構成されている。
外部の配線と接続する外部接続端子は、例えばはんだバンプ、金バンプ等が好的に使用できる。
外部接続端子は、半導体素子端子が配線とワイヤボンディング等で導通される位置より内側に設けるようにするのが高密度化の上で好ましい（ファンインタイプ）。このように外部接続端子の位置は、半導体素子が搭載された下面に格子状に配置するのが高密度化の上で好ましい。
（発明を実施するための最良の形態）
図１により、本発明の第一の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１の片面に厚さ０．００１ｍｍのニッケル層（図１では省略）をめっきする。次に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いて、硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする。次に、めっきレジストを剥離し、配線２を形成する（図１ａ）。このようにして、配線２を形成した銅箔１にＬＳＩチップ３を搭載する（図１ｂ）。ＬＳＩチップの接着には、半導体用銀ペースト４を用いた。次にＬＳＩ端子部と配線２とをワイヤボンド１００により接続する（図１ｃ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した（図１ｄ）。その後、銅箔１のみをアルカリエッチャントで溶解除去し、ニッケルを露出させた。ニッケル層を銅の溶解性の少ないニッケル剥離液にて除去して、配線部を露出させた（図１ｅ）。続いて、ソルダレジスト６を塗布し、接続用端子部を露出するようにパターンを形成した。この配線露出部に、はんだボール７を配置し溶融させた（図１ｆ）。このはんだボール７を介して外部の配線と接続する。
図２により、本発明の第二の実施例について説明する。
図１の場合と同様の方法で、配線２を有する銅箔１を作成した（図２ａ）。ＬＳＩチップ３を搭載する。ＬＳＩチップには、端子部に金バンプ８を形成し、この金バンプ８と配線２の端子部とを加熱加圧して接続する（図２ｂ）。次に、ＬＳＩチップ下部に液状エポキシ樹脂を充填し硬化９させる（図２ｃ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止１０した（図２ｄ）。その後、銅箔１のみをアルカリエッチャントで溶解除去し、ニッケルを露出させた。ニッケル層を銅の溶解性の少ないニッケル剥離液にて除去して、配線部を露出させた（図２ｅ）。続いて、ソルダレジスト６を塗布し、接続用端子部を露出するようにパターンを形成した。この配線露出部に、はんだボール７を配置し溶融させた（図２ｆ）。このはんだボール７を介して外部の配線と接続する。
図３により、本発明の第三の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１の片面に厚さ０．００１ｍｍのニッケル層（図３では省略）をめっきする。次に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像しめっきレジストを形成する。続いて、硫酸銅浴にて電解銅めっきを行い、第一の配線１３を形成する。次にめっきレジストを剥離し、第一の配線１３の表面を酸化処理、還元処理を行う。新たな銅箔と接着樹脂としてポリイミド系接着フィルム（日立化成工業（株）製、商品名：ＡＳ２２１０）１２を用いて配線１３が内側となるように積層接着する。（銅箔１１に直径０．１ｍｍの穴を通常のフォトエッチング法により形成する。パネルめっき法により、穴内と銅箔表面全体を銅めっきする。）銅箔をフォトエッチング法で第二の配線１１を形成する。ＬＳＩ搭載部の樹脂（ポリイミド系接着フィルム１２）をエキシマレーザにより除去し端子部を露出させる。該端子部に、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする（図３ａ）。このようにして、２層配線を形成した銅箔１にＬＳＩチップを搭載する。ＬＳＩチップの接着には、半導体用銀ペーストを用いた（図３ｂ）。次にＬＳＩ端子部と配線１３とをワイヤボンド１００により接続する（図３ｃ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した。その後、銅箔１のみをアルカリエッチャントで溶解除去し、ニッケルを露出させた。ニッケル層を銅の溶解性の少ないニッケル剥離液にて除去して、配線部を露出させた（図３ｅ）。続いて、ソルダレジスト６を塗布し、接続用端子部を露出するようにパターンを形成した。該露出部に、はんだボール７を配置し溶融させた（図３ｆ）。このはんだボール７を介して外部の配線と接続する。
図４により、本発明の第四の実施例について説明する。
厚さ０．１ｍｍのＳＵＳ（ステンレス鋼）板１４に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いて、硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする。次に、めっきレジストを剥離し、配線２を形成する（図４ａ）。このようにして配線２を形成したＳＵＳ板１４に半導体チップ１０３を搭載する（図４ｂ）。半導体チップの接着には半導体用銀ベースト４を用いた。次に半導体端子部と配線２とをワイヤボンド１００により接続する（図４ｃ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した（図４ｄ）。その後、ＳＵＳ板１４を機械的に剥離除去し、配線部を露出させた（図４ｅ）。続いてソルダレジスト６を塗布し、接続用端子部を露出するようにパターンを形成した。この配線露出部にはんだボール７を配置し溶融させた（図４ｆ）。このはんだボール７を介して外部の配線と接続する。
図５により、本発明の第五の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いてニッケルのパターンめっき１５を行った後、硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする。次に、めっきレジストを剥離し、配線２を形成する（図５ａ）。このようにして配線２を形成した銅箔１に半導体チップ１０３を搭載する（図５ｂ）。半導体チップの接着には、半導体用銀ベースト４を用いた。次に半導体端子部と配線２とをワイヤボンド１００により接続する（図５ｃ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した（図５ｄ）。その後、銅箔１をアルカリエッチャンで溶解除去し、ニッケルの配線部を露出させた（図５ｅ）。続いてソルダレジスト６を塗布し、接続用端子部を露出するようにパターンを形成した。この配線露出部にはんだボール７を配置し溶融させた（図５ｆ）。このはんだボール７を介して外部の配線と接続する。
図６により、本発明の第六の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いて純度９９．９％以上の金めっきを０．０００３ｍｍ、ニッケルめっきを０．００３ｍｍ以上の厚さでめっきする。さらに、硫酸銅浴にて電解銅めっきを行い、めっきレジストを剥離し、配線２を形成する（図６ａ）。このようにして配線２を形成した銅箔１の配線面にポリイミドフィルム１６を接着し、レーザを用いて配線２の接続用端子部を露出させ（図６ｂ）、銅箔１をエッチングで除去する（図６ｃ）。また、ポリイミドの代わりに、感光性フィルムを用いることで、レーザを使用しないで接続用端子部を露出させることができる。続いて、ポリイミドフィルム１６の配線パターン面にＬＳＩチップ３を搭載する。ＬＳＩチップの接着には半導体用銀ペースト４を用いた。次に半導体端子部と配線２とをワイヤボンド１００により接続する（図６ｄ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５する（図６ｅ）。その後、接続用端子部にはんだボール７を配置し溶融させる（図６ｆ）。このはんだボール７を介して外部の配線と接続する。
図７により、本発明の第七の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１の片面に厚さ０．００１ｍｍのニッケル層（図７では省略）をめっきする。次に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いて硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする。次にめっきレジストを剥離し、配線２を形成する（図７ａ）。このようにして配線２を形成した銅箔１にＬＳＩチップ３を搭載する。ＬＳＩチップの接着には半導体用銀ペースト４を用いた。次に、半導体端子部と配線２とをワイヤボンド１００により接続する（図７ｂ）。このようにして形成したものをトランスファモールド金型に装填し半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５する（図７ｃ）。その後、銅箔１のみをアルカリエッチャントで溶解除去し、ニッケルを露出させる。ニッケル層を銅の溶解性の少ないニッケル剥離液にて除去して配線部を露出させる（図７ｄ）。続いて、接続用端子部を開口させたポリイミドフィルム１６を接着し（図７ｅ）、この配線露出部にはんだボール７を配置し溶融させる（図７ｆ）。このはんだボール７を介して外部の配線と接続する。
図８により、本発明の第八の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いて純度９９．９％以上の金めっきを０．０００３ｍｍ、ニッケルめっきを０．００３ｍｍ以上の厚さでめっきする。さらに、硫酸銅浴にて電解銅めっきを行い、めっきレジストを剥離し配線２を形成する（図８ａ）。このようにして配線２を形成した銅箔１の配線面に液状封止樹脂１７をスクリーン印刷により塗布し、配線２の接続用端子部を露出させるようにして絶縁層を形成する（図８ｂ）。液状封止樹脂を硬化させた後、銅箔１をエッチングで除去する（図８ｃ）。続いて、硬化させた液状封止樹脂３の配線パターン面にＬＳＩチップ３を搭載する。ＬＳＩチップの接着には半導体用銀ペースト４を用いた。次に半導体端子部と配線２とをワイヤボンド１００により接続する（図８ｄ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５する（図８ｅ）。その後、配線２の接続用端子部にはんだボール７を配置し溶融させる（図８ｆ）。このはんだボール７を介して外部の配線と接続する。
図９により、本発明の第九の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１の片面に厚さ０．００１ｍｍのニッケル層（図９では省略）をめっきする。次に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターンを露光、現像し、めっきレジストを形成する。続いて硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする。次にめっきレジストを剥離し、配線２を形成する（図９ａ）。このようにして配線２を形成した銅箔１にＬＳＩチップ３を搭載する。ＬＳＩチップ３の接着には半導体用銀ペースト４を用いた。次に、半導体端子部と配線２とをワイヤボンド１００により接続する（図９ｂ）。このようにして形成したものをトランスファモールド金型に装填し半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５する（図９ｃ）。その後、銅箔１のみをアルカリエッチャントで溶解除去し、ニッケルを露出させる。ニッケル層を銅の溶解性の少ないニッケル剥離液にて除去して配線部を露出させる（図９ｄ）。続いて、液状封止樹脂１７をスクリーン印刷により塗布し、配線２の接続用端子部を露出させるようにして、液状封止樹脂１７の絶縁層を形成する（図９ｅ）。この配線２の接続用端子部にはんだボール７を配置し溶融させる（図９ｆ）。このはんだボール７を介して外部の配線と接続する。
図１０により、本発明の第十の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１の片面に厚さ０．００１ｍｍのニッケル層（図１０では省略）をめっきする。次に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、配線パターン及び位置合わせマークのめっきレジストを露光、現像により形成する。続いて、硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきする。次に、めっきレジストを剥離し、配線２及び位置合わせマーク１８を形成した後（図１０ａ）、位置合わせマーク１８の部分だけをＳＵＳ板で挟みプレスすることで銅箔１の裏面に位置合わせマークを浮かび上がらせる（図１０ｂ）。このようにして配線２及び位置合わせマーク１８を形成した銅箔１にＬＳＩチップ３を搭載する（図１０ｃ）。ＬＳＩチップ３の接着には半導体用銀ペースト４を用いた。次に、半導体端子部と配線２とをワイヤボンド１００により接続する（図１０ｄ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した（図１０ｅ）。銅箔裏側に再び感光性ドライフィルムをラミネートし、位置合わせマーク１８を利用してエッチングパターン形成する。その後、銅箔１及びニッケル層をエッチングして、銅箔１によるバンプ７の形成及び配線部の露出を行う（図１０ｆ）。続いて、ソルダレジスト８を塗布し、バンプ７が露出するように絶縁層を形成した（図１０ｇ）。このバンプ７を介して外部の配線と接続する。
図１１により、本発明の第十一の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、複数組の配線パターンを露光、現像し、めっきレジストを形成する。続いて、純度９９．９％以上の金めっきを０．０００３ｍｍ、ニッケルめっきを０．００３ｍｍ以上の厚さでめっきする。さらに、硫酸銅浴にて電解銅めっきを行い、レジストを剥離し、複数組の配線２を形成する（図１１ａ）。このようにして、複数組の配線２を形成した銅箔１の配線面にポリイミドフィルム１９を接着し、レーザを用いて配線２の接続端子部を露出させ（図１１ｂ）、銅箔１をエッチングで除去する（図１１ｃ）。以上のように、１枚のポリイミドフィルム上に複数組の配線２を形成した後、ＬＳＩチップ３を搭載する。ＬＳＩチップの接着には、半導体用ダイボンディングテープ４’を用いた。次に半導体端子部と配線２とをワイヤボンド１００により接続する（図１１ｄ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて各々封止５する（図１１ｅ）。その後、配線２の接続端子部にはんだボール７を配置し溶融させる（図１１ｆ）。このはんだボール７を介して外部の配線と接続する。最後にポリイミドフィルムで連結されたパッケージを、金型で打ち抜く（図１１ｇ）。
図１２により、本発明の第十二の実施例について説明する。
厚さ０．０７ｍｍの接着剤付きポリイミドフィルム２０を、金型で打ち抜き接続端子部となる部分を開口させる（図１２ａ）。次に、厚さ０．０３５ｍｍの銅箔２１を接着後（図１２ｂ）、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、複数組の配線パターンを露光、現像し、エッチングレジストを形成する。続いて銅箔をエッチングし、レジストを剥離し、複数組の配線２を形成する（図１２ｃ）。以上のように、１枚のポリイミドフィルム上に複数組の配線パターンを形成した後、ＬＳＩチップ３を搭載する。ＬＳＩチップ３の接着には、半導体用ダイボンディングテープ４’を用いた。次に半導体端子部と配線２とをワイヤボンド１００により接続する（図１２ｄ）。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて各々封止５する（図１２ｅ）。その後、配線の接続端子部にはんだボール７を配置し溶融させる（図１２ｆ）。このはんだボール７を介して外部の配線と接続する。最後にポリイミドフィルムで連結されたパッケージを、金型で打ち抜く（図１２ｇ）。
図１３〜１５により、本発明の第十三の実施例について説明する。
厚さ０．０３５ｍｍの電解銅箔１の片面に厚さ０．００１ｍｍのニッケル層（図１３では省略）をめっきする。感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、複数組の配線パターンのめっきレジストを露光、現像により形成する。続いて、硫酸銅浴にて電解銅めっきを行う。さらに、ニッケルめっきを０．００３ｍｍ、純度９９．９％以上の金めっきを０．０００３ｍｍ以上の厚さでめっきし、めっきレジストを剥離し、配線２を形成した（図１３ａ）。次に、配線２を形成した銅箔１を単位個数に分けた後、ポリイミド接着フィルムを介して別に用意したステンレス製フレーム２２（厚さ；０．１３５ｍｍ）にはりつけた（図１３ｂ）。フレームとしては、りん青銅等の銅合金、銅箔、ニッケル箔、ニッケル合金箔等が使用できる。接着の方法としては他に金属間の共晶を利用した接合、超音波を利用した接合等を用いることも可能である。また、図１４に示したように銅箔１上の配線をあらかじめ検査し、配線良品２３だけを撰択し、フレーム２２にはりつけると良い。図１４において、１は電解銅箔、２２はフレ−ム、２４は配線不良品、２５は位置合わせ用穴である。また、この実施例では、切り分けた銅箔上には配線１個となるようにしたが、切り分けた銅箔上に複数組の配線があるようにしても良い。フレーム２２と配線付き銅箔との張り合わせの位置関係として、例えば図１５（ａ）、（ｂ）に示したものなど種々可能である。図１５はフレ−ム２２の平面図であり、２６はフレ−ム開口部、２７は配線付き銅箔の搭載位置、２８は箔固定用接着剤である。次に、ＬＳＩチップ３を搭載し、半導体端子部と配線２とをワイヤボンド１００により接続する（図１３ｃ）。ＬＳＩチップの搭載には半導体用ダイボンディングテープ４’を用いた。ここで、ボンディングテープ４’の代わりにダイボンド用銀ペースト等を用いてもよい。また、半導体チップの実装には、通常のワイヤーボンディング接続を用いたが、フィリップチップ等、他の方法を用いてもよい。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した（図１３ｄ）。その後、銅箔１のみをアルカリエッチャントで溶解除去し、ニッケルを露出させた。ニッケル層を銅の溶解性の少ないニッケル剥離液にて除去して、配線部を露出させた。続いて、ソルダレジスト６を塗布し、接続用端子部を露出するようにパターンを形成した。この配線露出部に、はんだボール７を配置し溶融させた（図１３ｅ）。この後で、切断機を用いて切断し、フレーム２２の不要な切片１０１を除いて、個々の半導体パッケージに分割した（図１３ｆ）。このはんだボール７を介して外部の配線と接続する。この例では、板取りを上げて効率よく半導体パッケ−ジを製造することができる。
図１６により、本発明の第十四の実施例について説明する。
厚さ０．０７ｍｍの接着剤付きポリイミドフィルム２９を、金型で打ち抜き接続端子部となる部分を開口させる。次に、厚さ０．０３５ｍｍの銅箔を接着後、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、複数組の配線パターンを露光、現像し、エッチングレジストを形成た。続いて銅箔をエッチングし、レジストを剥離し、複数組の配線２を形成する（図１６ａ）。ここで、銅箔上にポリイミドを直接コ−ティングした材料（例えば、日立化成工業（株）製、商品名５０００１）を用いて、接続端子部および配線２を形成するようにしても良い。開口部の形成もドリル加工、エキシマレ−ザ等のレ−ザ加工、印刷等の方法を用いたり、ポリイミドに感光性を持たせた材料を使用し、露光・現像により形成しても良い。ポリイミドの代わりに封止樹脂等他の材料を使用しても良い。
以上のように、１枚のポリイミドフィルム上に複数組の配線パターンを形成した後、配線付きフィルムを単位個数に分けた、ポリイミド接着接着剤２８を介して別に用意したステンレス製フレーム２２（厚さ；０．１３５ｍｍ）にはりつけた（図１６ｂ）。次に、ＬＳＩチップ３を搭載し、半導体端子部と配線２とをワイヤボンド１００により接続する（図１６ｃ）。ＬＳＩチップの搭載には半導体用ダイボンディングテープ４´を用いた。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて封止５した（図１６ｄ）。続いて最初に設けた接続端子部となるべき開口部にはんだボール７を配置し溶融させる（図１６ｅ）。このはんだボール７を介して外部の配線と接続する。最後にフレームで連結されたパッケージを金型で打ち抜き、個々のパッケージに分割した（図１６ｆ）。
図１７により本発明の第十五の実施例について説明する。
金属箔３１上に絶縁基材３２を直接形成した２層フレキシブル基材（図１７ａ）の金属箔上に所定のレジスト像を形成し、公知のエッチング法により所望する複数組の配線パターン３３を形成し、レジスト像を剥離する（図１７ｂ）。金属箔としては、電解銅箔や圧延銅箔あるいは銅合金箔などの単一箔の他、後工程で除去可能なキャリヤ箔上に銅薄層を有する複合金属箔なども適用可能である。具体的には、厚さ１８μｍの電解銅箔の片面に厚さ０．２μｍ程度のニッケル−リンめっき層を形成後、続けて厚さ５μｍ程度の銅薄層をめっきしたものなどが適用できる。この場合、銅薄層上にポリイミド層を形成した後、銅箔及びニッケル−リン層をエッチング除去することにより、銅薄層が露出する。すなわち、本願の発明においては銅薄層全てを露出させた後銅薄層を配線加工しても良いし、キャリヤ箔（銅箔／ニッケル薄層）をリードフレーム構造体の一部として利用しても良い。一方、絶縁基材としては、プロセス耐熱性などの観点からポリイミド材が一般的である。この場合、ポリイミドと銅箔の熱膨張係数が異なるとはんだリフロー工程において基材の反りが顕著になるため、ポリイミドとしては（化１）の繰り返し単位を有するポリイミドを７０モル％以上含んだポリイミドを適用することが好ましい。
Figure 2008153708
次に、後工程で外部基板との接続部となる位置に銅箔に達する凹部３４を設ける（図１７ｃ）。凹部の加工方法は特に限定するものではなく、エキシマレーザや炭酸ガスレーザ及びＹＡＧレーザなどレーザ加工の他、ウエットエッチング法などが適用可能である。
次に、所定の部分（開孔部３５）をパンチング加工等で打ち抜いた接着材３６付きフレーム基材３７を配線パターン面に接着させる（図１７ｄ）。この場合、フレーム基材は特に限定するものではなく、ポリイミドフィルムや銅箔などの金属箔の適用が可能である。ここで、仮に２層フレキシブル基材のポリイミド層厚さが２５μｍで、かつ、接着するフレーム基材がポリイミドフィルムの場合、フレーム全体としての剛直性を確保するためにはフィルム厚さとして５０〜７０μｍ程度が必要になる。なお、フレーム基材層を形成する領域についても特に限定するものではなく、半導体チップを搭載する部分にフレーム基材層を設けることも可能である。具体的には、チップ実装がワイヤボンディング方式の場合には、最小限ワイヤボンド用端子部３８が露出していれば他の領域全てにフレーム基材層を設けても良い。次に、半導体チップ３９を搭載し、金ワイヤ４０で半導体チップと配線パターン間を電気的に接続させる（図１７ｅ）。一方、半導体チップ実装方式としてフェースダウン方式を採用する場合には、配線パターンの所定位置（半導体チップの外部接続用電極位置に対応）に金属パンプ等を設け、金属バンプを介して半導体チップと波線パターンとを電気的に接続させても良い。次に、トランスファーモールド用の金型にセットし、樹脂封止材４１で封止する（図１７ｆ）。この場合、樹脂封止材は特に限定するものではなく、例えば、直径１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で含有したエポキシ系樹脂などが適用できる。次に、外部基板との接続部４２を形成する。接続部４２の形成方法としては、図１７ｃの工程後にあらかじめ電解めっき法によりポリイミドフィルム厚さ以上のバンプを形成しておく方法や樹脂封止後にはんだ印刷法によりはんだバンプを形成する方法などが適用可能である。最後に、フレームからパッケージ部を切断して所望するパッケージが得られる（図１７ｇ）。
図１７の第十五の実施例を更に具体的に説明する。
具体例１
厚さ１２μｍの電解銅箔を片面に有する２層フレキシブル基材（日立化成工業（株）製、商品名：ＭＣＦ ５０００Ｉ）の銅箔面上にドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＫ８１５）をラミネートし、露光、現像により所望するレジストパターンを得た。次に、塩化第二鉄溶液で銅箔をエッチング加工後、レジストパターンを水酸化カリウム溶液で剥離することにより所定の配線パターンを得た。次に、エキシマレーザ加工機（住友重機械工業（株）製、装置名：ＩＮＤＥＸ２００）を用いて絶縁基材側から配線パターン裏面に達する凹部（直径３００μｍ）を所定の位置に所定の数だけ形成した。エキシマレーザ加工条件は、エネルギー密度２５０ｍＪ／ｃｍ２、縮小率３．０、発振周波数２００Ｈｚ、照射パルス数３００パルスである。次に５０μｍ厚さのポリイミドフィルム（宇部興産製、商品名：ＵＰＩＬＥＸ Ｓ）の片面に厚さ１０μｍのポリイミド系接着材（日立化成工業（株）製、商品名：ＡＳ ２２５０）を有する接着シートを作製し、後工程でのワイヤボンド端子部に相当する領域を含む所定領域をパンチ加工により除去し、接着材を介してポリイミドフィルムと配線パターン付き２層フレキ基材とを加熱圧着させた。圧着条件は、圧力２０ｋｇｆ／ｃｍ２、温度１８０℃、加熱加圧時間６０分である。次に、無電解ニッケル、金めっき法によりワイヤボンド用端子部にニッケル／金めっきを施した。めっき厚さは、それぞれ、３μｍ、０．３μｍである。次に、半導体チップ搭載用ダイボンド材（日立化成工業（株）製、商品名：ＨＭ−１）を用いて半導体チップを搭載した。搭載条件は、プレス圧力５ｋｇｆ／ｃｍ２、接着温度３８０℃及び圧着時間５秒である。次に、ワイヤボンディングにより半導体チップの外部電極部と配線パターンを電気的に接続した。その後、リードフレーム状に金型加工し、トランスファーモールド用金型にセットし、半導体封止用エポキシ樹脂（日立化成工業（株）製、ＣＬ−７７００）を用いて１８５℃、９０秒で封止した。続いて、前述の凹部に所定量のはんだを印刷塗布し、赤外線リフロー炉によりはんだを溶融させて外部接続用バンプを形成した。最後に、パッケージ部を金型で打ち抜き、所望するパッケージを得た。
図１８により本発明の第十六の実施例について説明する。
金属箔３１上に絶縁基材３２を直接形成した２層フレキシブル基材（図１８ａ）の金属箔上に所定のレジスト像を形成し、公知のエッチング法により所望する複数組の配線パターン３を形成し、レジスト像を剥離する（図１８ｂ）。金属箔としては、電解銅箔や圧延銅箔あるいは銅合金箔などの単一箔の他、後工程で除去可能なキャリヤ箔上に銅薄層を有する複合金属箔なども適用可能である。具体的には、厚さ１８μｍの電解銅箔の片面に厚さ０．２μｍ程度のニッケル−リンめっき層を形成後、続けて厚さ５μｍ程度の銅薄層をめっきしたものなどが適用できる。この場合、銅薄層上にポリイミド層を形成した後、銅箔及びニッケル−リン層をエッチング除去することにより、銅薄層が露出する。すなわち、本願の発明においては銅薄層全てを露出させた後銅薄層を配線加工しても良いし、キャリヤ箔（銅箔／ニッケル薄層）をリードフレーム構造体の一部として利用しても良い。一方、絶縁基材としては、プロセス耐熱性などの観点からポリイミド材が一般的である。この場合、ポリイミドと銅箔の熱膨張係数が異なるとはんだリフロー工程において基材の反りが顕著になるため、ポリイミドとしては（化１）の繰り返し単位を有するポリイミドを７０モル％以上含んだポリイミドを適用することが好ましい。
次に、後工程で外部基板との接続部となる位置に銅箔に達する凹部３４を設ける（図１８ｃ）。凹部の加工方法は特に限定するものではなく、エキシマレーザや炭酸ガスレーザ及びＹＡＧレーザなどレーザ加工の他、ウエットエッチング法などが適用可能である。
次に、第２絶縁基体として所定の部分（開孔部５）をパンチング加工等で打ち抜いた接着材３６付きフレーム基材３７を配線パターン面に接着させる（図１８ｄ）。ここで、仮に２層フレキシブル基材のポリイミド層厚さが２５μｍであれば、後工程でフレームに固着することを考慮すれば接着するポリイミドフィルムの厚さとして５０〜７０μｍ程度が必要になる。なお、ポリイミドを接着する領域についても特に限定するものではなく、半導体チップを搭載する部分に設けることにより、ＣＳＰのように半導体チップ下部に外部接続端子を形成することも可能である。具体的には、チップ実装がワイヤボンディング方式の場合には、最小限ワイヤボンド用端子部３８が露出していれば他の領域全てにポリイミドフィルムを接着しても良い。このようにして得られた絶縁基板を、個々の配線パターンに分離し（図１８ｅ）別に用意した例えばＳＵＳなどのフレーム４３に固着する（図１８ｆ）。次に、半導体チップ３９を搭載し、金ワイヤ４０で半導体チップと配線パターン間を電気的に接続させる（図１８ｇ）。一方、半導体チップ実装方式としてフェースダウン方式を採用する場合には、配線パターンの所定位置（半導体チップの外部接続用電極位置に対応）に金属パンプ等を設け、金属バンプを介して半導体チップと波線パターンとを電気的に接続させても良い。次に、トランスファーモールド用の金型にセットし、樹脂封止材４１で封止する（図１８ｈ）。この場合、樹脂封止材は特に限定するものではなく、例えば、直径１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で含有したエポキシ系樹脂などが適用できる。次に、外部基板との接続部１２を形成する。接続部１２の形成方法としては、図１８ｃの工程後にあらかじめ電解めっき法によりポリイミドフィルム厚さ以上のバンプを形成しておく方法や樹脂封止後にはんだ印刷法によりはんだバンプを形成する方法などが適用可能である。最後に、フレームからパッケージ部を切断して所望するパッケージが得られる（図１８ｉ）。
図１８の第十六の実施例を更に具体的に説明する。
具体例２
厚さ１２μｍの電解銅箔を片面に有する２層フレキシブル基材（日立化成工業（株）製、商品名：ＭＣＦ ５０００Ｉ）の銅箔面上にドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＫ８１５）をラミネートし、露光、現像により所望するレジストパターンを得た。次に、塩化第二鉄溶液で銅箔をエッチング加工後、レジストパターンを水酸化カリウム溶液で剥離することにより所定の配線パターンを得た。次に、エキシマレーザ加工機（住友重機械工業（株）製、装置名：ＩＮＤＥＸ２００）を用いて絶縁基材側から配線パターン裏面に達する凹部（直径３００μｍ）を所定の位置に所定の数だけ形成した。エキシマレーザ加工条件は、エネルギー密度２５０ｍＪ／ｃｍ２、縮小率３．０、発振周波数２００Ｈｚ、照射パルス数３００パルスである。次に５０μｍ厚さのポリイミドフィルム（宇部興産製、商品名：ＵＰＩＬＥＸ Ｓ）の片面に厚さ１０μｍのポリイミド系接着材（日立化成工業（株）製、商品名：ＡＳ ２２５０）を有する接着シートを作製し、後工程でのワイヤボンド端子部に相当する領域を含む所定領域をパンチ加工により除去し、接着材を介してポリイミドフィルムと配線パターン付き２層フレキ基材とを加熱圧着させた。圧着条件は、圧力２０ｋｇｆ／ｃｍ２、温度１８０℃、加熱加圧時間６０分である。次に、無電解ニッケル、金めっき法によりワイヤボンド用端子部にニッケル／金めっきを施した。めっき厚さは、それぞれ、３μｍ、０．３μｍである。このようにして得られた基板を、個々の配線パターンに分離し、別に用意したＳＵＳフレ−ムに固着した。次に、半導体チップ搭載用ダイボンド材（日立化成工業（株）製、商品名：ＨＭ−１）を用いて半導体チップを搭載した。搭載条件は、プレス圧力５ｋｇｆ／ｃｍ２、接着温度３８０℃及び圧着時間５秒である。次に、ワイヤボンディングにより半導体チップの外部電極部と配線パターンを電気的に接続した。その後、リードフレーム状に金型加工し、トランスファーモールド用金型にセットし、半導体封止用エポキシ樹脂（日立化成工業（株）製、ＣＬ−７７００）を用いて１８５℃、９０秒で封止した。続いて、前述の凹部に所定量のはんだを印刷塗布し、赤外線リフロー炉によりはんだを溶融させて外部接続用バンプを形成した。最後に、パッケージ部を金型で打ち抜き、所望するパッケージを得た。
図１９、２０、２１により本発明の第十七の実施例について説明する。
支持体５１上に複数組の所定の配線パターン５２を形成する（図１９ａ）。支持体としては、電解銅箔などの金属箔の他にポリイミドフィルムなどの絶縁基材を適用できる。絶縁基材を適用する場合には２通りの方法がある。第１の方法は、絶縁基材の所定部分に配線パターンに達する非貫通凹部を形成し、配線パターンの露出部に外部接続端子を形成する方法である。非貫通凹部はエキシマレーザや炭酸ガスレーザなどを適用して形成できる。第２の方法は、接着材付き絶縁基材にドリル加工したものを予め形成しておき、電解銅箔などと積層させた後、銅箔をエッチング加工する方法である。
一方、金属箔を適用する場合には、まずフォトレジストなどによりレジストパターンを形成後、金属箔をカソードとして電気めっき法で配線パターンを形成する。この場合、通常の電解銅箔や電解銅箔上に銅箔と化学エッチング条件の異なる金属（ニッケル、金、はんだ等）の薄層を設けたものなどが適用できる。また、配線パターンとしては銅が好ましいが、前述のように電解銅箔を支持体として適用する場合には、銅箔とエッチング条件の異なる金属自体を配線パターンとして適用したり、あるいは、銅箔エッチング時のバリヤ層となるパターン薄層をパターン銅めっき前に形成したりする必要がある。
次に、ダイボンド材５３で半導体素子５４を搭載後、半導体素子端子と配線パターンとを電気的に接続し（図１９ｂ）、トランスファーモールド法により複数組の半導体素子と配線パターンとを一括して樹脂封止材５６で封止する（図１９ｃ）。樹脂封止材は特に限定するものではなく、例えば、直径１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で含有したエポキシ樹脂のが適用できる。なお、本発明は半導体素子の実装方式がフェースアップ方式の場合に限定されるものではなく、例えば、フェースダウン方式の場合にも適用可能である。具体的には、配線パターン５２上の所定位置にフェースダウンボンド用のバンプをめっき法などにより形成した後、半導体素子の外部接続部とバンプとを電気的に接続させれば良い。
更に、図２０や図２１に示したように後工程でパッケージを分割しやすいようにしておくことは有効である。このうち、図２０は複数個ある各パッケージ部分の境界部分に溝５９を形成するものである。溝の幅や深さ等は、トランスファーモールド用金型の加工寸法により制御可能である。また、図２１は、あらかじめ各パッケージ部に対応した部分をくり抜いた格子状中間板６０を使用してトランスファーモールドを行なうものである。次に、支持体が金属箔の場合、化学エッチング法などにより支持体を除去し、所定の位置に外部接続用端子５７を形成する（図１９ｄ）。支持体として絶縁基材を適用する場合には、前述したようにレーザ等により所定部分の絶縁基材のみを選択的に除去すれば良い。最後に、一括封止した基板を単位部分５８に切断分離する。なお、配線パターン露出面に配線パターンを保護する目的でソルダーレジスト層を形成しても良い。
第十七の実施例を具体的に説明する。
具体例３
厚さ３５μｍ、外形２５０ｍｍ角の電解銅箔のシャイニー面に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ６４０）をラミネートし、露光、現像により所望するレジストパターン（最少ライン／スペース＝５０μｍ ／５０μｍ ）を形成した。次に、電気めっき法により、厚さ０．２μｍのニッケル、３０μｍの銅、５μｍのニッケル及び１μｍのソフト金で構成される同一の配線パターンを３００個（４ブロック／２５０ｍｍ角、７５個／ブロック）形成した。次に、液温３５℃、濃度３ｗｔ％の水酸化カリウム溶液を用いてレジストパターンを剥離し、８５℃で１５分間乾燥後、各ブロックに切断後、半導体素子実装用ダイボンド材（日立化成工業（株）製、商品名：ＨＭ−１）を用いて半導体素子を接着した。接着条件は、プレス圧力５ｋｇ／ｃｍ２、温度３８０℃及び圧着時間５秒である。次に、半導体素子の外部端子と金めっき端子部（第２の接続部）をワイヤボンドにより電気的に接続した後、トランスファーモールド金型にセットし、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて１８５℃、９０秒で７５個（１ブロックに相当）の配線パターンを一括封止することにより、各配線パターンを封止材中に転写した。次に、アルカリエッチャント（メルテックス（株）製、商品名： Ａ プロセス）を用いて電解銅箔の所望する部分をエッチング除去した。エッチング液の温度は４０℃、スプレー圧力は１．２ｋｇｆ／ ｃｍ２である。次に、印刷法により外部接続端子部にはんだパターンを形成し、赤外線リフロー炉によりはんだを溶融させて外部接続用バンプを形成した。最後に、ダイヤモンドカッターにより、各パッケージ部に分離して所望するパッケージを得た。
具体例４
厚さ３５μｍ、外形２５０ｍｍ角の電解銅箔のシャイニー面に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ６４０）をラミネートし、露光、現像により所望するレジストパターン（最少ライン／スペース＝５０μｍ ／５０μｍ ）を形成した。次に、電気めっき法により、厚さ０．２μｍのニッケル、３０μｍの銅、５μｍのニッケル及び１μｍのソフト金で構成される同一の配線パターンを３００個（４ブロック／２５０ｍｍ角、７５個／ブロック）形成した。次に、液温３５℃、濃度３ｗｔ％の水酸化カリウム溶液を用いてレジストパターンを剥離し、８５℃で１５分間乾燥後、各ブロックに切断後、半導体素子実装用ダイボンド材（日立化成工業（株）製、商品名：ＨＭ−１）を用いて半導体素子を接着した。接着条件は、プレス圧力５ｋｇ／ｃｍ２、温度３８０℃及び圧着時間５秒である。次に、半導体素子の外部端子と金めっき端子部（第２の接続部）をワイヤボンドにより電気的に接続した。次に、パッケージ領域に相当する部分（１５ｍｍ角）をくり抜いた格子状ステンレス板を中間板としてトランスファーモールド金型にセットし、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて１８５℃、９０秒で７５個（１ブロックに相当）の配線パターンを一括封止することにより、各配線パターンを封止材中に転写した。中間板の格子部分は、各パッケージが中間板から分離しやすいように１２°のテーパがついている。次に、アルカリエッチャント（メルテックス（株）製、商品名： Ａ プロセス）を用いて電解銅箔の所望する部分をエッチング除去した。各パッケージ部は、格子状中間板で保持されている。エッチング液の温度は４０℃、スプレー圧力は１．２ｋｇｆ／ ｃｍ２である。最後に、印刷法により外部接続端子部にはんだパターンを形成し、赤外線リフロー炉によりはんだを溶融させて外部接続用バンプを形成し、中間板から各パッケージ部に分離して所望するパッケージを得た。
図２２により本発明の第十八の実施例について説明する。
導電性の仮支持体６１（図２２ａ）上に複数組の所定のレジストパターン６２（図２２ｂ）を形成する。次に、電気めっき法により仮支持体の露出部に配線パターン６３を形成する。この場合、仮支持体は特に限定されるものではなく、例えば、通常の電解銅箔や電解銅箔上に銅箔と化学エッチング条件の異なる金属（ニッケル、金、はんだ等）の薄層を設けたものなどが適用できる。また、配線パターンとしては銅が好ましいが、前述のように電解銅箔を仮支持体として適用する場合には、銅箔とエッチング条件の異なる金属自体を配線パターンとして適用したり、あるいは、銅箔エッチング時のバリヤ層となるパターン薄層をパターン銅めっき前に形成したりする必要がある。仮支持体の厚さは、後工程でのハンドリング性や半導体素子実装時の寸法安定性などの点で支障がなければ特に限定されることはない。次に、仮支持体をカソードとして金ワイヤボンド用のめっき（通常は、ニッケル／金）６４を施した後、レジストパターンを除去する（図２２ｃ）。なお、本発明は半導体素子の実装方式がフェースアップ方式の場合に限定されるものではなく、例えば、フェースダウン方式の場合にも適用可能である。具体的には、配線パターン６３上の所定位置にフェースダウンボンド用のバンプをめっき法などにより形成した後、半導体素子の外部接続部とバンプとを電気的に接続させれば良い。
次に、半導体素子６５をダイボンド材６６などで接着し、半導体素子の外部接続端子と配線パターンとを電気的に接続する（図２２ｄ）。次に、トランスファーモールド用金型にセットし、樹脂封止材６８で封止する（図２２ｅ）。この場合、樹脂封止材は特に限定するものではなく、例えば、直径１０〜２０μｍ程度のシリカを５〜８０ｗｔ％の範囲で含有したエポキシ樹脂が適用できる。
次に、外部接続端子に相当する箇所に所定の金属パターン６９を形成する（図２２ｆ）。この場合、適用する金属としては、導電性仮支持体をエッチング除去する条件下でエッチングされないものであれば良く、例えば、はんだ、金、ニッケル／金などが適用可能である。また、金属パターンの形成法としては、公知の電気めっき法やはんだ印刷法などが適用できる。更に、金属パターン６９をはんだパターンを印刷法で形成する場合、リフローすることによりハンダバンプ７０を形成することができる。この場合、パターン６９の厚さを調節することにより、リフロー後のはんだバンプ７０の高さを制御することができる。次に、金属パターンをエッチングレジストとして仮支持体の所定部分を除去し、配線パターンを露出させる。
最後に、金型加工、あるいは、ダイシング加工など適用して各パッケージ７１を分割する（図２２ｇ）。なお、露出した配線パターンがニッケルなどの耐腐食性金属で保護されていない場合には、外部接続端子部以外の領域を公知のソルダーレジストなどで被覆しても良い。また、はんだを金属パターンとして適用する場合、リフロー工程は特に限定するものではなく、各パッケージに分割する前でも後でも良いし、あるいは、外部配線基板上に各パッケージを実装する際に行なっても良い。
第十八の実施例を具体的に説明する。
具体例５
厚さ７０μｍの電解銅箔のシャイニー面に、感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ６４０）をラミネートし、露光、現像により所望するレジストパターン（最少ライン／スペース＝５０μｍ ／５０μｍ ）を形成した。次に、電気めっき法により、厚さ０．２μｍのニッケル、３０μｍの銅、５μｍのニッケル及び１μｍのソフト金で構成される配線パターンを形成した。次に、液温３５℃、濃度３ｗｔ％の水酸化カリウム溶液を用いてレジストパターンを剥離し、８５℃で１５分間乾燥後、半導体素子実装用ダイボンド材（日立化成工業（株）製、商品名：ＨＭ−１）を用いて半導体素子を接着した。接着条件は、プレス圧力５ｋｇ／ｃｍ２、温度３８０℃及び圧着時間５秒である。次に、半導体素子の外部端子と金めっき端子部（第２の接続部）をワイヤボンドにより電気的に接続した後、トランスファーモールド金型にセットし、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて１８５℃、９０秒で封止することにより、配線パターンを封止材中に転写した。次に、電解銅箔上に感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、露光、現像により所望するレジストパターンを形成後、電気めっき法により厚さ４０μｍのはんだパッド（直径０．３ｍｍφ、配置ピッチ１．０ｍｍ）を形成した。次に、ドライフィルムレジストを剥離した後、アルカリエッチャント（メルテックス（株）製、商品名： Ａ プロセス）を用いて電解銅箔の所望する部分をエッチング除去した。エッチング液の温度は４０℃、スプレー圧力は１．２ｋｇｆ／ｃｍ２である。最後に、赤外線リフロー炉によりはんだを溶融させて外部接続用バンプを形成した。
図２３、２４、２５により本発明の第十九の実施例を説明する。
半導体実装用フレームの構成について図２３を用いて説明する。８９は半導体実装用基板であり絶縁基材と配線によって構成される。基板部と連結部９０を介して、複数個連結されている。連結部９０には、基準位置用ピン穴９１が形成される。ピン穴９１の代わりに画像認識で用いられる認識マーク等でも構わない。後工程では、これらの基準位置をもとに位置が決められる。特に半導体を樹脂でモールドする際はキャビティ内のピンをピン穴９１にさして位置合わせを行うことなどが行われる。
更に図２４及び２５を用いて説明する。導電性仮基板である厚さ約０．０７０ｍｍの電解銅箔８１の片面に厚さ０．００１ｍｍのニッケル層（図２４、２５では省略）を電解めっきで形成した。次に感光性ドライフィルムレジスト（日立化成工業（株）製、商品名：フォテックＨＮ３４０）をラミネートし、露光、現像により複数組の配線パターンのめっきレジストを形成する。この時の露光量は７０ｍＪ／ｃｍ２である。さらに、公知の硫酸銅浴にて電解銅めっきを行い、レジストを剥離し、複数組の配線８２を形成する（図２４ａ、図２５ａ）。ここで、図２５ａに示したように連結部もにめっき銅８２’を形成することも考えられ、これにより出来上がりのフレームの剛性をさらに高めることも可能である。図２４ａ、図２５ａに示した構成は、銅／ニッケル薄層／銅の３層からなる基材をあらかじめ用意し、片方の銅箔を通常のエッチング工程で配線形成しても得られる。また、ここで得られた銅箔８１／ニッケル薄層（図示せず）／銅配線８２（及び８２’）の構成を銅箔／ニッケル配線、ニッケル箔／銅配線等、ニッケル薄層のない２層構造にしてもよい。すなわち、金属種の撰択は本実施例の種類に限られることはないが、後の工程で仮基板の一部をエッチング除去（図２４ｃ、図２５ｃ）したときに、配線が撰択的に残るようにできることが好適な撰択基準となる。また、導電性仮基板はフレームの連結部の構成材となるため厚いほうが好ましいが、後でその一部をエッチング除去する工程があるため、適当な厚さを撰択する必要がある。導電性仮基板の厚みとしては、材質にもよるが、例えば銅箔を用いる場合、約０．０３〜０．３ｍｍ程度が好ましい。次に、複数組の配線８２を形成した銅箔８１の配線面にポリイミド接着剤８３を接着した。ここで、ポリイミド接着剤８３は、この材料に限られることなく、例えば、エポキシ系接着フィルム、ポリイミドフィルムに接着剤を塗布したフィルム等も利用可能である。次に、エキシマレーザを用いて外部接続端子用穴８４を形成した（図２４ｂ、図２５ｂ）。後工程における工程簡略化のためには半導体を実装する前に接続端子を設けておくことが好適である。また、この穴８４の形成法として他に、あらかじめドリルやパンチ加工でフィルムに外部接続端子用穴８４を形成しておき、このフィルムを接着する方法を用いてもかまわない。さらにここで、この穴８４に接続端子として用いる半田等の金属（図２４ｆ、図２５ｆの８８に相当）を充填させておいてもかまわないが、後の半導体実装工程、樹脂封止工程では、金属突起が障害となることもあり、後の工程で形成する方が好ましい。半導体素子実装基板部の外部接続端子用穴（または端子）は半導体素子搭載反対面にアレイ状に配置されるようにしるのが好ましい。
次に、配線パターンが形成されている部分の仮基板である電解銅箔の一部をエッチング除去した。このエッチング液として、この実施例の構成の場合、ニッケルに比べて銅の溶解速度が著しく高いエッチング液、エッチング条件を撰択するのがよい。この実施例では、エッチング液としてアルカリエッチャント（メルテックス（株）製、商品名： Ａ プロセス）が、エッチング条件としては例えば液温度を４０℃、スプレー圧力を１．２ｋｇｆ／ｃｍ２とした。ここで示した液の種類、条件は一例にすぎない。この工程によって基板部分のニッケル薄層が露出される。このニッケル薄層だけをエッチングする際には、銅よりニッケルの溶解速度が著しく高いエッチング液、エッチング条件を撰択するのがよい。この実施例では、ニッケルエッチャント（メルテックス（株）製、商品名：メルストリップ Ｎ９５０）で選択的にエッチング除去した。エッチング液の温度を４０℃、スプレー圧力を１．２ｋｇｆ／ｃｍ２とした。ここで示した液の種類、条件も一例にすぎない。このような工程を経て、連結部の仮基板が残され、剛性のある半導体実装用フレームが得れれる（図２４ｃ、図２５ｃ）。この実施例ではこのフレームの銅配線端子部分には無電解ニッケル−金めっきが施される（図では省略）。これは、後工程でチップをワイヤーボンディングするために必要であり、このような表面処理は必要に応じて施せばよい。
さらに半導体チップ８５を搭載する。半導体チップの接着には、半導体用ダイボンディングテープ８６（例えば、日立化成工業（株）製、商品名：ＨＭ−１）を用いた。ここで、チップの下に配線がない場合には、ダイボンド用銀ペーストを用いて接着してもよい。次に半導体端子部と配線とをワイヤボンド１００により接続する（図２４ｄ、図２５ｄ）。半導体端子との接続は、他の方法、例えば、フェイスダウンによるフィリップチップ接続や異方導電性背着剤による接着でもよい。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて各々封止８７する（図２４ｅ、図２５ｅ）。その後、配線８２の接続端子部に設けた接続用穴にはんだボール８８を配置し溶融させて形成する（図２４ｆ、図２５ｆ）。このはんだボール８８はいわゆる外部接続端子となる。連結部１０２によってつながっている複数個の半導体装置を金型で打ち抜いて個々の半導体装置が得られる（図２４ｇ、図２５ｇ）。
この実施例では、半導体実装用フレーム及び半導体装置製造法により、ポリイミドテープ等フィルム基板を用いたＢＧＡ、ＣＳＰ等の半導体装置製造において、十分な剛性を備えたフレームを得ることができ、これを利用することによって半導体装置を精度良く効率良く作製可能になる。
本発明により、半導体チップの高集積度化に対応することができる半導体パッケージを生産性良く、かつ安定的に製造することができる。
図１は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図２は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図３は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図４は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図５は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図６は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図７は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図８は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図９は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１０は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１１は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１２は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１３は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１４は、本発明の半導体パッケージの製造法の一例を説明する平面図である。 図１５は、本発明の半導体パッケージの製造法の一例を説明する平面図である。 図１６は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１７は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１８は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図１９は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図２０は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図２１は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図２２は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図２３は、本発明の半導体パッケージの製造法の一例を説明する平面図である。 図２４は、本発明の半導体パッケージの製造法の一例を説明する断面図である。 図２５は、本発明の半導体パッケージの製造法の一例を説明する断面図である。

Claims (13)

  1. １Ａ）導電性仮支持体の片面に配線を形成する工程、
    １Ｂ）配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    １Ｃ）半導体素子を樹脂封止する工程、
    １Ｄ）導電性仮支持体を除去し配線を露出する工程、
    １Ｅ）露出された配線の外部接続端子が形成される箇所以外に絶縁層を形成する工程、
    １Ｆ）配線の絶縁層が形成されていない箇所に外部接続端子を形成する工程
    を含むことを特徴とする半導体パッケージの製造法。
  2. ２Ａ）導電性仮支持体の片面に配線を形成する工程、
    ２Ｂ）配線が形成された導電性仮支持体の配線が形成された面に絶縁性支持体を形成する工程、
    ２Ｃ）導電性仮支持体を除去し配線を絶縁性支持体に転写する工程、
    ２Ｄ）配線の外部接続端子が形成される箇所の絶縁性支持体を除去し外部接続端子用透孔を設ける工程、
    ２Ｅ）配線が転写された絶縁性支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    ２Ｆ）半導体素子を樹脂封止する工程、
    ２Ｇ）外部接続端子用透孔に配線と導通する外部接続端子を形成する工程
    を含むことを特徴とする半導体パッケージの製造法。
  3. ３Ａ）導電性仮支持体の片面に配線を形成する工程、
    ３Ｂ）配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    ３Ｃ）半導体素子を樹脂封止する工程、
    ３Ｄ）配線の外部接続端子が形成される箇所以外の導電性仮支持体を除去し導電性仮支持体よりなる外部接続端子を形成する工程、
    ３Ｅ）外部接続端子の箇所以外に絶縁層を形成する工程、
    を含むことを特徴とする半導体パッケージの製造法。
  4. ４Ａ）導電性仮支持体の片面に配線を形成する工程、
    ４Ｂ）配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    ４Ｃ）半導体素子を樹脂封止する工程、
    ４Ｄ）導電性仮支持体の半導体素子搭載面と反対側の配線の外部接続端子が形成される箇所に、導電性仮支持体と除去条件が異なる金属パタ−ンを形成する工程、
    ４Ｅ）金属パタ−ンが形成された箇所以外の導電性仮支持体を除去する工程
    を含むことを特徴とする半導体パッケージの製造法。
  5. ５Ａ）絶縁性支持体の片面に複数組の配線を形成する工程、
    ５Ｂ）配線の外部接続端子となる箇所の絶縁性支持体を除去し外部接続端子用透孔を設ける工程
    ５Ｃ）複数組の配線が形成された絶縁性支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    ５Ｄ）半導体素子を樹脂封止する工程、
    ５Ｅ）外部接続端子用透孔に配線と導通する外部接続端子を形成する工程、
    ５Ｆ）個々の半導体パッケ−ジに分離する工程
    を含むことを特徴とする半導体パッケージの製造法。
  6. ６Ａ）導電性仮支持体の片面に複数組の配線を形成する工程、
    ６Ｂ）導電性仮支持体に形成された複数組の配線を所定の単位個数になるように導電性仮支持体を切断分離し、配線が形成された分離導電性仮支持体をフレ−ムに固着する工程、
    ６Ｃ）配線が形成された導電性仮支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    ６Ｄ）半導体素子を樹脂封止する工程、
    ６Ｅ）導電性仮支持体を除去し配線を露出する工程、
    ６Ｆ）露出された配線の外部接続端子が形成される箇所以外に絶縁層を形成する工程、
    ６Ｇ）配線の絶縁層が形成されていない箇所に外部接続端子を形成する工程
    ６Ｈ）個々の半導体パッケ−ジに分離する工程
    を含むことを特徴とする半導体パッケージの製造法。
  7. ７Ａ）絶縁性支持体の片面に複数組の配線を形成する工程、
    ７Ｂ）配線の外部接続端子となる箇所の絶縁性支持体を除去し外部接続端子用透孔を設ける工程
    ７Ｃ）絶縁性支持体に形成された複数組の配線を所定の単位個数になるように絶縁性支持体を切断分離し、配線が形成された分離絶縁性支持体をフレ−ムに固着する工程、
    ７Ｄ）配線が形成された絶縁性支持体に半導体素子を搭載し、半導体素子端子と配線を導通する工程、
    ７Ｅ）半導体素子を樹脂封止する工程、
    ７Ｆ）外部接続端子用透孔に配線と導通する外部接続端子を形成する工程、
    ７Ｇ）個々の半導体パッケ−ジに分離する工程
    を含むことを特徴とする半導体パッケージの製造法。
  8. １層の配線においてその配線の片面が半導体素子と接続する第１の接続機能を持ち、その配線の反対側が外部の配線と接続する第２の接続機能をもつように構成された配線を備えた半導体パッケージの製造法であって、下記８Ａ、８Ｂ、８Ｃ、８Ｄの工程を含むことを特徴とする半導体パッケージの製造法。
    ８Ａ）耐熱性を有する金属箔付き絶縁基材の金属箔を複数組の配線パターンに加工する工程。
    ８Ｂ）後工程で第２の接続機能部となる位置に、絶縁基材側から配線パターンに達する凹部を設ける工程。
    ８Ｃ）配線パターン面及び配線パターンと隣接する絶縁基材面上の所望する位置に、所定の部分を開孔させたフレーム基材を貼り合わせる工程。
    ８Ｄ）半導体素子を搭載し半導体素子端子と配線を導通し半導体素子を樹脂封止する工程。
  9. １層の配線においてその配線の片面が半導体素子と接続する第１の接続機能を持ち、その配線の反対側が外部の配線と接続する第２の接続機能をもつように構成された配線を備えた半導体パッケージの製造法であって、下記９Ａ、９Ｂ、９Ｃ、９Ｄの工程を含むことを特徴とする半導体パッケージの製造法。
    ９Ａ）耐熱性を有する金属箔付き絶縁基材の金属箔を複数組の配線パターンに加工する工程。
    ９Ｂ）後工程で第２の接続機能部となる位置に、絶縁基材側から配線パターンに達する凹部を設ける工程。
    ９Ｃ）配線パターン面及び配線パターンと隣接する絶縁基材面上の所望する位置に、所定の部分を開孔させた第２絶縁基材を貼り合わせ絶縁支持体を構成する工程。
    ９Ｄ）絶縁支持体に形成された複数組の配線を所定の単位個数になるように絶縁支持体を切断分離し、配線が形成された分離絶縁支持体をフレームに固着する工程。
    ９Ｅ）半導体素子を搭載し半導体素子端子と配線を導通し半導体素子樹脂封止する工程。
  10. １０Ａ）支持体の片面に複数組の配線を形成する工程、
    １０Ｂ）配線が形成された支持体に複数個の半導体素子を搭載し、半導体素子端子と配線とを導通させる工程、
    １０Ｃ）導通された複数組の半導体素子と配線とを一括して樹脂封止する工程、
    １０Ｄ）支持体の所望する部分を除去して配線の所定部分を露出させ、露出した配線と電気的に接続した外部接続端子を形成する工程、
    １０Ｅ）個々の半導体パッケ−ジに分離する工程
    を含むことを特徴とする半導体パッケージの製造法。
  11. 半導体素子を樹脂封止した後、封止樹脂硬化物を加熱処理する請求項１〜１０各項記載の半導体パッケージの製造法。
  12. 請求項１〜１１各項記載の方法で製造された半導体パッケージ。
  13. 複数個の半導体素子実装基板部を備え、複数個の半導体素子実装基板部を連結するための連結部を備え、位置合わせマーク部を備えている半導体素子実装用フレームの製造法であって、
    （ａ）導電性仮基板上に半導体素子実装部の配線を作製する工程、
    （ｂ）樹脂基材上に配線を転写する工程、
    （ｃ）導電性仮基板をエッチング除去する工程、
    を含み、（ｃ）の導電性仮基板の除去に際して、導電性仮基板に一部を残し連結部の一部を構成するようにすることを特徴とする半導体素子実装用フレームの製造法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147453A (ja) * 2008-12-19 2010-07-01 Samsung Electro-Mechanics Co Ltd ウエハレベルパッケージの製造方法

Families Citing this family (417)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751561A4 (en) * 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
JP4029910B2 (ja) * 1994-03-18 2008-01-09 日立化成工業株式会社 半導体パッケ−ジの製造法及び半導体パッケ−ジ
US6465743B1 (en) 1994-12-05 2002-10-15 Motorola, Inc. Multi-strand substrate for ball-grid array assemblies and method
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6329711B1 (en) * 1995-11-08 2001-12-11 Fujitsu Limited Semiconductor device and mounting structure
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6159770A (en) * 1995-11-08 2000-12-12 Fujitsu Limited Method and apparatus for fabricating semiconductor device
JP3445895B2 (ja) * 1996-02-28 2003-09-08 日立化成工業株式会社 半導体パッケ−ジ用チップ支持基板
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
WO1997045868A1 (en) * 1996-05-27 1997-12-04 Dai Nippon Printing Co., Ltd. Circuit member for semiconductor device, semiconductor device using the same, and method for manufacturing them
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
DE19640304C2 (de) * 1996-09-30 2000-10-12 Siemens Ag Chipmodul insbesondere zur Implantation in einen Chipkartenkörper
AU4321997A (en) 1996-10-17 1998-05-15 Seiko Epson Corporation Semiconductor device, method of its manufacture, circuit substrate, and film carrier tape
US6962829B2 (en) 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US5866949A (en) * 1996-12-02 1999-02-02 Minnesota Mining And Manufacturing Company Chip scale ball grid array for integrated circuit packaging
US6635514B1 (en) * 1996-12-12 2003-10-21 Tessera, Inc. Compliant package with conductive elastomeric posts
US5907769A (en) * 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
JP2982729B2 (ja) * 1997-01-16 1999-11-29 日本電気株式会社 半導体装置
SG63803A1 (en) * 1997-01-23 1999-03-30 Toray Industries Epoxy-resin composition to seal semiconductors and resin-sealed semiconductor device
US6583444B2 (en) * 1997-02-18 2003-06-24 Tessera, Inc. Semiconductor packages having light-sensitive chips
KR100237328B1 (ko) * 1997-02-26 2000-01-15 김규현 반도체 패키지의 구조 및 제조방법
JPH10284525A (ja) * 1997-04-03 1998-10-23 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6365438B1 (en) * 1997-05-09 2002-04-02 Citizen Watch Co., Ltd. Process for manufacturing semiconductor package and circuit board assembly
FR2764111A1 (fr) * 1997-06-03 1998-12-04 Sgs Thomson Microelectronics Procede de fabrication de boitiers semi-conducteurs comprenant un circuit integre
JP3639088B2 (ja) 1997-06-06 2005-04-13 株式会社ルネサステクノロジ 半導体装置及び配線テープ
US6173490B1 (en) * 1997-08-20 2001-01-16 National Semiconductor Corporation Method for forming a panel of packaged integrated circuits
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Ｃｓｐ型半導体装置及びその製造方法
US5888850A (en) * 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6028354A (en) 1997-10-14 2000-02-22 Amkor Technology, Inc. Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package
US6252010B1 (en) * 1997-10-29 2001-06-26 Hitachi Chemical Company, Ltd. Siloxane-modified polyamideimide resin composition, adhesive film, adhesive sheet and semiconductor device
JPH11163022A (ja) * 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JPH11186432A (ja) * 1997-12-25 1999-07-09 Canon Inc 半導体パッケージ及びその製造方法
JP3819574B2 (ja) * 1997-12-25 2006-09-13 三洋電機株式会社 半導体装置の製造方法
JPH11233684A (ja) * 1998-02-17 1999-08-27 Seiko Epson Corp 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
TW434760B (en) * 1998-02-20 2001-05-16 United Microelectronics Corp Interlaced grid type package structure and its manufacturing method
JP3481117B2 (ja) * 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
US6326239B1 (en) * 1998-04-07 2001-12-04 Denso Corporation Mounting structure of electronic parts and mounting method of electronic parts
US7270867B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier
US6635957B2 (en) 1998-06-10 2003-10-21 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US7271032B1 (en) 1998-06-10 2007-09-18 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6989294B1 (en) 1998-06-10 2006-01-24 Asat, Ltd. Leadless plastic chip carrier with etch back pad singulation
US6933594B2 (en) * 1998-06-10 2005-08-23 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6498099B1 (en) * 1998-06-10 2002-12-24 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation
US6294100B1 (en) 1998-06-10 2001-09-25 Asat Ltd Exposed die leadless plastic chip carrier
US6585905B1 (en) * 1998-06-10 2003-07-01 Asat Ltd. Leadless plastic chip carrier with partial etch die attach pad
US7049177B1 (en) 2004-01-28 2006-05-23 Asat Ltd. Leadless plastic chip carrier with standoff contacts and die attach pad
US8330270B1 (en) 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
US6872661B1 (en) 1998-06-10 2005-03-29 Asat Ltd. Leadless plastic chip carrier with etch back pad singulation and die attach pad array
US7247526B1 (en) 1998-06-10 2007-07-24 Asat Ltd. Process for fabricating an integrated circuit package
US7226811B1 (en) 1998-06-10 2007-06-05 Asat Ltd. Process for fabricating a leadless plastic chip carrier
JP2000156435A (ja) * 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
DE19830159A1 (de) * 1998-07-06 2000-01-20 Siemens Ag Chipmodul mit einem Substrat als Träger für eine ein- oder mehrlagige hochdichte Verdrahtung (High Density Interconnect)
US6092281A (en) 1998-08-28 2000-07-25 Amkor Technology, Inc. Electromagnetic interference shield driver and method
JP4073098B2 (ja) * 1998-11-18 2008-04-09 三洋電機株式会社 半導体装置の製造方法
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
KR20000071383A (ko) 1999-02-26 2000-11-25 마쯔노고오지 배선층 전사용 복합재와 그 제조방법 및 장치
US20020145207A1 (en) * 1999-03-05 2002-10-10 Anderson Sidney Larry Method and structure for integrated circuit package
EP1198005A4 (en) * 1999-03-26 2004-11-24 Hitachi Ltd SEMICONDUCTOR MODULE AND ITS MOUNTING METHOD
US6784541B2 (en) 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
US6310390B1 (en) * 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
JP3521325B2 (ja) * 1999-07-30 2004-04-19 シャープ株式会社 樹脂封止型半導体装置の製造方法
JP3544895B2 (ja) * 1999-07-30 2004-07-21 シャープ株式会社 樹脂封止型半導体装置及びその製造方法
JP3462806B2 (ja) * 1999-08-06 2003-11-05 三洋電機株式会社 半導体装置およびその製造方法
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
KR20020053809A (ko) * 1999-09-10 2002-07-05 가마이 고로 이방성 도전성 필름 부착 반도체 웨이퍼 및 그 제조 방법
JP2001156212A (ja) 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
US6329220B1 (en) * 1999-11-23 2001-12-11 Micron Technology, Inc. Packages for semiconductor die
JP3706533B2 (ja) 2000-09-20 2005-10-12 三洋電機株式会社 半導体装置および半導体モジュール
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US7091606B2 (en) * 2000-01-31 2006-08-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device and semiconductor module
JP3778773B2 (ja) * 2000-05-09 2006-05-24 三洋電機株式会社 板状体および半導体装置の製造方法
US7173336B2 (en) * 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US6656765B1 (en) 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
DE10008203B4 (de) * 2000-02-23 2008-02-07 Vishay Semiconductor Gmbh Verfahren zum Herstellen elektronischer Halbleiterbauelemente
US6562660B1 (en) * 2000-03-08 2003-05-13 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
SG106050A1 (en) * 2000-03-13 2004-09-30 Megic Corp Method of manufacture and identification of semiconductor chip marked for identification with internal marking indicia and protection thereof by non-black layer and device produced thereby
JP2001267459A (ja) * 2000-03-22 2001-09-28 Mitsubishi Electric Corp 半導体装置
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001308095A (ja) * 2000-04-19 2001-11-02 Toyo Kohan Co Ltd 半導体装置およびその製造方法
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
JP3883784B2 (ja) 2000-05-24 2007-02-21 三洋電機株式会社 板状体および半導体装置の製造方法
WO2001093327A1 (en) * 2000-06-02 2001-12-06 Tyco Electronics Amp Gmbh Semiconductor component, electrically conductive structure therefor, and process for production thereof
US6611053B2 (en) * 2000-06-08 2003-08-26 Micron Technology, Inc. Protective structure for bond wires
TW507482B (en) * 2000-06-09 2002-10-21 Sanyo Electric Co Light emitting device, its manufacturing process, and lighting device using such a light-emitting device
TW506236B (en) * 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
US6790760B1 (en) * 2000-07-21 2004-09-14 Agere Systems Inc. Method of manufacturing an integrated circuit package
US6541310B1 (en) * 2000-07-24 2003-04-01 Siliconware Precision Industries Co., Ltd. Method of fabricating a thin and fine ball-grid array package with embedded heat spreader
KR100414479B1 (ko) 2000-08-09 2004-01-07 주식회사 코스타트반도체 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법
US6559537B1 (en) * 2000-08-31 2003-05-06 Micron Technology, Inc. Ball grid array packages with thermally conductive containers
US6624005B1 (en) 2000-09-06 2003-09-23 Amkor Technology, Inc. Semiconductor memory cards and method of making same
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
US6909178B2 (en) * 2000-09-06 2005-06-21 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
TW511422B (en) 2000-10-02 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
JP4589519B2 (ja) * 2000-11-09 2010-12-01 ルネサスエレクトロニクス株式会社 半導体回路部品の製造方法
JP4354109B2 (ja) * 2000-11-15 2009-10-28 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US8623709B1 (en) 2000-11-28 2014-01-07 Knowles Electronics, Llc Methods of manufacture of top port surface mount silicon condenser microphone packages
US7434305B2 (en) 2000-11-28 2008-10-14 Knowles Electronics, Llc. Method of manufacturing a microphone
US6882042B2 (en) 2000-12-01 2005-04-19 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US6770959B2 (en) * 2000-12-15 2004-08-03 Silconware Precision Industries Co., Ltd. Semiconductor package without substrate and method of manufacturing same
US7132744B2 (en) 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6906414B2 (en) 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US20020079572A1 (en) * 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
TW473947B (en) * 2001-02-20 2002-01-21 Siliconware Precision Industries Co Ltd Substrate structure of semiconductor packaging article
TW548843B (en) * 2001-02-28 2003-08-21 Fujitsu Ltd Semiconductor device and method for making the same
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
TW530455B (en) 2001-04-19 2003-05-01 Sanyo Electric Co Switch circuit device of compound semiconductor
US7259448B2 (en) 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
CN101303984B (zh) 2001-06-07 2012-02-15 瑞萨电子株式会社 半导体装置的制造方法
KR100378285B1 (en) * 2001-06-15 2003-03-29 Dongbu Electronics Co Ltd Semiconductor package and fabricating method thereof
KR100434201B1 (ko) 2001-06-15 2004-06-04 동부전자 주식회사 반도체 패키지 및 그 제조 방법
JP2003007917A (ja) * 2001-06-19 2003-01-10 Sanyo Electric Co Ltd 回路装置の製造方法
JP4761662B2 (ja) * 2001-07-17 2011-08-31 三洋電機株式会社 回路装置の製造方法
DE10153615C1 (de) * 2001-10-31 2003-07-24 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von elektronischen Bauteilen
US6873059B2 (en) 2001-11-13 2005-03-29 Texas Instruments Incorporated Semiconductor package with metal foil attachment film
JP3920629B2 (ja) * 2001-11-15 2007-05-30 三洋電機株式会社 半導体装置
US6664615B1 (en) 2001-11-20 2003-12-16 National Semiconductor Corporation Method and apparatus for lead-frame based grid array IC packaging
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
JP3666591B2 (ja) * 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
US6825108B2 (en) 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US6876553B2 (en) 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
SG109495A1 (en) * 2002-04-16 2005-03-30 Micron Technology Inc Semiconductor packages with leadfame grid arrays and components and methods for making the same
EP1357606A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Image sensor semiconductor package
EP1357595A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Ball grid array semiconductor package with resin coated core
DE10224124A1 (de) * 2002-05-29 2003-12-18 Infineon Technologies Ag Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE10237084A1 (de) * 2002-08-05 2004-02-19 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Leiterrahmens und Verfahren zum Herstellen eines oberflächenmontierbaren Halbleiterbauelements
DE10240461A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
US7732914B1 (en) 2002-09-03 2010-06-08 Mclellan Neil Cavity-type integrated circuit package
JP2004119729A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
JP2004165279A (ja) * 2002-11-11 2004-06-10 Mitsui Mining & Smelting Co Ltd 電子部品実装用フィルムキャリアテープ
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
JP3897704B2 (ja) 2003-01-16 2007-03-28 松下電器産業株式会社 リードフレーム
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
JP4245370B2 (ja) * 2003-02-21 2009-03-25 大日本印刷株式会社 半導体装置の製造方法
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
TW587325B (en) * 2003-03-05 2004-05-11 Advanced Semiconductor Eng Semiconductor chip package and method for manufacturing the same
JP3918936B2 (ja) * 2003-03-13 2007-05-23 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP3772984B2 (ja) * 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US20070031996A1 (en) * 2003-04-26 2007-02-08 Chopin Sheila F Packaged integrated circuit having a heat spreader and method therefor
US8574961B2 (en) * 2003-04-29 2013-11-05 Semiconductor Components Industries, Llc Method of marking a low profile packaged semiconductor device
KR100629887B1 (ko) * 2003-05-14 2006-09-28 이규한 금속 칩스케일 반도체패키지 및 그 제조방법
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
US6894376B1 (en) * 2003-06-09 2005-05-17 National Semiconductor Corporation Leadless microelectronic package and a method to maximize the die size in the package
JP3897115B2 (ja) * 2003-07-09 2007-03-22 信越化学工業株式会社 半導体素子の封止方法
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US20050023682A1 (en) * 2003-07-31 2005-02-03 Morio Nakao High reliability chip scale package
US6903449B2 (en) * 2003-08-01 2005-06-07 Micron Technology, Inc. Semiconductor component having chip on board leadframe
JP3838572B2 (ja) * 2003-09-03 2006-10-25 松下電器産業株式会社 固体撮像装置およびその製造方法
US7033517B1 (en) 2003-09-15 2006-04-25 Asat Ltd. Method of fabricating a leadless plastic chip carrier
US7009286B1 (en) 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
US7872686B2 (en) * 2004-02-20 2011-01-18 Flextronics International Usa, Inc. Integrated lens and chip assembly for a digital camera
DE112004002761T5 (de) * 2004-02-26 2007-02-08 Infineon Technologies Ag Eine nicht verbleite Halbleiterbaugruppe und ein Verfahren, um diese zusammenzusetzen
US11081370B2 (en) * 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
JP5004410B2 (ja) * 2004-04-26 2012-08-22 Ｔｏｗａ株式会社 光素子の樹脂封止成形方法および樹脂封止成形装置
DE102004020580A1 (de) * 2004-04-27 2005-11-17 Infineon Technologies Ag Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US7091581B1 (en) 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7432586B2 (en) * 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7411281B2 (en) 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
WO2006004671A2 (en) * 2004-06-25 2006-01-12 Tessera, Inc. Microelectronic package structure with spherical contact pins
JP4596846B2 (ja) * 2004-07-29 2010-12-15 三洋電機株式会社 回路装置の製造方法
US7135781B2 (en) * 2004-08-10 2006-11-14 Texas Instruments Incorporated Low profile, chip-scale package and method of fabrication
US7632747B2 (en) * 2004-08-19 2009-12-15 Micron Technology, Inc. Conductive structures for microfeature devices and methods for fabricating microfeature devices
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
US7595225B1 (en) 2004-10-05 2009-09-29 Chun Ho Fan Leadless plastic chip carrier with contact standoff
JP5128047B2 (ja) * 2004-10-07 2013-01-23 Ｔｏｗａ株式会社 光デバイス及び光デバイスの生産方法
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US7358119B2 (en) * 2005-01-12 2008-04-15 Asat Ltd. Thin array plastic package without die attach pad and process for fabricating the same
US7394151B2 (en) * 2005-02-15 2008-07-01 Alpha & Omega Semiconductor Limited Semiconductor package with plated connection
DE102005007486B4 (de) 2005-02-17 2011-07-14 Infineon Technologies AG, 81669 Halbleiterbauteil mit oberflächenmontierbarem Gehäuse, Montageanordnung und Verfahren zur Herstellung desselben
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
US7298052B2 (en) * 2005-04-22 2007-11-20 Stats Chippac Ltd. Micro chip-scale-package system
US7588992B2 (en) * 2005-06-14 2009-09-15 Intel Corporation Integrated thin-film capacitor with etch-stop layer, process of making same, and packages containing same
US7556984B2 (en) * 2005-06-17 2009-07-07 Boardtek Electronics Corp. Package structure of chip and the package method thereof
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
US7985357B2 (en) * 2005-07-12 2011-07-26 Towa Corporation Method of resin-sealing and molding an optical device
US7348663B1 (en) 2005-07-15 2008-03-25 Asat Ltd. Integrated circuit package and method for fabricating same
US7790514B2 (en) * 2005-07-21 2010-09-07 Chipmos Technologies Inc. Manufacturing process for a chip package structure
US7803666B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a Quad Flat Non-leaded chip package structure
TWI255561B (en) * 2005-07-21 2006-05-21 Chipmos Technologies Inc Manufacturing process for chip package without core
US7851270B2 (en) * 2005-07-21 2010-12-14 Chipmos Technologies Inc. Manufacturing process for a chip package structure
US7803667B2 (en) * 2005-07-21 2010-09-28 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US7851262B2 (en) * 2005-07-21 2010-12-14 Chipmos Technologies Inc. Manufacturing process for a chip package structure
US7795079B2 (en) * 2005-07-21 2010-09-14 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
US20090068797A1 (en) * 2005-07-21 2009-03-12 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
TWI305389B (en) * 2005-09-05 2009-01-11 Advanced Semiconductor Eng Matrix package substrate process
JP2007081232A (ja) * 2005-09-15 2007-03-29 Renesas Technology Corp 半導体装置の製造方法
US7410830B1 (en) 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US20070138240A1 (en) * 2005-12-15 2007-06-21 Aleksandra Djordjevic Method for forming leadframe assemblies
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP2007207921A (ja) * 2006-01-31 2007-08-16 Stanley Electric Co Ltd 表面実装型光半導体デバイスの製造方法
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
JP4799385B2 (ja) * 2006-05-11 2011-10-26 パナソニック株式会社 樹脂封止型半導体装置の製造方法およびそのための配線基板
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
JP2007317822A (ja) * 2006-05-25 2007-12-06 Sony Corp 基板処理方法及び半導体装置の製造方法
US8092102B2 (en) * 2006-05-31 2012-01-10 Flextronics Ap Llc Camera module with premolded lens housing and method of manufacture
US7638867B2 (en) * 2006-06-02 2009-12-29 Intel Corporation Microelectronic package having solder-filled through-vias
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
TWI314774B (en) * 2006-07-11 2009-09-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US8101464B2 (en) 2006-08-30 2012-01-24 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
US9281218B2 (en) * 2006-08-30 2016-03-08 United Test And Assembly Center Ltd. Method of producing a semiconductor package
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
MY143209A (en) * 2006-10-06 2011-03-31 Hitachi Chemical Co Ltd Liquid resin composition for electronic part sealing, and electronic part apparatus utilizing the same
US7704800B2 (en) * 2006-11-06 2010-04-27 Broadcom Corporation Semiconductor assembly with one metal layer after base metal removal
KR100814830B1 (ko) * 2006-11-22 2008-03-20 삼성에스디아이 주식회사 플라즈마 표시 장치 및 이의 구동방법
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9082607B1 (en) 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US20080188020A1 (en) * 2007-02-05 2008-08-07 Kuo Wei-Min Method of LED packaging on transparent flexible film
US7927920B2 (en) * 2007-02-15 2011-04-19 Headway Technologies, Inc. Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package
JP4605177B2 (ja) * 2007-04-20 2011-01-05 日立化成工業株式会社 半導体搭載基板
US7816176B2 (en) * 2007-05-29 2010-10-19 Headway Technologies, Inc. Method of manufacturing electronic component package
US8365397B2 (en) 2007-08-02 2013-02-05 Em Research, Inc. Method for producing a circuit board comprising a lead frame
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
JP2009147336A (ja) * 2007-12-12 2009-07-02 Rohm & Haas Electronic Materials Llc 密着性の促進
US8488046B2 (en) 2007-12-27 2013-07-16 Digitaloptics Corporation Configurable tele wide module
JP5110441B2 (ja) * 2008-01-15 2012-12-26 大日本印刷株式会社 半導体装置用配線部材、半導体装置用複合配線部材、および樹脂封止型半導体装置
US8063470B1 (en) * 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US20100084748A1 (en) * 2008-06-04 2010-04-08 National Semiconductor Corporation Thin foil for use in packaging integrated circuits
US8375577B2 (en) * 2008-06-04 2013-02-19 National Semiconductor Corporation Method of making foil based semiconductor package
US7836586B2 (en) * 2008-08-21 2010-11-23 National Semiconductor Corporation Thin foil semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
JP5629969B2 (ja) * 2008-09-29 2014-11-26 凸版印刷株式会社 リードフレーム型基板の製造方法と半導体装置の製造方法
CN101740404B (zh) * 2008-11-05 2011-09-28 矽品精密工业股份有限公司 一种半导体封装件的结构以及其制法
TWI414048B (zh) * 2008-11-07 2013-11-01 Advanpack Solutions Pte Ltd 半導體封裝件與其製造方法
CN101740424B (zh) * 2008-11-13 2011-10-05 南茂科技股份有限公司 芯片封装结构的制程
CN101740410B (zh) * 2008-11-13 2011-10-05 南茂科技股份有限公司 芯片封装结构的制程
CN101740406B (zh) * 2008-11-20 2012-12-26 南茂科技股份有限公司 四方扁平无引脚封装的制造方法
KR101030356B1 (ko) * 2008-12-08 2011-04-20 삼성전기주식회사 반도체 패키지의 제조 방법
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
JP5058144B2 (ja) * 2008-12-25 2012-10-24 新光電気工業株式会社 半導体素子の樹脂封止方法
TWI393193B (zh) * 2009-01-15 2013-04-11 Chipmos Technologies Inc 晶片封裝結構的製程
TWI387015B (zh) * 2009-01-15 2013-02-21 Chipmos Technologies Inc 晶片封裝結構的製程
US8071427B2 (en) * 2009-01-29 2011-12-06 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component and structure therefor
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US10199311B2 (en) 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US8367473B2 (en) * 2009-05-13 2013-02-05 Advanced Semiconductor Engineering, Inc. Substrate having single patterned metal layer exposing patterned dielectric layer, chip package structure including the substrate, and manufacturing methods thereof
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
JP5428667B2 (ja) * 2009-09-07 2014-02-26 日立化成株式会社 半導体チップ搭載用基板の製造方法
TWI425603B (zh) * 2009-09-08 2014-02-01 Advanced Semiconductor Eng 晶片封裝體
US20110061234A1 (en) * 2009-09-15 2011-03-17 Jun-Chung Hsu Method For Fabricating Carrier Board Having No Conduction Line
US8334584B2 (en) * 2009-09-18 2012-12-18 Stats Chippac Ltd. Integrated circuit packaging system with quad flat no-lead package and method of manufacture thereof
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US8101470B2 (en) * 2009-09-30 2012-01-24 National Semiconductor Corporation Foil based semiconductor package
US8803300B2 (en) * 2009-10-01 2014-08-12 Stats Chippac Ltd. Integrated circuit packaging system with protective coating and method of manufacture thereof
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8786062B2 (en) * 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US7943424B1 (en) * 2009-11-30 2011-05-17 Alpha & Omega Semiconductor Incorporated Encapsulation method for packaging semiconductor components with external leads
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
DE102009060480A1 (de) * 2009-12-18 2011-06-22 Schweizer Electronic AG, 78713 Leiterstrukturelement und Verfahren zum Herstellen eines Leiterstrukturelements
JP2011134960A (ja) * 2009-12-25 2011-07-07 Hitachi Chem Co Ltd 半導体装置、その製造法、半導体素子接続用配線基材、半導体装置搭載配線板及びその製造法
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP5232185B2 (ja) * 2010-03-05 2013-07-10 株式会社東芝 半導体装置の製造方法
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
TWI453844B (zh) * 2010-03-12 2014-09-21 矽品精密工業股份有限公司 四方平面無導腳半導體封裝件及其製法
US8420508B2 (en) * 2010-03-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8373279B2 (en) * 2010-04-23 2013-02-12 Infineon Technologies Ag Die package
US8917521B2 (en) 2010-04-28 2014-12-23 Advanpack Solutions Pte Ltd. Etch-back type semiconductor package, substrate and manufacturing method thereof
CN101819951B (zh) * 2010-05-07 2012-01-25 日月光半导体制造股份有限公司 基板及应用其的半导体封装件与其制造方法
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
JP2012069919A (ja) * 2010-08-25 2012-04-05 Toshiba Corp 半導体装置の製造方法
US8709874B2 (en) * 2010-08-31 2014-04-29 Advanpack Solutions Pte Ltd. Manufacturing method for semiconductor device carrier and semiconductor package using the same
JP5242644B2 (ja) * 2010-08-31 2013-07-24 株式会社東芝 半導体記憶装置
US8435834B2 (en) 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
JP5049382B2 (ja) 2010-12-21 2012-10-17 パナソニック株式会社 発光装置及びそれを用いた照明装置
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
TWI453872B (zh) * 2011-06-23 2014-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
US20130001761A1 (en) * 2011-07-03 2013-01-03 Rogren Philip E Lead carrier with thermally fused package components
CN102244061A (zh) * 2011-07-18 2011-11-16 江阴长电先进封装有限公司 Low-k芯片封装结构
JP2013023766A (ja) * 2011-07-26 2013-02-04 Hitachi Chemical Co Ltd テープキャリア付半導体実装用導電基材の表面処理方法、ならびにこの処理方法を用いてなるテープキャリア付半導体実装用導電基材および半導体パッケージ
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
CN103999484B (zh) 2011-11-04 2017-06-30 美商楼氏电子有限公司 作为声学设备中的屏障的嵌入式电介质和制造方法
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
CN102376672B (zh) * 2011-11-30 2014-10-29 江苏长电科技股份有限公司 无基岛球栅阵列封装结构及其制造方法
CN102683315B (zh) * 2011-11-30 2015-04-29 江苏长电科技股份有限公司 滚镀四面无引脚封装结构及其制造方法
JP6165411B2 (ja) * 2011-12-26 2017-07-19 富士通株式会社 電子部品及び電子機器
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8569112B2 (en) * 2012-03-20 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and leadframe etching and method of manufacture thereof
US9324641B2 (en) 2012-03-20 2016-04-26 Stats Chippac Ltd. Integrated circuit packaging system with external interconnect and method of manufacture thereof
US9312194B2 (en) 2012-03-20 2016-04-12 Stats Chippac Ltd. Integrated circuit packaging system with terminals and method of manufacture thereof
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9040346B2 (en) * 2012-05-03 2015-05-26 Infineon Technologies Ag Semiconductor package and methods of formation thereof
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9397031B2 (en) * 2012-06-11 2016-07-19 Utac Thai Limited Post-mold for semiconductor package having exposed traces
JP6029873B2 (ja) * 2012-06-29 2016-11-24 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体装置の製造方法
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9078063B2 (en) 2012-08-10 2015-07-07 Knowles Electronics, Llc Microphone assembly with barrier to prevent contaminant infiltration
KR102126009B1 (ko) * 2012-09-07 2020-06-23 이오플렉스 리미티드 인쇄 형태의 단자 패드를 갖는 리드 캐리어
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
TWI508238B (zh) * 2012-12-17 2015-11-11 Princo Corp 晶片散熱系統
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP5592526B2 (ja) * 2013-04-08 2014-09-17 ルネサスエレクトロニクス株式会社 樹脂封止型半導体装置の製造方法
CN103325753A (zh) * 2013-05-16 2013-09-25 华天科技（西安）有限公司 一种基于无框架csp封装背面植球塑封封装件及其制作工艺
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US10242953B1 (en) 2015-05-27 2019-03-26 Utac Headquarters PTE. Ltd Semiconductor package with plated metal shielding and a method thereof
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9401287B2 (en) * 2014-02-07 2016-07-26 Altera Corporation Methods for packaging integrated circuits
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US10103037B2 (en) * 2014-05-09 2018-10-16 Intel Corporation Flexible microelectronic systems and methods of fabricating the same
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US20160005679A1 (en) * 2014-07-02 2016-01-07 Nxp B.V. Exposed die quad flat no-leads (qfn) package
CN105431292B (zh) 2014-07-11 2018-06-08 英特尔公司 可弯曲并且可拉伸的电子器件和方法
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
US20160064299A1 (en) * 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US20160218021A1 (en) * 2015-01-27 2016-07-28 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9633883B2 (en) 2015-03-20 2017-04-25 Rohinni, LLC Apparatus for transfer of semiconductor devices
US10002843B2 (en) * 2015-03-24 2018-06-19 Advanced Semiconductor Engineering, Inc. Semiconductor substrate structure, semiconductor package and method of manufacturing the same
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
KR101637189B1 (ko) * 2015-06-12 2016-07-20 주식회사 에스에프에이반도체 반도체 패키지 제조방법
US9794661B2 (en) 2015-08-07 2017-10-17 Knowles Electronics, Llc Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package
US10206288B2 (en) 2015-08-13 2019-02-12 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10032645B1 (en) 2015-11-10 2018-07-24 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
CN105489542B (zh) * 2015-11-27 2019-06-14 矽力杰半导体技术(杭州)有限公司 芯片封装方法及芯片封装结构
US10165677B2 (en) * 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut
DE102015122282A1 (de) * 2015-12-18 2017-06-22 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zu dessen Herstellung
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
JP6610497B2 (ja) * 2016-10-14 2019-11-27 オムロン株式会社 電子装置およびその製造方法
US10141215B2 (en) 2016-11-03 2018-11-27 Rohinni, LLC Compliant needle for direct transfer of semiconductor devices
US10471545B2 (en) 2016-11-23 2019-11-12 Rohinni, LLC Top-side laser for direct transfer of semiconductor devices
US10504767B2 (en) 2016-11-23 2019-12-10 Rohinni, LLC Direct transfer apparatus for a pattern array of semiconductor device die
KR102040296B1 (ko) * 2016-12-19 2019-11-04 삼성에스디아이 주식회사 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR102052199B1 (ko) * 2016-12-23 2019-12-04 삼성에스디아이 주식회사 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
US10062588B2 (en) 2017-01-18 2018-08-28 Rohinni, LLC Flexible support substrate for transfer of semiconductor devices
CN108346587A (zh) * 2017-01-25 2018-07-31 新加坡有限公司 芯片封装器件及封装方法
US10128169B1 (en) 2017-05-12 2018-11-13 Stmicroelectronics, Inc. Package with backside protective layer during molding to prevent mold flashing failure
US10847384B2 (en) 2017-05-31 2020-11-24 Palo Alto Research Center Incorporated Method and fixture for chip attachment to physical objects
US10643863B2 (en) 2017-08-24 2020-05-05 Advanced Semiconductor Engineering, Inc. Semiconductor package and method of manufacturing the same
TWM555065U (zh) * 2017-09-05 2018-02-01 恆勁科技股份有限公司 電子封裝件及其封裝基板
US10410905B1 (en) 2018-05-12 2019-09-10 Rohinni, LLC Method and apparatus for direct transfer of multiple semiconductor devices
WO2020067495A1 (ja) * 2018-09-28 2020-04-02 日亜化学工業株式会社 発光モジュール及びその製造方法
US11094571B2 (en) 2018-09-28 2021-08-17 Rohinni, LLC Apparatus to increase transferspeed of semiconductor devices with micro-adjustment
US20200203242A1 (en) * 2018-12-19 2020-06-25 Texas Instruments Incorporated Low cost reliable fan-out fan-in chip scale package
JP7335036B2 (ja) 2019-03-29 2023-08-29 ラピスセミコンダクタ株式会社 半導体パッケージの製造方法
CN110233113A (zh) * 2019-06-17 2019-09-13 青岛歌尔微电子研究院有限公司 一种芯片的封装方法
CN113035722A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 具有选择性模制的用于镀覆的封装工艺
CN113035721A (zh) 2019-12-24 2021-06-25 维谢综合半导体有限责任公司 用于侧壁镀覆导电膜的封装工艺
CN111341672B (zh) * 2020-05-15 2020-10-20 深圳市汇顶科技股份有限公司 半导体封装方法及其封装结构
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02153542A (ja) * 1988-12-05 1990-06-13 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JPH0394459A (ja) * 1989-09-06 1991-04-19 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0399456A (ja) * 1989-09-06 1991-04-24 Motorola Inc 半導体装置およびその製造方法
JPH05109922A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878555A (en) * 1970-05-14 1975-04-15 Siemens Ag Semiconductor device mounted on an epoxy substrate
US3748543A (en) * 1971-04-01 1973-07-24 Motorola Inc Hermetically sealed semiconductor package and method of manufacture
US4376287A (en) * 1980-10-29 1983-03-08 Rca Corporation Microwave power circuit with an active device mounted on a heat dissipating substrate
US4602271A (en) * 1981-07-22 1986-07-22 International Business Machines Corporation Personalizable masterslice substrate for semiconductor chips
FR2524707B1 (fr) * 1982-04-01 1985-05-31 Cit Alcatel Procede d'encapsulation de composants semi-conducteurs, et composants encapsules obtenus
JPS5943554A (ja) * 1982-09-03 1984-03-10 Toshiba Corp 樹脂封止半導体装置
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPS59231825A (ja) 1983-06-14 1984-12-26 Toshiba Corp 半導体装置
JPS60160624A (ja) 1984-01-31 1985-08-22 Sharp Corp 半導体チツプの絶縁分離方法
US4688150A (en) * 1984-06-15 1987-08-18 Texas Instruments Incorporated High pin count chip carrier package
JPS61177759A (ja) 1985-02-04 1986-08-09 Hitachi Micro Comput Eng Ltd 半導体装置
JPS61222151A (ja) * 1985-03-27 1986-10-02 Ibiden Co Ltd 半導体搭載用プリント配線板の製造方法
JPS6223091A (ja) 1985-07-24 1987-01-31 株式会社日立製作所 表示制御装置
US4700473A (en) 1986-01-03 1987-10-20 Motorola Inc. Method of making an ultra high density pad array chip carrier
US4969257A (en) * 1987-09-04 1990-11-13 Shinko Electric Industries, Co., Ltd. Transfer sheet and process for making a circuit substrate
JPH081988B2 (ja) 1987-09-30 1996-01-10 日立化成工業株式会社 配線板の製造法
US4890383A (en) * 1988-01-15 1990-01-02 Simens Corporate Research & Support, Inc. Method for producing displays and modular components
JPH01289273A (ja) 1988-05-17 1989-11-21 Matsushita Electric Ind Co Ltd 配線基板
EP0351581A1 (de) 1988-07-22 1990-01-24 Oerlikon-Contraves AG Hochintegrierte Schaltung sowie Verfahren zu deren Herstellung
FR2645680B1 (fr) * 1989-04-07 1994-04-29 Thomson Microelectronics Sa Sg Encapsulation de modules electroniques et procede de fabrication
US5077633A (en) 1989-05-01 1991-12-31 Motorola Inc. Grounding an ultra high density pad array chip carrier
WO1993017457A1 (en) * 1989-07-01 1993-09-02 Ryo Enomoto Substrate for mounting semiconductor and method of producing the same
JP2840317B2 (ja) 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
JPH03178152A (ja) 1989-12-06 1991-08-02 Sony Chem Corp モールドｉｃおよびその製造方法
US5250470A (en) * 1989-12-22 1993-10-05 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device with corrosion resistant leads
JPH0426545A (ja) 1990-05-18 1992-01-29 Sumitomo Metal Ind Ltd 半導体磁器及びその製造方法
US5173766A (en) 1990-06-25 1992-12-22 Lsi Logic Corporation Semiconductor device package and method of making such a package
JP2737373B2 (ja) 1990-07-12 1998-04-08 富士通株式会社 リードフレーム及び集積回路の製造方法
JP3094430B2 (ja) 1990-08-10 2000-10-03 株式会社ブリヂストン 履帯用ゴムパッド
US5399903A (en) 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP2897409B2 (ja) 1990-11-15 1999-05-31 凸版印刷株式会社 Ｉｃパッケージ
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
JP3094459B2 (ja) 1990-12-28 2000-10-03 ソニー株式会社 電界放出型カソードアレイの製造方法
JPH04241445A (ja) 1991-01-16 1992-08-28 Nec Corp 半導体集積回路装置
JP2962586B2 (ja) * 1991-03-05 1999-10-12 新光電気工業株式会社 半導体装置とその製造方法及びこれに用いる接合体
US5218759A (en) * 1991-03-18 1993-06-15 Motorola, Inc. Method of making a transfer molded semiconductor device
US5153385A (en) 1991-03-18 1992-10-06 Motorola, Inc. Transfer molded semiconductor package with improved adhesion
KR970011620B1 (ko) * 1991-05-23 1997-07-12 모토로라 인코포레이티드 집적회로 칩 캐리어
JPH0582667A (ja) 1991-09-24 1993-04-02 Mitsubishi Electric Corp リード付き配線基板
JPH05129473A (ja) * 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
JP2994510B2 (ja) 1992-02-10 1999-12-27 ローム株式会社 半導体装置およびその製法
US5313365A (en) * 1992-06-30 1994-05-17 Motorola, Inc. Encapsulated electronic package
JP2632762B2 (ja) 1992-07-29 1997-07-23 株式会社三井ハイテック 半導体素子搭載用基板の製造方法
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
JPH06244231A (ja) * 1993-02-01 1994-09-02 Motorola Inc 気密半導体デバイスおよびその製造方法
US6262477B1 (en) * 1993-03-19 2001-07-17 Advanced Interconnect Technologies Ball grid array electronic package
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5454161A (en) * 1993-04-29 1995-10-03 Fujitsu Limited Through hole interconnect substrate fabrication process
JPH0758161A (ja) 1993-08-10 1995-03-03 Nippon Steel Corp フィルムキャリヤ及びこのフィルムキャリヤを用いた半導体装置
US5467252A (en) * 1993-10-18 1995-11-14 Motorola, Inc. Method for plating using nested plating buses and semiconductor device having the same
EP0751561A4 (en) * 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
US5579207A (en) * 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US5766053A (en) * 1995-02-10 1998-06-16 Micron Technology, Inc. Internal plate flat-panel field emission display
US5612256A (en) * 1995-02-10 1997-03-18 Micron Display Technology, Inc. Multi-layer electrical interconnection structures and fabrication methods
US5537738A (en) * 1995-02-10 1996-07-23 Micron Display Technology Inc. Methods of mechanical and electrical substrate connection
JPH0913991A (ja) 1995-06-27 1997-01-14 Kubota Corp 過給器付きディーゼルエンジンのガバナ装置
CN101809137B (zh) 2007-07-25 2012-02-29 国立大学法人广岛大学 固化洗涤剂组合物及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02153542A (ja) * 1988-12-05 1990-06-13 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JPH0394459A (ja) * 1989-09-06 1991-04-19 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JPH0399456A (ja) * 1989-09-06 1991-04-24 Motorola Inc 半導体装置およびその製造方法
JPH05109922A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010147453A (ja) * 2008-12-19 2010-07-01 Samsung Electro-Mechanics Co Ltd ウエハレベルパッケージの製造方法

Also Published As

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JP3247384B2 (ja) 2002-01-15
JP5104978B2 (ja) 2012-12-19
US6746897B2 (en) 2004-06-08
EP1213754A3 (en) 2005-05-25
KR20040028799A (ko) 2004-04-03
CN1516251A (zh) 2004-07-28
EP1213756A3 (en) 2005-05-25

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