CN101740424B - 芯片封装结构的制程 - Google Patents

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Abstract

本发明揭示一种芯片封装结构的制程如下所述。首先，提供一具有多个第一开口的图案化导电层与一配置于其上的第一图案化防焊层。接着，形成一第二图案化防焊层于图案化导电层上，以使第一与第二图案化防焊层分别配置于图案化导电层的相对二表面上。然后，接合多个芯片至第一图案化防焊层上。之后，借由多条导线电性连接芯片至图案化导电层，其中导线贯穿图案化导电层的第一开口。接着，形成至少一封装胶体。然后，分割封装胶体、第一与第二图案化防焊层。

Description

芯片封装结构的制程
技术领域
本发明是有关于一种芯片封装结构的制程，且特别是有关于一种较薄的芯片封装结构的制程。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的制程主要分为三个阶段：集成电路设计、集成电路的制作及集成电路的封装。
在集成电路的制程中，芯片是经由晶片(wafer)制作、电路设计以及切割晶片等步骤而完成。晶片具有一有源面，其为有多个有源元件形成于其上的表面。于形成晶片内的集成电路之后，在晶片的有源面上形成多个接垫，以使由切割晶片所形成的芯片可透过接垫电性连接至承载器。承载器可为一导线架或一线路板。芯片经由打线接合(wire bonding)或倒装焊(flip chip bonding)等方式电性连接至承载器(carrier)，其中芯片的接垫电性连接至承载器的接垫，以形成一芯片封装结构。
一般而言，现有的线路板制程都必需用到核心介电层，而图案化线路层与图案化介电层以全加成法(fully additive process)、半加成法(semi-additiveprocess)、减成法(subtractive process)或是其他适合的方法交替地堆叠于核心介电层上。由前述可知，核心介电层的厚度为线路板的总厚度的主要部分。因此，若无法有效地降低核心介电层的厚度，势必不利于降低芯片封装结构的总厚度。
发明内容
本发明提供一种芯片封装结构的制程，其可制得厚度较薄的芯片封装结构。
本发明提出一种芯片封装结构的制程如下所述。首先，提供一图案化导电层与一第一图案化防焊层，其中图案化导电层具有多个第一开口，第一图案化防焊层配置于图案化导电层上。接着，形成一第二图案化防焊层于图案化导电层上，以使第一图案化防焊层与第二图案化防焊层分别配置于图案化导电层的相对二表面上。然后，接合多个芯片至第一图案化防焊层上，以使第一图案化防焊层位于芯片与图案化导电层之间。之后，借由多条导线电性连接芯片至图案化导电层，其中导线贯穿图案化导电层的第一开口。接着，形成至少一封装胶体，以包覆图案化导电层、第一图案化防焊层、第二图案化防焊层、芯片以及导线。然后，分离封装胶体、第一图案化防焊层与第二图案化防焊层。
在本发明的一实施例中，提供图案化导电层与第一图案化防焊层的方法如下所述。首先，提供一导电层。接着，形成一防焊层于导电层上。然后，图案化防焊层以形成第一图案化防焊层，其中第一图案化防焊层暴露出部分导电层。之后，图案化导电层以形成图案化导电层。
在本发明的一实施例中，提供图案化导电层与第一图案化防焊层的方法方法如下所述。首先，提供一防焊层。接着，形成一导电层于防焊层上。然后，图案化防焊层以形成第一图案化防焊层，其中第一图案化防焊层暴露出部分导电层。之后，图案化导电层以形成图案化导电层。
在本发明的一实施例中，提供图案化导电层与第一图案化防焊层的方法如下所述。首先，提供一导电层。接着，形成一防焊层于导电层上。图案化导电层以形成图案化导电层。然后，图案化防焊层以形成第一图案化防焊层。
在本发明的一实施例中，提供图案化导电层与第一图案化防焊层的方法如下所述。首先，提供一防焊层。接着，形成一导电层于防焊层上。然后，图案化导电层以形成图案化导电层。之后，图案化防焊层以形成第一图案化防焊层。
在本发明的一实施例中，多个第二开口形成于第一图案化防焊层上，其中第二开口暴露出各芯片的局部区域。
在本发明的一实施例中，多个第三开口形成于第二图案化防焊层上，且第三开口暴露出部分图案化导电层以及各芯片的局部区域。
在本发明的一实施例中，多个第四开口形成于第二图案化防焊层上。
在本发明的一实施例中，芯片封装结构的制程更包括于各第四开口中形成一外部电极，并经由第四开口使外部电极电性连接至图案化导电层。
在本发明的一实施例中，芯片封装结构的制程更包括形成一粘着层于芯片与第一图案化防焊层之间。
在本发明的一实施例中，粘着层为一B阶粘着层。
在本发明的一实施例中，B阶粘着层预先形成于芯片的一有源面上。
在本发明的一实施例中，在芯片粘着至图案化导电层之前，B阶粘着层形成于图案化导电层上。
在本发明的一实施例中，第一图案化防焊层为一B阶胶层。
基于上述，本发明的芯片封装结构的制程可在不需用到核心介电层的情况下，制作芯片封装结构，故本发明的芯片封装结构的制程所制得的芯片封装结构的厚度小于现有的芯片封装结构的厚度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A至图1J为本发明一实施例的芯片封装结构的制程剖面图。
主要元件符号说明：
100、100’：芯片封装结构
110：导电层
112：第一表面
114：第二表面
120：第一图案化防焊层
122：第二开口
130：图案化导电层
132：引脚
134：第一接垫
136：第一开口
140：第二图案化防焊层
142：第四开口
144：第三开口
150：芯片
152：有源面
154：背面
156：第二接垫
160：导线
170：粘着层
180、180’：封装胶体
190：外部电极
W：侧壁
具体实施方式
本发明的实施例可参照对应的图示，且于图示或描述中标号相同之处为彼此相同或相似。
图1A至图1J为本发明一实施例的芯片封装结构的制程剖面图。请参照图1A，提供一导电层110与一第一图案化防焊层120，其中导电层110具有相对的一第一表面112与一第二表面114，第一图案化防焊层120具有多个第二开口122。此外，第一图案化防焊层120配置于导电层110的第一表面112上。在一较佳的实施例中，可对导电层110施加一棕化(brown oxidation)制程或一黑化(black oxidation)制程，以增加导电层110的表面粗糙度。如此，可提升导电层110与第一图案化防焊层120的接合度。
在本实施例中，形成第一图案化防焊层120的方法为贴附一B阶胶膜(Bstaged film)于导电层110的第一表面112上，其中B阶胶膜亦为一防焊层，且此固态状的防焊层于贴附至导电层110之前或之后可被图案化而形成第一图案化防焊层120。在一实施例中，第一图案化防焊层120的形成方式包括先于导电层110的第一表面112上涂布一液态防焊材料(例如B阶液态防焊材料)，然后，固化与图案化此液态防焊材料，以形成第一图案化防焊层120，固化方式可借由加热或是照射紫外光。在本实施例中，第一图案化防焊层120可为一B阶胶膜。再者，第一图案化防焊层120可为一感光性的B阶胶膜。
接着，请参照图1B，以曝光显影以及蚀刻的方式图案化导电层110，以形成一图案化导电层130，其中图案化导电层130具有多个引脚132与多个第一开口136。值得注意的是，前述形成图案化导电层130与第一图案化防焊层120的图案化制程的顺序并非用以限定本发明。
然后，请参照图1C，于图案化导电层130的第二表面114上形成一第二图案化防焊层140，第二图案化防焊层140具有多个第三开口144，其中部分第二表面114暴露于第二图案化防焊层140之外。换言之，形成于部分第二表面114上的第二图案化防焊层140定义出多个第一接垫134。第二图案化防焊层140的形成方法包括封胶、印刷或薄膜贴附。在一较佳的实施例中，可进行一电镀制程(plating process)，以于第一接垫134上形成一电镀导电层(未绘示)。前述电镀导电层可为一镍/金叠层或是其他适合的金属层。
之后，请参照图1D，将多个芯片150粘着至第一图案化防焊层120，并形成多条导线160，以连接第一接垫134与芯片150。各芯片150具有一有源面152、一相对于有源面152的背面154、多个配置于有源面152上的第二接垫156，且一第一开口136暴露出这些第二接垫156。各芯片150借由一配置于芯片150与第一图案化防焊层120之间的粘着层170粘着至第一图案化防焊层120，其中第一图案化防焊层120位于图案化导电层130与各芯片150之间。在一实施例中，芯片150可不需经由粘着层170而直接粘着至第一图案化防焊层120上，其中第一图案化防焊层120为一形成于导电层130上的B阶胶膜，而且，在芯片150粘着之前，此B阶胶膜未被完全固化。
在本实施例中，导线160是以打线接合的方式形成，且各导线160电性连接一第一接垫134与一第二接垫156。导线160例如为金导线。
在本实施例中，粘着层170例如为一B阶粘着层。B阶粘着层可为ABLESTIK的8008或8008TH。此外，B阶粘着层亦可为ABLESTIK的6200、6201或6202或HITACHI Chemical CO.，Ltd.提供的SA-200-6、SA-200-10。在本发明的一实施例中，B阶粘着层170形成在晶片的有源面。当晶片被切割时，可形成多个芯片150，且芯片150具有位于其有源面152上的粘着层170。因此，B阶粘着层170有利于量产。此外，B阶粘着层170的形成方式包括旋转涂布、印刷或是其他适合的制程。更明确而言，粘着层170是形成在芯片150的有源面152上。具体而言，可先提供一晶片，其具有多个成阵列排列的芯片150。然后，于芯片150的有源面152上形成一二阶粘着层，并借由加热或是照射紫外光的方式使此二阶粘着层部分固化，以形成B阶粘着层170。另外，在芯片150粘着至第一防焊层120之前，B阶粘着层170可预先形成在第一防焊层120上。
在本实施例中，当芯片150粘着至第一防焊层120之后或在之后的后固化制程中，或者是当一封装胶体包覆芯片150之后，B阶粘着层170才完全固化。
接着，请参照图1E，至少一封装胶体180包覆图案化导电层130、第一图案化防焊层120、第二图案化防焊层140、芯片150与导线160。封装胶体180的材质例如为环氧树脂(epoxy resin)。
然后，请参照图1F，形成多个第四开口142于第二图案化防焊层140中，以暴露出图案化导电层130的部分第二表面114，之后，分别于这些第四开口142中形成多个外部电极190，以电性连接图案化导电层130。外部电极190例如为焊球。值得注意的是，在第二图案化防焊层140形成于图案化导电层130的第二表面114上的同时，可形成第二图案化防焊层140的第四开口142。
请参照图1G，相较于前述实施例是形成封装胶体180来包覆图案化导电层130、第一图案化防焊层120、芯片150与导线160，本实施例是形成多个封装胶体180’来包覆图案化导电层130、第一图案化防焊层120、芯片150与导线160。
请参照图1H与图1I，图1F或图1G中的结构经单颗化(singularize)之后可分别形成多个芯片封装结构100(如图1H所示)或多个芯片封装结构100’(如图1I所示)，其中单颗化的制程包括一冲压制程(punch process)或一切割制程(sawing process)。
请参照图1H，值得注意的是，图案化导电层130未延伸至芯片封装结构100的侧壁W，故图案化导电层130未暴露于芯片封装结构100的侧壁W之外。在本实施例中，封装胶体180是部分包覆芯片150且暴露出芯片150的背面154，在其他实施例中，封装胶体180亦可完全包覆芯片150(如图1J所示)。
如图1H所示，本实施例的芯片封装结构100主要包括一图案化导电层130、一第一图案化防焊层120、一第二图案化防焊层140、一芯片150、多条导线160与一封装胶体180。图案化导电层130具有相对的一第一表面112与一第二表面114。第一图案化防焊层120配置于第一表面112。第二图案化防焊层140配置于第二表面114，其中第二图案化防焊层140暴露出部分的第二表面114。芯片150借由粘着层170配置于第一图案化防焊层120上，其中粘着层170例如为一B阶粘着层，第一图案化防焊层120配置于图案化导电层130与芯片150之间。导线160电性连接至芯片150以及由第二图案化防焊层140所暴露出的图案化导电层130。封装胶体180包覆图案化导电层130、第一图案化防焊层120、第二图案化防焊层140、芯片150以及导线160。
综上所述，相较于现有的芯片封装结构的制程，本发明的制程可制得无核心介电层且厚度较小的芯片封装结构。因此，本发明可降低制作成本并提升产量。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (14)

1.一种芯片封装结构的制程，包括：
提供一图案化导电层与一第一图案化防焊层，其中该图案化导电层具有多个第一开口，该第一图案化防焊层配置于该图案化导电层上；
在形成该图案化导电层与该第一图案化防焊层之后，形成一第二图案化防焊层于该图案化导电层上，以使该第一图案化防焊层与该第二图案化防焊层分别配置于该图案化导电层的相对二表面上，且该第二图案化防焊层包覆该图案化导电层的边缘；
接合多个芯片至该第一图案化防焊层上，以使该第一图案化防焊层位于该些芯片与该图案化导电层之间；
借由多条导线电性连接该些芯片至该图案化导电层，其中该些导线贯穿该图案化导电层的该些第一开口；
形成至少一封装胶体，以包覆该图案化导电层、该第一图案化防焊层、该第二图案化防焊层、该些芯片以及该些导线；以及
分割该封装胶体、该第一图案化防焊层与该第二图案化防焊层。
2.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该第一图案化防焊层的方法包括：
提供一导电层；
形成一防焊层于该导电层上；
图案化该防焊层以形成该第一图案化防焊层，其中该第一图案化防焊层暴露出部分该导电层；以及
图案化该导电层以形成该图案化导电层。
3.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该第一图案化防焊层的方法包括：
提供一防焊层；
形成一导电层于该防焊层上；
图案化该防焊层以形成该第一图案化防焊层，其中该第一图案化防焊层暴露出部分该导电层；以及
图案化该导电层以形成该图案化导电层。
4.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该第一图案化防焊层的方法包括：
提供一导电层；
形成一防焊层于该导电层上；
图案化该导电层以形成该图案化导电层；以及
图案化该防焊层以形成该第一图案化防焊层。
5.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该第一图案化防焊层的方法包括：
提供一防焊层；
形成一导电层于该防焊层上；
图案化该导电层以形成该图案化导电层；以及
图案化该防焊层以形成该第一图案化防焊层。
6.如权利要求1所述的芯片封装结构的制程，其特征在于，多个第二开口形成于该第一图案化防焊层上，其中该些第二开口暴露出各该芯片的局部区域。
7.如权利要求1所述的芯片封装结构的制程，其特征在于，多个第三开口形成于该第二图案化防焊层上，且该些第三开口暴露出部分该图案化导电层以及各该芯片的局部区域。
8.如权利要求1所述的芯片封装结构的制程，其特征在于，多个第四开口形成于该第二图案化防焊层上。
9.如权利要求8所述的芯片封装结构的制程，其特征在于，更包括：
于各该第四开口中形成一外部电极，并经由该些第四开口使该些外部电极电性连接至该图案化导电层。
10.如权利要求1所述的芯片封装结构的制程，其特征在于，更包括：
形成一粘着层于该些芯片与该第一图案化防焊层之间。
11.如权利要求10所述的芯片封装结构的制程，其特征在于，该粘着层为一B阶粘着层。
12.如权利要求11所述的芯片封装结构的制程，其特征在于，该B阶粘着层预先形成于该芯片的一有源面上。
13.如权利要求11所述的芯片封装结构的制程，其特征在于，在该芯片粘着至该图案化导电层之前，该B阶粘着层形成于该图案化导电层上。
14.如权利要求1所述的芯片封装结构的制程，其特征在于，该第一图案化防焊层为一B阶胶层。
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