KR20090091114A - 고 용량 메모리 카드를 위한 단일층 기판을 형성하는 방법 - Google Patents

고 용량 메모리 카드를 위한 단일층 기판을 형성하는 방법 Download PDF

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KR20090091114A
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Abstract

단측 기판을 포함하는 반도체 패키지를 형성하는 방법이 개시된다. 본 발명의 제 1 실시예에서, 기판은 기판의 상부 표면 상에, 즉 다이가 장착되는 기판의 동일한 측 상에 전도성층을 포함할 수 있다. 본 발명의 제 2 실시예에서, 기판은 기판의 바닥에, 즉 다이가 장착되는 기판의 반대 측에 전도성층을 포함할 수 있다.
반도체 패키지, 단측 기판, 전도성층, 와이어 본드

Description

고 용량 메모리 카드를 위한 단일층 기판을 형성하는 방법{METHODS OF FORMING A SINGLE LAYER SUBSTRATE FOR HIGH CAPACITY MEMORY CARDS}
본 발명의 실시예들은 단일 측에만 전도성 물질이 도금(plate)되어 있는 기판 위에 형성되는 반도체 패키지를 형성하는 방법에 관한 것이다.
휴대용 소비자 전자 장치들에 대한 수요가 강력하게 증가함에 따라, 고 용량 저장 디바이스들이 요구되고 있다. 디지털 정보 저장 및 교환에 대해 끊임없이 증가하는 요구들을 충족시키기 위해, 플래시 메모리 저장 카드들과 같은 비휘발성 반도체 메모리 디바이스들이 널리 이용되고 있다. 이러한 메모리 디바이스들의 높은 신뢰성 및 큰 용량 뿐 아니라, 이들의 휴대성, 다능성(versatility) 및 강건한 디자인(rugged design)으로 인해, 이러한 메모리 디바이스들은 광범위한 전자 디바이스들에서 이용하기에 이상적이다. 이러한 전자 디바이스들은, 예를 들어 디지털 음악 재생기들, 휴대 전화들, 포켓용 PC들, 디지털 카메라들, 디지털 비디오 캠코더들, 스마트 폰들, 카 네비게이션 시스템들 및 전자 북들을 포함한다.
플래시 메모리 저장 카드들은 다수의 다른 구성들 내에 들어가지만, 일반적으로 표준 사이즈 및 형상의 엔클로저(enclosure) 내에 하우징되는 반도체 패키지를 포함한다. 이러한 표준 엔클로저는 SD(시큐어 디지털) 카드들, 컴팩 플래 시(Compact Flash), 스마트 미디어(Smart Media), 미니 SD 카드(Mini SD Card), MMC, xD 카드, 트랜스플래시 메모리 카드(Transflash memory card) 또는 메모리 스틱(Memory Stick)을 포함한다. 이러한 메모리 디바이스들에 이용되는 반도체 패키지는 전형적으로 수동 구성 요소들(passive components)을 갖는 집적 회로와, 하나 이상의 메모리 칩들과, 그리고 어떠한 구성들에서는, 기판 위에 장착되어 이 기판에 전기적으로 연결되는 제어기 칩을 포함한다. 집적 회로가 형성될 수 있는 기판들은 프린트 회로 기판들, 리드프레임들 및 폴리이미드 테이프(polyimide tape)들을 포함한다. 일단 기판 위에 형성되면, 전형적으로 이러한 집적 회로들은 몰딩 화합물(molding compound)로 캡슐화되는 바, 이러한 몰딩 화합물은 집적 회로를 보호하고, 패키지로부터 열을 제거한다.
메모리 디바이스들이 다수의 개별적인 반도체 패키지들(각각 서로 다른 기능을 처리한다)을 포함하는 경우에는, 일반적으로 다수의 집적 회로 구성 요소들이 함께 패키지되어, 단일 패키지 내에 완전한 전자 시스템을 제공한다. 예를 들어, 멀티칩 모듈("MCM")은 전형적으로, 기판 상에 나란히 장착된 다음 패키지되는 다수의 칩들을 포함한다. 다른 예는 SiP(system-in-a-package)인데, 여기에서는 다수의 칩들이 기판 상에 적층된 다음, 패키지될 수 있다.
도 1 및 2는 종래 기술에 따른 (캡슐화되지 않는) 통상의 2측(two-sided 또는 doubled-sided) 반도체 패키지(20)를 나타낸다. 패키지(20)는 기판(22)을 포함하는 랜드 그리드 어레이(land grid array, LGA) 패키지이며, 기판(22) 위에는 한 쌍의 반도체 다이(24)(도 1에는 윤곽 만을 나타내었다)가 장착된다. 일반적으로, 기판(22)은 유전체 코어(26)를 포함하고, 이 유전체 코어(26)의 상부 표면 및 바닥 표면에는 전도성층들(28 및 30)이 형성되어 있다. 전기적 트레이스(electrical trace)들의 컨덕턴스 패턴이 하나 또는 양쪽 모두의 전도성층들 내에 정의될 수 있다. 쓰루홀(through-hole), 또는 비아(via)(32)들이 기판을 통해 형성되고 도금됨으로써, 기판의 상부 표면과 바닥 표면 상의 컨덕턴스 패턴들 간의 전기적인 통신을 가능하게 한다. 본드 패드들(34)이 기판(22) 상에 제공될 수 있는 바, 이러한 본드 패드들(34)에는 와이어 본드들(36)(도 2에 도시됨)이 초음파 용접(ultrasonic welding)되어, 다이(24)를 기판(22)에 전기적으로 결합시킨다. 또한, 기판(22) 위에는, 패키지(20)가 삽입될 수 있는 호스트 디바이스 상의 유사한 컨택들과 짝(mate)을 이루기 위한 컨택 핑거들(contact fingers)(38)이 제공될 수 있다. 컨택 핑거들(38)은 다이(24) 및 본드 패드들(34) 반대편의 기판 측에 위치된다. 결과적으로, LGA 패키지들은 나타낸 바와 같이 기판의 양측 상에 전도성층들 및 도금을 갖는다.
일반적으로, 전도성층들(28 및 30)의 구리는 와이어 본드들(36)을 본딩 패드들(34)에 용접하기에 빈약한 본딩 표면을 제공한다. 구리는 또한 컨택 핑거들(38)에 의해 겪게 되는 반복된 인게이지먼트(engagement)를 견디기에 빈약한 표면을 제공한다. 따라서, 예를 들어 금 또는 니켈/금(Ni/Au) 도금으로 본드 패드들 및 컨택 핑거들을 도금하는 것이 알려져있다.
2측 기판(즉, 도 2에 나타낸 바와 같이 상면 및 바닥면 모두에 전도성층을 갖는 기판)은 제조하기에 비교적 비용이 많이 드는 구조이다. 이러한 문제를 해결 하기 위한 이전의 시도는 2측 기판 상에 다수의 다이를 적측하는 것이었다. 하지만, 기존의 패키지 치수들 및 본드 패드 배치(positioning)는 기판 상에 적층될 수 있는 다이의 수를 더 이상 증가시키는 것을 어렵게 하였다. 따라서, 기판을 제조하는 데에 고비용이 드는 문제를 극복하기 위한 다른 방법을 찾는 것이 유익하다.
단측 기판(single-sided sustrate)을 갖는 완성된 기판을 제공하는 것이 알려져있다. 하지만, 종종 이러한 기판은 층들중 하나가 식각되어 없어질 수 있는 통상의 기판이다. 예를 들어, 미국 특허 출원 공개 제2001/0000156호(명칭: "패키지 보드 구조 및 그 제조 방법(Package Board Structure and Manufacturing Method Thereof)")는, 조립된 상태에서 단측 기판을 포함하는 반도체 패키지를 개시한다. 하지만, 이러한 패키지는 상부 표면 및 하부 표면에 구리막을 갖는 적층 코어(laminate core)로 시작된다. 제조 동안, 구리층들중 하나가 식각되어 없어진다.
미국 특허 제6,190,943호 (명칭: "칩 스케일 패키징 방법(Chip-Scale Packaging Method)")('943 특허)는 단측 기판을 갖는 칩 스케일 패키지를 개시한다. 하지만, LGA 패키지들과 달리, '943 특허에 개시된 것과 같은 칩 스케일 패키지들은 기판의 상부 표면 및 하부 표면으로부터 전기적인 접속이 형성될 것을 요구하지 않는다. 모든 전기적인 접속들은 단지 기판의 상부측 또는 바닥측으로 설정될 수 있다.
본 발명의 실시예들은 단측 기판을 포함하는 반도체 패키지에 관한 것이다. 본 발명의 제 1 실시예에서, 기판은 기판의 상부 표면 상에, 즉 다이가 장착되는 기판의 동일한 측 상에 전도성층을 포함할 수 있다. 본 발명의 제 2 실시예에서, 기판은 기판의 바닥에, 즉 다이가 장착되는 기판의 반대 측에 전도성층을 포함할 수 있다.
이러한 제 1, 2 실시예들은 각각 기판을 포함하는 바, 이러한 기판은 오픈 릴식의 구성(reel-to-reel configuration)에서 이용가능한 TAB 테이프가 될 수 있다. 이러한 테이프는 유전체 코어를 포함한다. 제 1 실시예에서, 이러한 유전체 코어는 다수의 컨택 핑커 도금 홀(contact finger plating hole)들을 포함할 수 있다. 일반적으로, 이러한 홀들은 직사각형 형상을 가지며, 각 홀은 제조 공정에 있어서 이후에 기판 상에 형성되는 컨택 핑거의 풋프리트(footprint) 내에 꼭 맞도록 크기가 정해지고(sizing) 위치가 정해진다. 전도성층은, 반도체 다이를 받기 위한 유전체층의 동일 측 상에서 유전체층에 부착될 수 있다.
이러한 전도성층은 컨택 핑거들, 본드 패드들 및 컨덕턴스 패턴을 정의하도록 식각될 수 있는 바, 이러한 컨덕턴스 패턴은 어떠한 컨택 핑거들과 본드 패드들 사이에 연장되고 이들을 연결한다. 컨택 핑거들은 각 핑거가 컨택 핑거 도금 홀을 커버하도록 식각된다. 이후, 도금 공정이 수행되어, 본드 패드들 및 유전체층의 상부 표면 상의 다른 전도성 표면들을 도금한다. 제 1 실시예에 따르면, 컨택 핑거들의 후방, 즉 유전체층을 향하며 이 유전체층의 하부 표면으로부터 컨택 핑거 도금 홀들을 통해 노출되는 컨택 핑거들의 표면을 도금하는 제 2 도금 공정이 수행될 수 있다. 컨택 핑거들의 후방을 도금하게 되면, 유전체층을 통해 컨택 핑거들이 연장되게 함으로써, 이러한 컨택 핑거들을 반도체 다이 및 전도성층 반대편의 유전체층의 측면으로부터 호스트 디바이스에 전기적으로 연결할 수 있게 된다.
하나 이상의 반도체 다이가 기판의 상부 표면에 부착되고, 본드 패드들에 와이어 본딩되어, 집적 회로를 형성할 수 있다. 이러한 집적 회로는 싱귤레이트(singulate) 및 캡슐화되어, 완성된 반도체 패키지를 제공할 수 있다. 이러한 패키지는, 예를 들어 SD 카드, 컴팩 플래시, 스마트 미디어, 미니 SD 카드, MMC 및 xD 카드 또는 메모리 스틱과 같은 플래시 메모리 디바이스들로서 이용되는 LGA 패키지가 될 수 있다.
본 발명의 제 2 실시예에서, 유전체 코어는 다수의 컨택 핑커 도금 홀들을 포함할 수 있다. 일반적으로, 이러한 홀들은 직사각형 형상을 가지며, 각 홀은 제조 공정에 있어서 이후에 기판 상에 형성되는 본드 패드의 풋프리트 내에 꼭 맞도록 크기가 정해지고 위치가 정해진다. 전도성층은, 반도체 다이가 부착될 유전체층의 반대측 상의 유전체층에 부착될 수 있다.
이러한 전도성층은 컨택 핑거들, 본드 패드들 및 컨덕턴스 패턴을 정의하도록 식각될 수 있는 바, 컨덕턴스 패턴은 어떠한 컨택 핑거들과 본드 패드들 사이에 연장되고 이들을 연결한다. 본드 패드들은 각 패드가 본드 패드 도금 홀을 커버하도록 식각된다. 이후, 도금 공정이 수행되어, 컨택 핑거들, 본드 패드들 및 유전체층의 바닥 표면 상의 다른 전도성 표면들을 도금한다.
하나 이상의 반도체 다이가, 유전체층 상에 직접적으로, 기판의 상부 표면에 부착될 수 있다. 이러한 다이는 와이어 본드 공정으로 기판에 전기적으로 결합될 수 있다. 이러한 와이어 본드 공정은 와이어 본드들의 단부들을 본드 패드 홀들 내에 또는 이들에 인접하게 위치시킨 다음, 와이어 본드들을 본드 패드들의 후방, 즉 유전체층을 향하며 본드 패드 홀들을 통해 노출되는 본드 패드들의 측면에 전기적으로 컨택시키는 것을 수반한다. 본드 패드 홀들은 유전체층의 상부측 상의 반도체 다이가 유전체층의 바닥 표면 상의 컨택 핑거들 및 본드 패드들에 전기적으로 접속될 수 있게 한다. 와이어 본드 공정은 집적 회로의 형성을 완료한다. 집적 회로는 싱귤레이트 및 캡슐화되어, 완성된 반도체 패키지를 제공한다. 이러한 패키지는, 예를 들어 SD 카드, 컴팩 플래시, 스마트 미디어, 미니 SD 카드, MMC 및 xD 카드 또는 메모리 스틱과 같은 플래시 메모리 디바이스들로서 이용되는 LGA 패키지가 될 수 있다.
도 1은 종래 기술에 따른 기판의 평면도 및 반도체 다이의 윤곽을 도시한다.
도 2는 종래 기술에 따른 도 1의 기판의 단면도이다.
도 3은 본 발명의 제 1 실시예에 따라 반도체 패키지를 제조하는 단계들을 설명하는 흐름도이다.
도 4 내지 6은 제 1 제조 단계 동안 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 7 내지 9는 제 2 제조 단계 동안 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 10 내지 12는 제 3 제조 단계 동안 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 13 내지 15는 제 4 제조 단계 동안 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 16 내지 18은 제 5 제조 단계 동안 본 발명의 제 1 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 19는 본 발명의 제 1 실시예에 따라 완성된 반도체 패키지의 단면도이다.
도 20은 본 발명의 제 2 실시예에 따라 반도체 패키지를 제조하는 단계들을 설명하는 흐름도이다.
도 21 내지 23은 제 1 제조 단계 동안 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 24 내지 26은 제 2 제조 단계 동안 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 27 내지 29는 제 3 제조 단계 동안 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 30 내지 32는 제 4 제조 단계 동안 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 33 내지 35는 제 5 제조 단계 동안 본 발명의 제 2 실시예에 따른 반도체 패키지의 평면도, 저면도 및 단면도를 각각 도시한다.
도 36은 본 발명의 제 2 실시예에 따라 완성된 반도체 패키지의 단면도이다.
이제, 기판의 양측으로부터 전기적인 접속을 설정할 수 있는 단측 기판을 갖 는 반도체 패키지를 포함하는 반도체 패키지와 관련된 도 1 내지 36을 참조하여, 본 발명의 실시예들에 대해 설명할 것이다. 이해될 사항으로서, 본 발명은 다른 많은 형태들로 구현될 수 있으며, 여기에서 설명되는 실시예들로 제한되는 것으로서 해석되서는 안된다. 그렇다기 보다는, 이러한 실시예들은 본 개시가 철저하고 완벽해질 수 있도록, 그리고 당업자에게 본 발명을 완전하게 전달할 수 있도록 하기 위해 제공되는 것이다. 실제로, 본 발명은 이러한 실시예들의 대안들, 수정들 및 균등물들을 포괄하는 것으로 의도되는 바, 이들 모두는 첨부된 청구항들에 의해 규정되는 본 발명의 범위 및 정신 내에 포함된다. 또한, 하기의 본 발명의 상세한 설명에서는, 본 발명을 철저하게 이해할 수 있도록 하기 위해 구체적인 많은 상세 사항들이 설명된다. 하지만, 당업자라면 본 발명이 이러한 구체적인 상세 사항들이 없이도 실행될 수 있다는 것을 명확히 알 수 있을 것이다.
본 발명의 제 1 실시예에서, 기판은 이 기판의 상부 표면 상에, 즉 다이가 장착되는 기판의 측과 동일한 기판의 측에 전도성층을 포함한다. 본 발명의 제 2 실시예에서, 기판은 이 기판의 바닥에, 즉 다이가 장착되는 기판측의 반대측에 전도성층을 포함한다. 기판의 상부측에 전도성층을 갖는 제 1 실시예는 하기에서 도 3 내지 19를 참조하여 설명된다. 기판의 바닥측에 전도성층을 갖는 제 2 실시예는 하기에서 도 20 내지 36을 참조하여 설명된다.
이제, 도 4 내지 19를 보면서, 그리고 도 3의 흐름도를 참조하여, 상부측에 전도성층이 있는 기판을 포함하는 플래시 메모리 카드를 형성하는 방법에 대해 설명한다. 실시예들에서, 기판(100)은, 전형적으로 테이프 자동화된 본딩(tape automated bonding)("TAB") 공정에서 이용될 수 있는 테이프가 될 수 있다. 이러한 테이프는 통상적으로 오픈 릴식의 구성에서 이용가능하며, 그리고 실시예들에서, 폴리이미드 또는 다른 유전체막과 같은 얇고 유연한 유전체 코어(101)를 포함할 수 있다. 폴리이미드 테이프 기판(100)은 35mm, 48mm 또는 70mm의 폭을 가질 수 있지만, 이해될 사항으로서, 본 발명의 대안적인 실시예들에서, 폴리이미드 테이프 기판(100)의 폭은 이러한 치수들과 다를 수 있다. 기판(100)으로서 TAB 테이프를 이용하게 되면, 이하 설명되는 바와 같이 기판(100) 위에 형성되는 본드 패드들의 타이트한 피치(tight pitch)를 달성할 수 있는 장점을 제공한다. TAB 테이프들에 대해서는 45 미크론(㎛)의 라인 피치를 달성할 수 있는 것으로 알려져있다. 이는 고밀도의 회로들을 가능하게 한다. 하지만, 이해될 사항으로서, 대안적인 실시예들에서는, 프린트 회로 기판들과 같은 다른 매체들이 기판(100)에 대해 이용될 수 있다.
유전체 코어(101)는 제조 공정 동안 테이프의 위치의 정합을 가능하게 하는 다수의 위치맞춤 홀들(registratioin holes)(102)을 포함한다. 기판(100)은 다수의 컨택 핑거 도금 홀들(104)을 더 포함하는 바, 이하 설명되는 바와 같이, 이들은 도금 물질을 받아 넣고, 기판을 통한 전기적인 접속을 가능하게 한다. 일반적으로, 컨택 핑거 도금 홀들(104)은 직사각형 형상을 가지며, 이하 설명되는 바와 같이, 각 홀은 기판(100)에 상에 형성되는 컨택 핑거의 풋프리트 내에 꼭 맞도록 크기가 정해지고 위치가 정해진다.
이제, 도 7 내지 9를 참조하여, 단계(52)에서, 기판(100)의 상부 표면에는 전도성 물질(106)이 적층될 수 있다. 이러한 전도성 물질(106)은 컨택 핑거 도금 홀들(104)을 덮을 수 있다. 이러한 전도성 물질(106)은, 도 7에 나타낸 바와 같이, 개별적인 섹션들에서 도포되거나, 또는 유전체 코어(101)를 따라 하나의 연속적인 길이(length)로 도포될 수 있다. 종래에 알려져있는 바와 같이, 전도성층(106)은 전착(electro-deposition)을 포함한 다양한 수단에 의해 또는 접착제를 이용하여 유전체 코어층(101)에 부착될 수 있다. 전도성층(106)은 구리 또는 구리 합금들, 합금 42 (42Se/58Ni), 구리 도금된 강철(copper plated steel), 또는 TAB 테이프들 상에서 이용하는 것으로 알려진 다른 금속들및 물질들로 이루어질 수 있다.
비록 본 발명에 중요한 것은 아니지만, 실시예들에서, 유전체층(101)은 50 내지 100㎛, 보다 특정하게는 75 내지 85㎛의 두께를 가질 수 있다. 전도성층(106)은 1/2 온스(ounce)의 구리가 될 수 있으며, 50 내지 100㎛, 보다 특정하게는 60 내지 80㎛ 범위의 두께를 갖는다. 이해될 사항으로서, 본 발명의 대안적인 실시예들에서, 코어 및 전도성층의 두께는 상기 설명한 범위들 이상 및 이하가 될 수 있다.
이제, 도 10 내지 12를 참조하면, 단계(54)에서, 전도성층을 식각하여 다수의 컨택 핑거들(108)을 정의할 수 있는 바, 각 핑거(108)는 컨택 핑거 도금홀(104)을 덮는다. 전도성층(106)은 더 식각되어, 다수의 본드 패드들(110) 및 컨덕턴스 패턴(112)을 정의할 수 있으며, 컨덕턴스 패턴(112)은 컨택 핑거들(108)과 본드 패드들(110) 간에 연장되는 전기적인 트레이스를 포함한다. 도 10에 나타내지는 않았지만, 종래에 알려져 있는 바와 같이, 기판(100) 상에 장착될 때에 기판 및 반도체 다이 내의 열적 그리고/또는 기계적 스트레스를 줄이기 위해, 컨덕턴스 패턴(112) 중간의 부분들에서 컨덕턴스 패턴(112) 내에 더미 패턴(dummy pattern)이 또한 식각될 수 있다.
컨택 핑거들(108), 본드 패드들(110) 및 컨덕턴스 패턴(112)은 화학적 식각과 같은 알려진 공정들에 의해 형성될 수 있다. 화학적 식각에 있어서, 포토레지스트막이 전도성층(106)에 도포될 수 있다. 이후, 층(106) 내에 형성될 핑거들(108), 패드들(110) 및 컨덕턴스 트레이스들(112) (및 실시예들에서는, 더미 패턴)을 포함하는 패턴 포토마스크가 포토레지스트막 위에 적용된다. 이후, 포토레지스트막이 노광 및 현상되어, 식각될 컨덕턴스층 상의 영역들로부터 포토레지스트를 제거한다. 다음으로, 노광된 영역들이 염화 제2철(ferric chloride) 등과 같은 식각제를 이용하여 식각됨으로써, 층(106) 내에 전도성 트레이스들 및 원하는 패턴들을 정의한다. 그런 다음, 포토레지스트가 제거된다. 알려져있는 다른 화학적 식각 공정들도 이용될 수 있다.
도 13 내지 15를 참조하면, 단계(56)에서, 본드 패드들(110)이 도금된다. 도 13 및 15에 나타내지는 않았지만, 컨덕턴스 패턴(112) 및 기판 상부의 컨택 핑거들(108)의 상부 표면들 역시 단계(56)에서 도금될 수 있다. 본드 패드들(110)과, 실시예들에서, 컨택 핑거들(108) 및 컨덕턴스 패턴(112)은, 예를 들어 전기 도금(electroplating process) 공정과 같은 알려진 공정들에 의해 도금될 수 있다. 이러한 전기 도금 공정에서, 기판은 도금 물질의 이온들을 포함하는 알칼리성 용액에 액침될 수 있다. 도금될 표면들에 전류가 제공되는 바, 이러한 전류는 금속 이 온들을 끌어당겨, 원하는 표면들을 도금한다. 실시예들에서, 기판(100)의 상부 표면들 상에 도금되는 물질은 연질(soft)의 금 또는 연질의 니켈/금 합금(Ni/Au)이 될 수 있다. 종래에 알려져있는 바와 같이, 도금될 전도성 트레이스들, 본드 패드들(11) 및 컨택 핑거들(108) 각각은 도금 공정을 용이하게 하기 위해 도금 라인들과 함께 단락(short)될 수 있으며, 이러한 도금 라인들은 도금 공정이 완료된 후 절단 또는 제거된다.
나타내지는 않았지만, 이러한 표면들을 도금하는 대신 또는 이러한 표면들을 도금하는 것에 부가하여, 기판의 상부 표면 상의 컨택 핑거들의 상부 표면들 및 컨덕턴스 패턴 위에 솔더 마스크층(solder mask layer)이 적용될 수 있다.
또한, 도 13 내지 15에 나타낸 바와 같이, 단계(58)에서, 컨택 핑거 도금 홀들(104)을 도금 물질로 채움으로써, 컨택 핑거들(108)의 후방이 도금될 수 있다. 특히, 예를 들어 상기 설명한 것과 같은 알려져있는 도금 공정으로, 컨택 핑거들(108)의 후방에 대해 컨택 핑거 도금 홀들(104) 내에 도금 물질이 도포될 수 있다. 실시예들에서, 이러한 도금 물질은 경질(hard)의 금 또는 경질의 Ni/Au 합금이 될 수 있다.
이제, 도 16 내지 18을 참조하면, 단계(60)에서, 알려져있는 다이-본드 공정을 이용하여, 하나 이상의 반도체 다이(112)가 전도성 트레이스들 그리고/또는 컨택 핑거들의 부분들 위에서 기판(100)의 상부 표면에 부착될 수 있다. 1개 내지 8개, 보다 특정하게는 2개 내지 4개의 반도체 다이(114)가 제공될 수 있다. 반도체 다이(114)는, 예를 들어 플래시 메모리 어레이를 형성하고, 예를 들어 ASIC과 같은 제어기 칩을 포함하는 것들과 같은 다수의 칩들중 어느 하나가 될 수 있다.
단계(62)에서는, 알려져있는 와이어 본드 공정으로 와이어 본드들(116)(도 18)을 이용하여, 도금된 본드 패드들(110)에 반도체 다이(114)가 전기적으로 결합될 수 있다. 와이어 본드 공정을 완료하면, 기판(100) 및 반도체 다이(114)가 함께 집적 회로(120)를 형성한다. 단계(64)에서, 각 집적 회로(120)는 알려져있는 몰딩 화합물(122)을 이용하여 캡슐화될 수 있다(도 19). 집적 회로(120)는 단계(66)에서 전기 테스트(electrical test)를 받으며, 단계(68)에서는 결함이 있는 다이를 검출하기 위해 번인된다. 단계(70)에서, TAB 테이프의 로울(role)로부터 각 집적 회로가 싱귤레이트되어, 도 19에 나타낸 바와 같이 완성된 반도체 패키지(124)를 제공할 수 있게 된다. 이 패키지(124)는, 반도체 패키지(124)를 호스트 디바이스에 전기적으로 결합하기 위해, 도금된 컨택 핑거들(108)이 외부 환경에 노출된 상태로 유지되도록 캡슐화될 수 있다.
도 19에 나타낸 반도체 패키지(124)는 플래시 메모리 디바이스로서 이용될 수 있다. 선택적으로, 반도체 패키지(124)는 단계(72)에서 하나의 리드(lid) 또는 한 쌍의 리드들 내에 용접될 수 있다. 패키지(124)는, 예를 들어 SD 카드, 컴팩 플래시, 스마트 미디어, 미니 SD 카드, MMC 및 xD 카드 또는 메모리 스틱과 같은 표준의 플래시 메모리 엔클로저에서 이용될 수 있다. 또한, 다른 표준 플래시 메모리 패키지들도 가능하다. 완성된 패키지는 단계(74)에서 테스트될 수 있다.
상기 설명한 단계들을 이용하게 되면, 예를 들어 LGA 반도체 패키지와 같은 반도체 패키지가, 기판의 상부 표면에 단일의 전도성층을 갖는 단측 기판으로부터 경제적으로 그리고 효율적으로 형성될 수 있다.
이제, 도 21 내지 36을 보면서, 그리고 도 20의 흐름도를 참조하여, 기판의 바닥에 전도성층을 갖는 단측 기판을 포함하는 본 발명의 제 2 실시예에 대해 설명한다. 먼저, 도 21 내지 23을 참조하여, 단계(150)에서 기판(200)이 제공된다. 기판(200)은 상기 설명한 바와 같은 유전체 코어(201)를 포함하는 폴리이미드 TAB 테이프가 될 수 있다. 기판(200)은 기판(200)의 위치를 맞추기 위한 다수의 위치맞춤 홀들(202)을 포함할 수 있다. 또한, 기판(200)은 하기 설명되는 바와 같이 기판을 통한 전기적인 접속을 가능하게 하기 위해, 유전체 코어를 통해 형성되는 다수의 본드 패드 홀들(204)을 포함한다. 홀들(204)은 이하 설명되는 본드 패드들의 풋프린트 내에 꼭 맞는 크기로 형성될 수 있다.
이제, 도 24 내지 26을 참조하면, 단계(152)에서, 전도성층(206)이 유전체 코어(201)의 바닥 표면에 형성될 수 있다. 이러한 전도성층(206)은 상기 설명한 바와 같이 유전체 코어에 부착될 수 있으며, 유전체 코어 및 전도성층(206)은 상기 설명한 바와 같이 각각의 두께를 가질 수 있다. 전도성층(206)은 나타낸 바와 같이 개별적인 섹션들에 존재하거나, 또는 연속적인 길이로 존재할 수 있다.
이제, 도 27 내지 29를 참조하면, 단계(154)에서, 이전의 실시예에서 전도성층(106)과 관련하여 상기 설명한 바와 같이, 기판의 바닥 표면의 전도성층(206) 내에 컨택 핑거들(208), 본드 패드들(210) 및 컨덕턴스 패턴(212)이 형성될 수 있다. 본드 패드들(210)은 각 본드 패드(210)가 각각의 본드 패드 홀(204)을 덮도록 전도성층 내에 정의된다.
도 30 내지 32를 참조하여, 단계(155)에서는, 코어층(210)을 향하며 홀들(204)을 통해 가시적인 전도성층(206)의 표면들이 도금될 수 있다. 실시예들에서, 단계(155)에서, 전도성층(206)은 연질의 금 또는 Ni/Au로 도금된다. 도 30 내지 32에 또한 나타낸 바와 같이, 단계(156)에서는, 기판(100)의 바닥 표면 상의 컨택 핑거들(208), 본드 패드들(210) 및 컨덕턴스 패턴(212) 역시 도금된다. 실시예들에서, 컨택 핑거들(208), 본드 패드들(210) 및 컨덕턴스 패턴(212)은 경질의 금 또는 Ni/Au의 층에 의해 도금될 수 있다. 기판의 바닥 표면 상의 이러한 부분들을 도금하는 대신 또는 이러한 부분들을 도금하는 것에 부가하여, 본드 패드들(210) 그리고/또는 컨덕턴스 패턴(212)에 솔더 마스크층이 적용될 수 있다.
도 33 내지 35를 참조하여, 단계(158)에서는, 컨택 핑거들(208), 본드 패드들(210) 및 컨덕턴스 패턴(212)의 맞은 편에서, 반도체 다이(214)가 기존의 다이-본드 공정으로 유전체층(210)에 직접적으로 기판(200)의 상부 표면에 부착될 수 있다. 다이(214)의 개수 및 타입은 제 1 실시예에 대해 상기 설명한 바와 같을 수 있다. 단계(160)에서, 다이(214)는 와이어 본드 공정으로 기판(200)에 전기적으로 결합될 수 있다. 이러한 와이어 본드 공정은, 본드 패드 홀들(204) 내에 와이어 본드들(216)의 단부들을 위치시킨 다음(도 35), 예를 들어 홀들(204)을 통한 초음파 용접을 통해, 연질 도금된 본드 패드들(210)과 전기적으로 컨택하도록 와이어 본딩하는 것을 수반한다. 이러한 본딩 패드 홀들(204)에 의해, 유전체층의 상부측 상의 반도체 다이는 유전체층의 하부 표면 상의 본드 패드들 및 컨택 핑거들에 전기적으로 접속될 수 있게 된다.
와이어 본드 공정을 완료하면, 기판(200) 및 반도체 다이(214)가 함께 집적 회로(220)를 형성한다. 단계(164)에서, 각 집적 회로(220)는 알려져있는 몰딩 화합물(222)을 이용하여 캡슐화됨으로써(도 36), 완성된 반도체 패키지(224)를 제공할 수 있다. 패키지(224)는, 이러한 반도체 패키지(224)를 호스트 디바이스에 전기적으로 결합하기 위해, 도금된 컨택 핑거들(208)이 외부 환경에 노출된 상태로 유지되도록 캡슐화될 수 있다. 실시예들에서는, 기판(200)의 하부 표면들이 솔더 마스크로 커버됨으로써, 이러한 솔더 마스크에 의해 덮이지 않은 정도까지, 컨택 핑거들(208)을 노출된 상태로 둔다. 집적 회로(220)는 단계(166)에서 전기 테스트를 받으며, 단계(168)에서는 결함이 있는 다이를 검출하기 위해 번인된다. 단계(170)에서, TAB 테이프의 로울로부터 각 집적 회로가 싱귤레이트되어, 도 36에 나타낸 바와 같이 완성된 반도체 패키지(224)를 제공할 수 있게 된다.
도 36에 나타낸 반도체 웨이퍼(224)는 플래시 메모리 디바이스로서 이용될 수 있다. 선택적으로, 반도체 패키지(224)는 단계(172)에서 하나의 리드 또는 한 쌍의 리드들 내에 용접될 수 있다. 패키지(224)는, 예를 들어 SD 카드, 컴팩 플래시, 스마트 미디어, 미니 SD 카드, MMC 및 xD 카드 또는 메모리 스틱과 같은 표준의 플래시 메모리 엔클로저에서 이용될 수 있다. 또한, 다른 표준 플래시 메모리 패키지들도 가능하다. 완성된 패키지는 단계(174)에서 테스트될 수 있다.
상기 설명한 단계들을 이용하게 되면, 예를 들어 LGA 반도체 패키지와 같은 반도체 패키지가, 기판의 하부 표면에 단일 전도성층을 갖는 단측 기판으로부터 경제적으로 그리고 효율적으로 형성될 수 있다.
상기 본 발명의 상세한 설명은 예시 및 설명을 위해 제시된 것이다. 이는 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 제한하는 것으로서 의도되지 않는다. 상기의 교시에 비추어, 많은 수정들 및 변형들이 가능하다. 상기 설명된 실시예들은 본 발명의 원리들 및 그 실제적인 응용들을 가장 잘 설명하기 위해 선택되었고, 이에 의해 당업자들은 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 수정을 행하여 본 발명을 최대한 활용할 수 있을 것이다. 본 발명의 범위는 첨부된 청구항들에 의해서만 규정된다.

Claims (9)

  1. 반도체 패키지를 제조하는 방법으로서,
    (a) 제 1, 2 표면을 갖는 유전층 내에 다수의 홀들을 형성하는 단계와;
    (b) 상기 유전층의 상기 제 2 표면 상에 전도성층을 제공하는 단계와, 여기서 상기 전도성층의 제 1 표면은 상기 전도성층의 제 2 표면을 향하고, 상기 전도성층은 상기 다수의 홀들을 덮으며;
    (c) 상기 전도성층 내에 다수의 본드 패드들을 정의하는 단계와, 상기 다수의 본드 패드들 각각은 상기 다수의 홀들중 하나의 홀을 덮으며;
    (d) 상기 전도성층 내에 컨택 핑거들을 정의하는 단계와;
    (e) 상기 전도성층 내에, 적어도 하나의 본드 패드를 적어도 하나의 컨택 핑거에 전기적으로 결합시키기 위한 전도성 트레이스들을 정의하는 단계와;
    (f) 하나 이상의 반도체 다이를 상기 유전체층의 상기 제 1 표면에 부착하는 단계와; 그리고
    (g) i. 와이어 본드의 제 1 단부를 상기 반도체 다이에 연결하는 단계와,
    ii. 상기 와이어 본드의 제 2 단부를 상기 다수의 홀들중 하나의 홀 내에 배치하는 단계와, 그리고
    iii. 상기 와이어 본드의 상기 제 2 단부를 상기 전도성층의 제 2 표면에 있는 본드 패드에 결합시키는 단계에 의해,
    상기 반도체 다이를 상기 본드 패드에 전기적으로 결합하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  2. 제 1 항에 있어서,
    (h) 상기 단계 (a)에서 형성되는 상기 홀들을 통해 상기 유전층을 향하는 상기 본드 패드들의 표면을 도금하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  3. 제 1 항에 있어서,
    (j) 상기 단계 (d)에서 정의되는 상기 컨택 핑거들을 도금하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 다이를 상기 본드 패드를 연결하는 상기 단계 (g)에 의해, 상기 유전층의 상부측 상의 상기 반도체 다이가 상기 유전층의 하부 표면 상의 상기 본드 패드들 및 상기 컨택 핑거들과 전기적으로 접속될 수 있게 되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  5. 제 1 항에 있어서,
    상기 와이어 본드의 상기 제 2 단부를 상기 전도성층의 제 2 표면에 있는 본드 패드에 결합시키는 상기 단계 (g)(iii)는, 상기 와이어 본드의 상기 제 2 단부 를 상기 본드 패드에 용접하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전층 내에 다수의 홀들을 형성하는 상기 단계 (a)는, 상기 단계 (c)에서 정의되는 상기 다수의 본드 패드들의 위치를 따르는 다수의 홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 유전층 내에 다수의 홀들을 형성하는 상기 단계 (a)는, 상기 단계 (c)에서 정의되는 상기 다수의 본드 패드들의 형상을 따르는 다수의 홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  8. 제 1 항에 있어서,
    상기 하나 이상의 반도체 다이를 상기 유전체층의 상기 제 1 표면에 부착하는 상기 단계 (f)는, 2개 내지 4개의 반도체 다이를 상기 유전체층의 상기 제 1 표면에 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제 1 항에 있어서,
    상기 하나 이상의 반도체 다이를 상기 유전체층의 상기 제 1 표면에 부착하 는 상기 단계 (f)는, 하나 이상의 플래시 메모리 칩들 및 제어기 칩을 상기 유전체층의 상기 제 1 표면에 부착하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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