CN101627473A - 形成用于高容量存储器卡的单层衬底的方法 - Google Patents
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Abstract
本发明揭示形成包含单侧衬底的半导体封装的方法。在本发明的第一实施例中，衬底可包含所述衬底的顶表面上(即所述衬底的与安装裸片处相同的侧上)的导电层。在本发明的第二实施例中，衬底可包含所述衬底的底部上(即所述衬底的与安装裸片处相对的侧上)的导电层。
Description
技术领域
本发明的实施例涉及形成于仅在单侧上镀敷有导电材料的衬底上的半导体封装的方法。
背景技术
对便携式消费者电子装置的需求的强劲增长正在推动着对高容量存储装置的需要。非易失性半导体存储器装置，例如快闪存储器存储卡，正变得广泛地用于满足对数字信息存储及交换的不断增长的需求。其便携性、通用性及坚固的设计，连同其高可靠性及大容量，使得此类存储器装置成为用于各种电子装置的理想选择。例如，这些装置包含数字音乐播放器、蜂窝式电话、手持PC、数码相机、数字视频摄录机、智能电话、汽车导航系统及电子书。
快闪存储器存储卡采用数种不同配置，但一般包含容纳于标准大小及形状外壳内的半导体封装。这些标准外壳包含SD(安全数字)卡、小型快闪卡、智能媒体、迷你SD卡、MMC、xD卡、Transflash存储器卡或存储器棒。用于此类存储器装置中的半导体封装包含集成电路，其通常具有无源组件、一个或一个以上存储器芯片且在某些配置中具有安装于衬底上并电连接到所述衬底的控制器芯片。其上可形成有集成电路的衬底包含印刷电路板、引线框架及聚酰亚胺卷带。在形成于衬底上之后，所述集成电路通常囊封于模制化合物中，所述模制化合物保护集成电路并从所述封装移除热。
在存储器装置包含多个离散半导体封装之后，而每一半导体封装操纵不同功能的情况下，当前可将多个集成电路组件封装在一起以在单个封装中提供完整的电子系统。例如，多芯片模块(″MCM″)通常包含并排安装在衬底上且随后加以封装的多个芯片。另一实例是系统级封装(“SiP”)，其中可在衬底上堆叠多个芯片且随后加以封装。
在现有技术图1及2中显示常规、两侧半导体封装20(未进行囊封)。封装20可以是焊盘网格阵列(LGA)封装，其包含其上安装有一对半导体裸片24(在图1中仅大概地显示)的衬底22。通常，衬底22可包含介电核心26，其具有形成于其顶表面及底表面上的导电层28及30。可在一个或两个导电层中界定电迹线的电导图案。穿过衬底形成通孔或导通孔32且对其进行镀敷以允许衬底的顶表面及底表面上的电导图案之间的电连通。可在衬底22上提供接合垫34，线接合36(图2中所看到)可超声焊接到接合垫34以将裸片24电耦合到衬底22。还可在衬底22上提供接触指形件38以用于与封装20可插入其中的主装置上的类似触点配合。接触指形件38位于衬底的与裸片24及接合垫34相对的侧上。因此，如所示，LGA封装在衬底的两个侧上具有导电层及镀层。
导电层28及30的铜提供用于将线接合36焊接到接合垫34的大概较差接合表面。铜还提供容忍接触指形件38所经受的重复啮合的较差表面。因此已知用(例如)金或镍/金(Ni/Au)镀层镀敷接合垫及接触指形件。
双侧衬底(即，在其顶表面及底表面两者上具有导电层的衬底，如图2中所示)是制造起来相对昂贵的结构。用于克服此问题的先前方法是将最大数目的裸片堆叠在双侧衬底上。然而，目前封装尺寸及接合垫定位使进一步增加可堆叠在衬底上的裸片数目变得困难。因此，寻找到用于克服衬底制造的高成本的另一种方法将是有利的。
已知提供具有单侧衬底的已完成衬底。然而，所述衬底经常是其中已蚀刻掉多个层中的一者的常规衬底。例如，标题为“封装板结构及其制造方法”、第2001/0000156号的美国专利申请案公开案揭示一种在其组装状态中包含单侧衬底的半导体封装。然而，所述封装以在顶表面及底表面上具有铜膜的层压核心开始。在制造期间，蚀刻掉所述铜层中的一者。
标题为“芯片级封装方法”的第6,190,943号美国专利(′943专利)揭示一种具有单侧衬底的芯片级封装。然而，不同于LGA封装，例如′943专利中所揭示的芯片级封装不需要从衬底的顶表面及底表面作出的电连接。可仅从衬底的顶侧或底侧建立所有电连接。
发明内容
本发明的实施例涉及包含单侧衬底的半导体封装。在本发明的第一实施例中，衬底可包含所述衬底的顶表面上(即，所述衬底的与安装裸片处相同的侧上)的导电层。在本发明的第二实施例中，衬底可包含所述衬底的底部上(即，所述衬底的与安装裸片处相对的侧上)的导电层。
所述第一及第二实施例可各自包含可以是可呈盘式配置的TAB卷带的衬底。所述卷带包含介电核心。在第一实施例中，所述介电核心可包含多个接触指形件镀敷孔。所述孔通常可具有矩形形状且每一者经大小调节及定位以配合在后面于制造工艺中形成于衬底上的接触指形件的占用面积中。可在介电层的与用以接收半导体裸片相同的侧上将导电层附加到所述介电层。
可蚀刻导电层以界定接触指形件、接合垫及在接触指形件及接合垫中的某一些之间延伸并与其连接的电导图案。蚀刻接触指形件以使得每一指形件均覆盖一接触指形件镀敷孔。然后，可执行镀敷工艺以镀敷介电层的顶表面上的接合垫及其它导电表面。根据第一实施例，可执行第二镀敷工艺以镀敷接触指形件的后侧；即，接触指形件的面向介电层及穿过接触指形件镀敷孔从介电层的下表面暴露的表面。镀敷接触指形件的后侧使接触指形件延伸穿过介电层，且允许接触指形件从介电层的与半导体裸片及导电层相对的侧电连接到主装置。
可将一个或一个以上半导体裸片附加到衬底的顶表面，且线接合到接合垫以形成集成电路。所述集成电路可经单个化并囊封以提供已完成的半导体封装。所述封装可以是例如用作快闪存储器装置(例如SD卡、小型快闪、智能媒体、迷你SD卡、MMC及xD卡或存储器棒)的LGA封装。
在本发明的第二实施例中，介电核心可包含多个接触指形件镀敷孔。所述孔通常可具有矩形形状且每一者经大小调节及定位以配合在后面于制造工艺中形成于衬底上的接合垫的占用面积内。可在介电层的与待附加到衬底的半导体裸片相对的侧上将导电层附加到介电层。
所述导电层可经蚀刻以界定接触指形件、接合垫及在所述接触指形件及接合垫中的某一些之间延伸并与其连接的电导图案。所述接合垫经蚀刻以使得每一垫均覆盖一接合垫镀敷孔。然后，可执行镀敷工艺以镀敷接触指形件、接合垫及介电层的底表面上的其它导电表面。
可将一个或一个以上半导体裸片附加到衬底的顶表面，直接附加到介电层上。所述裸片可在线接合工艺中电耦合到衬底。所述线接合工艺可伴随将线接合的端定位在接合垫孔内或与其邻近处，然后确保线接合与接合垫的后侧电接触；即，接合垫的面向介电层及穿过接合垫孔暴露的侧。接合垫孔允许介电层的顶侧上的半导体裸片电连接到介电层的底表面上的接合垫及接触指形件。所述线接合工艺完成集成电路的形成。所述集成电路可经单个化并进行囊封以提供完成的半导体封装。所述封装可以是用作(例如)快闪存储器装置(例如，SD卡、小型快闪、智能媒体、迷你SD卡、MMC及xD卡或存储器棒)的LGA封装。
附图说明
图1是衬底及半导体裸片的轮廓的现有技术俯视图。
图2是图1的衬底的现有技术横截面视图。
图3是描述用于制造根据本发明第一实施例的半导体封装的步骤的流程图。
图4至图6分别显示根据本发明第一实施例的半导体封装在第一制造阶段期间的俯视图、仰视图及横截面边缘视图。
图7至图9分别显示根据本发明第一实施例的半导体封装在第二制造阶段期间的俯视图、仰视图及横截面边缘视图。
图10至图12分别显示根据本发明第一实施例的半导体封装在第三制造阶段期间的俯视图、仰视图及横截面边缘视图。
图13至图15分别显示根据本发明第一实施例的半导体封装在第四制造阶段期间的俯视图、仰视图及横截面边缘视图。
图16至图18分别显示根据本发明第一实施例的半导体封装在第五制造阶段期间的俯视图、仰视图及横截面边缘视图。
图19是根据本发明第一实施例的已完成半导体封装的横截面视图。
图20是描述制造根据本发明的第二半导体封装的步骤的流程图。
图21至图23分别显示根据本发明第二实施例的半导体封装在第一制造阶段期间的俯视图、仰视图及横截面边缘视图。
图24至图26分别显示根据本发明第二实施例的半导体封装在第二制造阶段期间的俯视图、仰视图及横截面边缘视图。
图27至图29分别显示根据本发明第二实施例的半导体封装在第三制造阶段期间的俯视图、仰视图及横截面边缘视图。
图30至图32分别显示根据本发明第二实施例的半导体封装在第四制造阶段期间的俯视图、仰视图及横截面边缘视图。
图33至图35分别显示根据本发明第二实施例的半导体封装在第五制造阶段期间的俯视图、仰视图及横截面边缘视图。
图36是根据本发明第二实施例的已完成半导体封装的横截面视图。
具体实施方式
现在，将参照图1至图36描述本发明的实施例，所述图涉及半导体封装，包含具有单侧衬底的能够从衬底的两侧建立电连接的半导体封装。应了解，可以许多不同形式来体现本发明且本发明不应被视为局限于本文中所阐述的实施例。相反，提供这些实施例旨在使本揭示内容详尽且完整，并将向所属领域的技术人员全面传达本发明。实际上，本发明打算涵盖所述实施例的替代形式、修改及等同物，所述替代形式、修改及等同物包含于所附权利要求书所界定的本发明范围及精神内。此外，在本发明的以下详细说明中，阐述了众多特定细节，以便提供对本发明的详尽理解。然而，所属领域的技术人员应清楚，可在没有所述特定细节的情况下实践本发明。
在本发明的第一实施例中，衬底可包含所述衬底的顶表面上(即，衬底的与安装裸片处相同的侧上)的导电层。在本发明的第二实施例中，衬底可包含所述衬底的底部上(即，衬底的与安装裸片处相对的侧上)的导电层。后文将相关于图3至图19描述具有顶侧导电层衬底的第一实施例。后文将相关于图20至图36描述具有底侧导电层衬底的第二实施例。
现在将参照图3的流程图在图4至图19的视图中描述用于形成包含顶侧导电层衬底的快闪存储器卡的方法。在实施例中，衬底100可以是通常用在卷带自动接合(“TAB”)工艺中的卷带。此类卷带按常规可呈盘式配置，且在实施例中可包含薄的挠性介电核心101，例如聚酰亚胺或其它介电膜。聚酰亚胺卷带衬底100可具有35mm、48mm或70mm的宽度，但应了解，在本发明的替代实施例中，聚酰亚胺卷带衬底100的宽度可能不同于所述尺寸。使用TAB卷带作为衬底100提供如后文所解释的形成于其上的接合垫的紧密间距的优点。已知可在TAB卷带上实现45微米(μm)的线间距。此允许高密度电路。然而，应了解，在替代实施例中其它媒体可用于衬底100，例如印刷电路板。
介电核心101可包含多个对准孔102，其允许在制造工艺期间对准所述卷带的位置。衬底100可进一步包含用于接收镀敷材料及用于允许如后文所解释的穿过衬底的电连接的多个接触指形件镀敷孔104。通常，接触指形件镀敷孔104可具有矩形形状且每一者经大小调解及定位以配合在如后文所解释的形成于衬底100上的接触指形件的占用面积内。
现在参照图7至图9，在步骤52中，可将衬底100的顶侧与导电材料106层压。导电材料106可覆盖接触指形件镀敷孔104。可在如图7中所示的离散区段中或在沿介电核心101的一个连续长度中施加导电材料106。如此项技术中已知，可通过包含电沉积的各种方式或使用粘合剂将导电层106附加到介电核心层101。导电层106可由铜或铜合金、合金42(42Se/58Ni)、镀铜钢、或用在TAB卷带上的其它已知金属及材料制成。
尽管对本发明并不关键，但在实施例中，介电层101可具有在50到100μm之间的厚度，且更特定来说在75到85μm之间。导电层106可以是1/2盎司铜，其厚度的范围在50到100μm之间且更特定来说在60与80μm之间。应了解，在本发明的替代实施例中，所述核心及导电层的厚度可在上述范围以上及以下变化。
现在参照图10至图12，在步骤54中可蚀刻导电层以界定多个接触指形件108，每一指形件108均覆盖一接触指形件镀敷孔104。可进一步蚀刻导电层106以界定多个接合垫110及包含在接触指形件108与接合垫110之间延伸的电迹线的电导图案112。尽管在图10中未显示，但如此项技术中已知，还可在电导图案112中在电导图案112之间的区段处蚀刻虚拟图案以减少衬底及当安装在衬底100上时半导体裸片中的热及/或机械应力。
接触指形件108、接合垫110及电导图案112可通过例如化学蚀刻等已知工艺来形成。在化学蚀刻中，可将光致抗蚀剂膜施加到导电层106。然后可在所述光致抗蚀剂膜上方施加含有待在层106中形成的指形件108、垫110及导电迹线112(及在实施例中，所述虚拟图案)图案的图案光掩模。然后，可曝光并显影所述光致抗蚀剂膜以从电导层上待被蚀刻的区域移除光致抗蚀剂。接着，使用蚀刻剂(例如，氯化铁或类似物)来蚀刻掉经曝光区域以在层106中界定导电迹线及所需图案。然后可移除所述光致抗蚀剂。可使用其它已知化学蚀刻工艺。
参照图13至图15，可在步骤56中镀敷接合垫110。尽管在图13与图15中未显示，但也可在步骤56中镀敷衬底顶部上的接触指形件108的上表面及电导图案112。接合垫110及在实施例中，接触指形件108及电导图案112可通过已知工艺(例如(举例来说)电镀工艺)进行镀敷。在电镀工艺中，可将所述衬底浸入在含有镀敷材料的离子的碱性溶液中。向待镀敷的表面提供电流，所述电流(按所需)吸引金属离子以镀敷在所述表面上。在实施例中，镀敷在衬底100的顶表面上的材料可以是软金或软镍/金合金(Ni/Au)。如此项技术中已知，待镀敷的导电迹线、接合垫110及接触指形件108中的每一者均可与镀敷线短路在一起以促进镀敷工艺，所述镀敷线在镀敷工艺完成之后被割断或移除。
尽管未显示，但代替镀敷所述表面或除了镀敷所述表面以外，可在电导图案及衬底顶表面上的接触指形件的上表面上方施加焊料掩模层。
还如图13至图15中所示，在步骤58中可通过用镀敷材料填充接触指形件镀敷孔104来镀敷接触指形件108的后侧。特定来说，可在已知镀敷工艺中(例如(举例来说)如上所述的镀敷工艺)在接触指形件镀敷孔104内将镀敷材料施加到接触指形件108的后侧。在实施例中，镀敷材料可以是硬金或硬Ni/Au合金。
现在参照图16至图18，在步骤60中使用已知裸片接合工艺在导电迹线及/或接触指形件的若干部分上方将一个或一个以上半导体裸片112附加到衬底100的顶表面。可提供一个与八个之间的半导体裸片114，且更特定来说两个到四个。半导体裸片114可以是数个芯片中的任一者，例如(举例来说)形成快闪存储器阵列及包含控制器芯片(例如(举例来说)ASIC)的那些芯片。
在步骤62中，可在已知线接合工艺中使用线接合116(图18)将半导体裸片114电耦合到经镀敷的接合垫110。在完成线接合工艺之后，衬底100及半导体裸片114一起形成集成电路120。在步骤64中，每一集成电路120可使用已知模制化合物122进行囊封(图19)。集成电路120可在步骤66中经受电测试且在步骤68中经受老化以检测缺陷裸片。在步骤70中，可将来自TAB卷带轴的每一集成电路单个化以提供如图19中所看到的经完成的半导体封装124。可囊封封装124以使得经镀敷的接触指形件108仍暴露于外部环境以将半导体封装124电耦合到主装置。
如图19中所示的半导体封装124可用作快闪存储器装置。任选地，在步骤72中可将半导体封装124焊接到一个或一对盖中。封装124可用在标准快闪存储器外壳中，包含例如SD卡、小型快闪、智能媒体、迷你SD卡、MMC及xD卡或存储器棒。其它标准快闪存储器封装也是可能的。在步骤74中可测试已完成的封装。
使用上述步骤，可从在衬底的顶表面上具有单个导电层的单侧衬底经济地且有效地形成半导体封装(例如(举例来说)LGA半导体封装)。
现在，将参照图20的流程图及图21至图36的视图描述包含在衬底的底部上具有导电层的单侧衬底的本发明第二实施例。首先参照图21至图23，可在步骤150中提供衬底200。衬底200可以是如上所述包含介电核心201的聚酰亚胺TAB卷带。衬底200可包含用于对准衬底200的位置的数个对准孔202。衬底200可额外地包含穿过介电核心形成的用于允许如后文所解释的穿过所述衬底的电连接的多个接合垫孔204。孔204可由配合在后文所述的接合垫的占用面积内的大小形成。
现在参照图24至图26，可在步骤152中在介电核心201的底表面上形成导电层206。可如上所述将导电层206附加到介电核心且所述介电核心及导电层206可具有如上所述的相应厚度。导电层206可处于所示的离散区段中或在连续的长度中。
现在参照图27至图29，在步骤154中，可在衬底底表面上的导电层206中形成接触指形件208、接合垫210及电导图案212，如以上在先前实施例中关于导电层106所描述。在导电层中界定接合垫210以使得每一接合垫210均覆盖一相应接合垫孔204。
参照图30至图32，在步骤155中，可镀敷导电层206的面向核心层201且通过孔204可看见的表面。在实施例中，在步骤155中，用软金或Ni/Au镀敷导电层206。还如在图30至图32中所示，也可在步骤156中镀敷衬底100的底表面上的接触指形件208、接合垫210及电导图案212。在实施例中，可用硬金或Ni/Au层镀敷接触指形件208、接合垫210及电导图案212。代替镀敷衬底的底表面上的所述部分，或除了镀敷衬底的底表面上的所述部分之外，可将焊料掩模层施加到接合垫210及/或电导图案212。
参照图33-35，在步骤158中，可在已知裸片接合工艺中将半导体裸片214附加到衬底200的顶表面上，直接附加到介电层201，其与接触指形件208、接合垫210及电导图案212相对。裸片214的数目及类型可如上文针对第一实施例所描述。在步骤160中，可在线接合工艺中将裸片214电耦合到衬底200。所述线接合工艺可伴随将线接合216(图35)的端定位在接合垫孔204内且然后通过(例如)穿过孔204的超声焊接确保线接合与软镀敷的接合垫210电接触。接合垫孔204允许介电层的顶侧上的半导体裸片电连接到介电层的底表面上的接合垫及接触指形件。
在完成线接合工艺之后，衬底200及半导体裸片214一起形成集成电路220。在步骤164中，可使用已知模制化合物222(图36)囊封每一集成电路220以提供完成的半导体封装224。封装224可经囊封以使得经镀敷的接触指形件208仍暴露于外部环境以将半导体封装224电耦合到主装置。在实施例中，在未被焊料掩模覆盖的情况下，衬底200的底表面可被覆盖在焊料掩模中，使接触指形件208暴露。集成电路220可在步骤166中经受电测试且在步骤168中经受老化以检测缺陷裸片。在步骤170中，可将来自TAB卷带轴的每一集成电路单个化以形成如图36中所示的已完成的封装224。
如图36中所示的半导体封装224可用作快闪存储器装置。任选地，可在步骤172中将半导体封装224焊接到一个或一对盖中。封装224可用在标准快闪存储器外壳中，包含例如SD卡、小型快闪卡、智能媒体、迷你SD卡、MMC及xD卡或存储器棒。其它标准快闪存储器封装也是可能的。在步骤174中，可测试已完成的封装。
使用上述步骤，可从在衬底的顶表面上具有单个导电层的单侧衬底经济地且有效地形成半导体封装(例如(举例来说)LGA半导体封装)。
已出于图解及说明的目的呈现了本发明的以上详细说明。但并不打算包揽无遗或将本发明限于所揭示的精确形式。可根据以上教示进行许多修改及变更。选择所述实施例旨在最好地解释本发明的原理及其实际应用，以由此使所属领域的技术人员能以各种实施例来最好地利用本发明并作出适合所预期特定使用的各种修改。本发明的范围打算由本文所附权利要求书来界定。
Claims (9)
1、一种制造半导体封装的方法，其包括以下步骤：
(a)在介电层中形成多个孔，所述介电层包含第一及第二表面；
(b)在所述介电层的所述第二表面上提供导电层，所述导电层具有面向所述导电层的第二表面的第一表面且所述导电层覆盖所述多个孔；
(c)在所述导电层中界定多个接合垫，所述多个接合垫中的每一接合垫覆盖所述多个孔中的一孔；
(d)在所述导电层中界定接触指形件；
(e)在所述导电层中界定将至少一个接合垫电耦合到至少一个接触指形件的导电迹线；
(f)将一个或一个以上半导体裸片附加到所述介电层的所述第一表面；
(g)通过以下步骤将半导体裸片电耦合到接合垫：
i.将线接合的第一端连接到所述半导体裸片，
ii.将所述线接合的第二端定位在所述多个孔中的一孔内，及
iii.在所述导电层的所述第二表面处将所述线接合的所述第二端耦合到接合垫。
2、如权利要求1所述的方法，其进一步包括步骤(h)：穿过在所述步骤(a)中形成的所述孔镀敷所述接合垫的面向所述介电层的表面。
3、如权利要求1所述的方法，其进一步包括步骤(j)：镀敷在所述步骤(d)中界定的所述接触指形件。
4、如权利要求1所述的方法，所述将半导体裸片电耦合到接合垫的步骤(g)允许所述介电层的所述顶侧上的所述半导体裸片电连接到所述介电层的所述底表面上的所述接合垫及接触指形件。
5、如权利要求1所述的方法，所述在所述导电层的所述第二表面处将所述线接合的所述第二端耦合到接合垫的步骤(g)(iii)包括将所述线接合的所述第二端焊接到所述接合垫的步骤。
6、如权利要求1所述的方法，其中所述在介电层中形成多个孔的步骤(a)包括形成在位置上与在所述步骤(c)中所界定的所述多个接合垫一致的多个孔的步骤。
7、如权利要求6所述的方法，其中所述在介电层中形成多个孔的步骤(a)包括形成在形状上与在所述步骤(c)中所界定的所述多个接合垫一致的多个孔的步骤。
8、如权利要求1所述的方法，其中所述将一个或一个以上半导体裸片附加到所述介电层的所述第一表面的步骤(f)包括将两个与四个之间的半导体裸片附加到所述介电层的所述第一表面的步骤。
9、如权利要求1所述的方法，其中所述将一个或一个以上半导体裸片附加到所述介电层的所述第一表面的步骤(f)包括将一个或一个以上快闪存储器芯片及控制器芯片附加到所述介电层的所述第一表面的步骤。
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