CN113823619A - 芯片封装基板、封装结构及封装基板的制作方法 - Google Patents

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Abstract

本发明涉及芯片技术领域,公开了一种芯片封装基板、封装结构及封装基板的制作方法。本发明的芯片封装基板,包括:基材、导电线路、阻焊干膜、打线手指和焊接球垫,打线手指和焊接球垫分别设置在基材的上下表面上,且通过导电线路电性连接,阻焊干膜铺设在基材的上表面和下表面上,阻焊干膜包覆导电线路,且在基材上围成有矩形凹槽,同时打线手指和焊接球垫不被阻焊干膜覆盖。本发明的芯片封装基板,芯片封装时,底层的芯片嵌入在矩形凹槽内,上层的芯片再依次堆叠,通过封装树脂将芯片和基板封装起来,降低了封装体的整体高度,实现了封装体的厚度减薄效果;而且,在矩形凹槽内不设置导电线路和打线手指,提高了基板与芯片接触面的平整度。

Description

芯片封装基板、封装结构及封装基板的制作方法
技术领域
本发明实施例涉及芯片封装技术领域,具体涉及一种芯片封装基板、封装结构及封装基板的制作方法。
背景技术
半导体封装是指将通过测试的晶圆按照产品型号及功能需求加工得到独立芯片的过程。封装过程为:来自晶圆前道工艺的晶圆通过划片工艺后被切割为小的芯片,然后将切割好的芯片用导电银胶或粘结胶带贴装到相应的基板的小岛上,再利用超细的金属(金银铜铝)导线或者导电性树脂将晶片的接合焊盘(Bond Pad)连接到基板的相应引脚(Lead),并构成所要求的电路。
目前的封装基板的表面为平面,封装时多层芯片依次堆叠在基板表面上,然后通过树脂将芯片和基板封装起来,以保护芯片和线路不受外界损害。
但这样的封装结构,封装体的厚度较大,难以满足电子产品轻薄的需求。
发明内容
本发明的目的在于提供一种芯片封装基板、封装结构及封装基板的制作方法,以解决上述背景技术中的问题。
本发明实施例提供一种芯片封装基板,包括:基材、导电线路、阻焊干膜、打线手指和焊接球垫;
所述导电线路设置在所述基材上;
所述基材设有通孔;
所述打线手指设置在所述基材的上表面上,所述焊接球垫设置在所述基材的下表面上,且所述打线手指通过所述导电线路与所述焊接球垫电性连接;
所述阻焊干膜铺设在所述基材的上表面和下表面上,所述阻焊干膜包覆所述导电线路,且所述阻焊干膜在所述基材上围成有矩形凹槽,所述矩形凹槽用于供芯片嵌入;
所述阻焊干膜在所述打线手指和所述焊接球垫处设有缺口,使所述打线手指和所述焊接球垫露出所述阻焊干膜,所述打线手指用于与芯片的焊脚电性连接,所述焊接球垫用于焊接锡球。
基于上述方案可知,本发明的芯片封装基板,通过设置基材、导电线路、阻焊干膜、打线手指和焊接球垫,导电线路、打线手指和焊接球垫设置在基材上,阻焊干膜铺设在基材的上表面和下表面上,阻焊干膜包覆导电线路,且阻焊干膜在基材上围成有矩形凹槽,打线手指和焊接球垫露出阻焊干膜。本发明的芯片封装基板,通过阻焊干膜在基材的表面上围成矩形凹槽,在矩形凹槽内不设置导电线路。芯片封装时,底层的芯片嵌入在矩形凹槽内,上层的芯片再依次堆叠,直至累加到所需的芯片层数,通过金属导线使芯片与打线手指电性连接后,通过封装树脂将芯片和基板封装起来。由于底层芯片嵌入在基板顶面的矩形凹槽内,降低了封装体的整体高度,实现了封装体的厚度减薄效果,以满足电子产品轻薄的需求;而且,在封装基板的矩形凹槽内不设置导电线路和阻焊干膜,矩形凹槽的底面更加平整,提高了封装基板与芯片接触面的平整度,使封装体的性能更加可靠。
在一种可行的方案中,所述矩形凹槽的四周侧壁处设有铜条,所述铜条围成铜条框,且所述铜条框裹覆在所述阻焊干膜内。通过在矩形凹槽的四周侧壁处设置铜条框,增加了封装基板凹槽处的支撑力,保护封装基板不被外力折断。
在一种可行的方案中,所述铜条的宽度为50μm。
在一种可行的方案中,所述导电线路、所述打线手指和所述焊接球垫的材质为铜。
在一种可行的方案中,所述打线手指和所述焊接球垫的外表面包覆有镍金层。
本发明实施例还提供一种芯片封装结构,包括:控制芯片、锡球、封装树脂、多块储存芯片、以及如上述任意一项设计中所述的封装基板;
所述控制芯片设置在所述阻焊干膜上,通过第一金线与所述打线手指电性连接;
多块所述储存芯片依次堆叠设置,底层的所述储存芯片嵌入在所述矩形凹槽内,且最底层的所述储存芯片通过第二金线与所述打线手指电性连接,相邻的所述储存芯片通过第三金线电性连接;
所述锡球设置在所述焊接球垫上,用于与外部器件电性连接;
所述封装树脂设置在所述封装基板的上表面上。
在一种可行的方案中,所述控制芯片通过粘结胶粘连在所述阻焊干膜上;
最底层的所述储存芯片通过粘结胶粘连在所述基材上,相邻的所述储存芯片通过粘结胶粘连。
本发明实施例还提供一种封装基板的制作方法,包括以下步骤:
S1提供基材;
S2在所述基材上钻孔并除胶渣;
S3在所述钻孔的孔壁上沉铜;
S4所述基材的表面和所述钻孔电镀铜,形成电镀铜层;
S5选择性的蚀刻所述电镀铜层,形成导电线路、打线手指、焊接球垫和铜条框;
S6铺设阻焊干膜,并形成矩形凹槽、且露出打线手指和焊接球垫。
在一种可行的方案中,在步骤S6之后,还包括:
S7所述打线手指和所述焊接球垫电镀镍金,形成镍金层。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为本发明实施例一中的芯片封装基板的示意图;
图2为本发明实施例二中的芯片封装结构的示意图;
图3为本发明实施例三中的封装基板的制作方法的流程图。
图中标号:
1、封装基板;101、矩形凹槽;11、基材;12、导电线路;13、阻焊干膜;14、打线手指;15、焊接球垫;16、铜条;2、控制芯片;21、第一金线;3、锡球;4、储存芯片;41、第二金线;42、第三金线;5、封装树脂;6、粘结胶。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在本发明的描述中,需要理解的是,术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本发明和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本发明的限制。
在本发明中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,也可以是成一体;可以是机械连接,也可以是电连接,也可以是通讯连接;可以是直接连接,也可以通过中间媒介的间接连接,可以是两个元件内部的连通或两个元件的相互作用关系,除非另有明确的限定。对于本领域的普通技术人员而言,可以根据具体情况理解上述术语在本发明中的具体含义。
下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合,对于相同或相似的概念或过程可能在某些实施例不再赘述。
如本申请背景技术中的描述,目前的封装基板的表面为平面,芯片封装时多层芯片依次堆叠在基板表面的导电线路和阻焊层上,然后通过树脂将芯片和基板封装起来,以保护芯片和线路不受外界损害。
本申请的发明人发现,这样的封装结构,封装体的厚度较大,难以满足电子产品越来越轻薄的需求。
为了解决上述问题,本申请发明人提出了本申请的技术方案,具体实施例如下:
实施例一
图1为本发明实施例一中的芯片封装基板的示意图。
如图1所示,本实施例的芯片封装基板,包括:基材11、导电线路12、阻焊干膜13、打线手指14和焊接球垫15。
基材11呈板状,基材11的材质为树脂和玻纤布,基材11的上表面和下表面均设有原铜层。
基材11设有多个贯穿的通孔。
导电线路12设置在基材11上。
打线手指14设有多个,多个打线手指14布设在基材11的上表面上。
焊接球垫15设有多个,多个焊接球垫15布设在基材11的下表面上。多个打线手指14通过导电线路12电性连接,且导电线路12穿过基材11的通孔,与多个焊接球垫15电性连接,实现焊接球垫15与打线手指14的电性导通。
阻焊干膜13选择性的铺设在基材11的上表面和下表面上,即阻焊干膜13选择性的包覆基材11的部分区域,形成阻焊层。具体的说,阻焊干膜13将基材11上的导电线路12包覆,以对导电线路12形成保护。且阻焊干膜13在基材11的上表面上围成有矩形凹槽101,矩形凹槽101的外形尺寸略大于封装芯片的外形尺寸,使封装芯片可嵌入在矩形凹槽101内。且矩形凹槽101的底面上不设置导电线路12和打线手指14,芯片放置时,底层的芯片嵌入在矩形凹槽101内,以降低封装体的整体厚度,并使芯片与基材的接触面具有更好的平整度。
同时,阻焊干膜13设有多个缺口,缺口与打线手指14和焊接球垫15的位置对应。阻焊干膜13铺设时,设置在基材11上下表面上的打线手指14和焊接球垫15从阻焊干膜13的缺口处露出,即使得打线手指14和焊接球垫15露出于阻焊干膜13,不被阻焊干膜13覆盖。基材11的上表面上的打线手指14用于与芯片的焊脚电性连接,基材11的下表面上的焊接球垫15用于焊接锡球,使锡球与芯片电性导通。
通过上述内容不难发现,本实施例的芯片封装基板,通过设置基材、导电线路、阻焊干膜、打线手指和焊接球垫,导电线路、打线手指和焊接球垫设置在基材上,阻焊干膜铺设在基材的上表面和下表面上,阻焊干膜包覆导电线路,且阻焊干膜在基材上围成有矩形凹槽,打线手指和焊接球垫不被阻焊干膜覆盖。本发明的芯片封装基板,通过阻焊干膜在基材的表面上围成矩形凹槽,在矩形凹槽内不设置导电线路。芯片封装时,底层的芯片嵌入在矩形凹槽内,上层的芯片再依次堆叠,直至累加到所需的芯片层数,通过金属导线使芯片与打线手指电性连接后,通过封装树脂将芯片和基板封装起来。由于底层芯片嵌入在基板顶面的矩形凹槽内,降低了封装体的整体高度,实现了封装体的厚度减薄效果,以满足电子产品轻薄的需求;而且,在封装基板的矩形凹槽内不设置导电线路和阻焊干膜,矩形凹槽的底面更加平整,提高了封装基板与芯片接触面的平整度,使封装体的性能更加可靠。
可选的,本实施例中的芯片封装基板,阻焊干膜13在基材11上围成的矩形凹槽101的四周侧壁处设有铜条16,四周的铜条16围成铜条框,且铜条框裹覆在阻焊干膜13内。通过铜条框增加矩形凹槽101位置四周的支撑力,使封装基板不易发生翘曲变形,且封装基板在受到外力时不易发生折断、破损的现象。同时,四周的铜条16被包覆在阻焊干膜13内,使铜条框与其他导电线路、导体之间绝缘,并保证铜条框不被氧化。
进一步的,本实施例中的芯片封装基板,铜条16的宽度为50μm左右。
进一步的,本实施例中的芯片封装基板,基材11上的导电线路12、打线手指14和焊接球垫15的材质为铜,铜质的导电线路12、打线手指14和焊接球垫15通过电镀和蚀刻的方式制作形成。
进一步的,本实施例中的芯片封装基板,铜质的打线手指14和焊接球垫15的外表面包覆有镍金层(图中未画出)。镍金层将铜质的打线手指和焊接球垫包覆,以防止铜质的打线手指14和焊接球垫发生氧化,并使打线手指14和焊接球垫15具有更好的导电性能。
实施例二
图2为本发明实施例二中的芯片封装结构的示意图。
如图2所示,本实施例的芯片封装结构,包括:控制芯片2、锡球3、储存芯片4、封装树脂5以及上述实施例中所述的封装基板1。
控制芯片2设置在封装基板1的阻焊干膜13上,控制芯片2的焊脚通过第一金线21与封装基板1上的打线手指14电性连接。
储存芯片4设有多块,多块储存芯片4上下依次堆叠设置,且相邻的两块储存芯片4之间错位堆叠。底层的储存芯片4嵌入在封装基板1的矩形凹槽101内,最底层的储存芯片4的焊脚通过第二金线41与封装基板1上的打线手指14电性连接,相邻的两块储存芯片4的焊脚通过第三金线42电性连接。
锡球3焊接在封装基板1的焊接球垫15上,且位于封装基板1的下表面上,锡球3用于与外部的电路板或其他电器元件电性连接,使控制芯片2、储存芯片4与外部的电器元件电性连通。
封装树脂5设置在封装基板1的上表面上,封装树脂5将控制芯片2、储存芯片4和阻焊干膜等封装覆盖,保护芯片和导电线路等不受外界损害。
本实施例中,芯片封装时,底层的储存芯片嵌入在矩形凹槽内,上层的储存芯片再依次堆叠,直至累加到所需的芯片层数,降低了封装体的整体高度,实现了封装体的厚度减薄效果,以满足电子产品轻薄的需求;而且,在封装基板的矩形凹槽内不设置导电线路和阻焊干膜等,矩形凹槽的底面更加平整,提高了基板与芯片接触面的平整度,使封装体的性能更加可靠。
进一步的,本实施例中的芯片封装结构,控制芯片2通过粘结胶6粘连在封装基板1的阻焊干膜上。
最底层的储存芯片4通过粘结胶6粘连在封装基板1的基材上,且相邻的两块储存芯片4之间也通过粘结胶6相互粘连,使控制芯片、储存芯片在封装基板上固定牢固。
实施例三
图3为本发明实施例三中的封装基板的制作方法的流程图。
如图3所示,本实施例的封装基板的制作方法,包括以下步骤:
S1提供基材。
基材呈板状,基材的材质为树脂和玻纤布,基材的上表面和下表面上设有原铜层。
S2在所述基材上钻孔。
具体的说,通过机械或激光的方式在基材的工艺位置处钻孔,在基材上形成多个通孔。
S3在所述钻孔的孔壁上沉铜。
具体的说,通过化学沉铜的方法在基材钻孔的圆周孔壁上沉铜,在钻孔的圆周孔壁上形成沉铜层。
S4所述基材的表面和所述钻孔电镀铜,形成电镀铜层。
具体的说,对沉铜后的基材电镀铜,在基材的上、下表面,以及基材的钻孔内形成电镀铜层。
S5选择性的蚀刻所述电镀铜层,形成导电线路、打线手指、焊接球垫和铜条框。
具体的说,通过贴线路干膜,再经过曝光显影蚀刻的方式,将基材上不需要区域的电镀铜层去除,在基材的上下表面上形成需要的导电线路、打线手指、焊接球垫和铜条框。
S6铺设阻焊干膜,并形成矩形凹槽、且露出打线手指和焊接球垫。
具体的说,在基材的上下表面铺设阻焊干膜,通过曝光显影的方式形成阻焊图形。即使得阻焊干膜将导电线路、铜条框包覆,并使打线手指和焊接球垫露出阻焊干膜,同时将设定为矩形凹糟位置处的阻焊干膜显影去掉,在基材上围成一个矩形凹槽。
进一步的,本实施例中的封装基板的制作方法,在步骤S6之后,还包括:
S7在所述打线手指和焊接球垫上电镀镍金,形成镍金层。
具体的说,对打线手指和焊接球垫先电镀镍,再电镀金,在打线手指和焊接球垫的外表面上形成镍金层。镍金层将铜质的打线手指和焊接球垫包覆,防止打线手指和焊接球垫发生氧化。同时,芯片与打线手指通过金线电性连接时,金线连接在打线手指的镍金层上,增强了打线手指的导电性。
在本发明中,除非另有明确的规定和限定,第一特征在第二特征“上”或“下”可以是第一特征和第二特征直接接触,或第一特征和第二特征通过中间媒介间接接触。
而且,第一特征在第二特征“之上”、“上方”和“上面”可以是第一特征在第二特征正上方或斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方,或仅仅表示第一特征水平高度低于第二特征。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”或“一些示例”等的描述,意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任意一个或者多个实施例或示例中以合适的方式结合。此外,在不相互矛盾的情况下,本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (9)

1.一种芯片封装基板,其特征在于,包括:基材、导电线路、阻焊干膜、打线手指和焊接球垫;
所述导电线路设置在所述基材上;
所述基材设有通孔;
所述打线手指设置在所述基材的上表面上,所述焊接球垫设置在所述基材的下表面上,且所述打线手指通过所述导电线路与所述焊接球垫电性连接;
所述阻焊干膜铺设在所述基材的上表面和下表面上,所述阻焊干膜包覆所述导电线路,且所述阻焊干膜在所述基材上围成有矩形凹槽,所述矩形凹槽用于供芯片嵌入;
所述阻焊干膜在所述打线手指和所述焊接球垫处设有缺口,使所述打线手指和所述焊接球垫露出所述阻焊干膜,所述打线手指用于与芯片的焊脚电性连接,所述焊接球垫用于焊接锡球。
2.根据权利要求1所述的芯片封装基板,其特征在于,所述矩形凹槽的四周侧壁处设有铜条,所述铜条围成铜条框,且所述铜条框裹覆在所述阻焊干膜内。
3.根据权利要求2所述的芯片封装基板,其特征在于,所述铜条的宽度为50μm。
4.根据权利要求2所述的芯片封装基板,其特征在于,所述导电线路、所述打线手指和所述焊接球垫的材质为铜。
5.根据权利要求4所述的芯片封装基板,其特征在于,所述打线手指和所述焊接球垫的外表面包覆有镍金层。
6.一种芯片封装结构,其特征在于,包括:控制芯片、锡球、封装树脂、多块储存芯片、以及如权利要求1至5中任意一项所述的封装基板;
所述控制芯片设置在所述阻焊干膜上,通过第一金线与所述打线手指电性连接;
多块所述储存芯片依次堆叠设置,底层的所述储存芯片嵌入在所述矩形凹槽内,且最底层的所述储存芯片通过第二金线与所述打线手指电性连接,相邻的所述储存芯片通过第三金线电性连接;
所述锡球设置在所述焊接球垫上,用于与外部器件电性连接;
所述封装树脂设置在所述封装基板的上表面上。
7.根据权利要求6所述的芯片封装结构,其特征在于,所述控制芯片通过粘结胶粘连在所述阻焊干膜上;
最底层的所述储存芯片通过粘结胶粘连在所述基材上,相邻的所述储存芯片通过粘结胶粘连。
8.一种封装基板的制作方法,其特征在于,包括以下步骤:
S1提供基材;
S2在所述基材上钻孔并除胶渣;
S3在所述钻孔的孔壁上沉铜;
S4所述基材的表面和所述钻孔电镀铜,形成电镀铜层;
S5选择性的蚀刻所述电镀铜层,形成导电线路、打线手指、焊接球垫和铜条框;
S6铺设阻焊干膜,并形成矩形凹槽、且露出打线手指和焊接球垫。
9.根据权利要求8所述的封装基板的制作方法,其特征在于,在步骤S6之后,还包括:
S7所述打线手指和所述焊接球垫电镀镍金,形成镍金层。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205164A (ja) * 1995-12-20 1997-08-05 Samsung Electron Co Ltd 半導体チップパッケージ及びその製造方法
JP2000299399A (ja) * 1999-04-12 2000-10-24 Sony Corp 半導体装置
US6534852B1 (en) * 2000-04-11 2003-03-18 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package with improved strength and electric performance and method for making the same
JP2003224230A (ja) * 2002-01-30 2003-08-08 Sumitomo Metal Electronics Devices Inc プラスチックパッケージ及びその製造方法
JP2009224429A (ja) * 2008-03-14 2009-10-01 Renesas Technology Corp 半導体装置
TW201227900A (en) * 2010-12-29 2012-07-01 Siliconware Precision Industries Co Ltd Semiconductor chip package substrate and its fabrication method, and package substrate structure for semiconductor chip package substrate use
KR20130001508A (ko) * 2011-06-27 2013-01-04 주식회사 심텍 다이스택 패키지 및 제조 방법
US20200091129A1 (en) * 2018-09-14 2020-03-19 Toshiba Memory Corporation Semiconductor device with improved heat dissipation

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205164A (ja) * 1995-12-20 1997-08-05 Samsung Electron Co Ltd 半導体チップパッケージ及びその製造方法
JP2000299399A (ja) * 1999-04-12 2000-10-24 Sony Corp 半導体装置
US6534852B1 (en) * 2000-04-11 2003-03-18 Advanced Semiconductor Engineering, Inc. Ball grid array semiconductor package with improved strength and electric performance and method for making the same
JP2003224230A (ja) * 2002-01-30 2003-08-08 Sumitomo Metal Electronics Devices Inc プラスチックパッケージ及びその製造方法
JP2009224429A (ja) * 2008-03-14 2009-10-01 Renesas Technology Corp 半導体装置
TW201227900A (en) * 2010-12-29 2012-07-01 Siliconware Precision Industries Co Ltd Semiconductor chip package substrate and its fabrication method, and package substrate structure for semiconductor chip package substrate use
KR20130001508A (ko) * 2011-06-27 2013-01-04 주식회사 심텍 다이스택 패키지 및 제조 방법
US20200091129A1 (en) * 2018-09-14 2020-03-19 Toshiba Memory Corporation Semiconductor device with improved heat dissipation

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