CN101326864B - 用于表面安装式组件的无垫衬底 - Google Patents

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Abstract

本发明揭示一种具有低轮廓(low profile)的半导体封装。在实施例中，可将表面安装式组件直接安装到半导体封装衬底的核心，以使得所述组件与所述衬底核心之间无导电层、镀敷层或焊料膏。所述表面安装式组件可以是可根据SMT工艺表面安装到衬底上的任何类型的组件，举例来说包括无源组件及各种经封装的半导体。

Description

用于表面安装式组件的无垫衬底
技术领域
本发明的实施例涉及一种具有低轮廓的半导体封装。
背景技术
对便携式消费者电子设备需求的强烈增长正推动对高容量存储装置的需求。正逐渐广泛使用快闪存储器存储卡等非易失性半导体存储器装置来满足对数字信息存储及交换的不断增长的需求。此类存储器装置的便携性、多功能性及坚固耐用设计连同其高可靠性及大容量已使此类存储器装置理想地用于各种各样的电子装置，包括(例如)数码相机、数字音乐播放器、视频游戏机、PDA及蜂窝式电话。
虽然已知各种各样的封装配置，但通常可制作快闪存储器存储卡作为封装中系统(SiP)或多芯片模块(MCM)，其中多个电路小片安装在衬底上。其上安装有电路小片的衬底通常可包括坚硬的电介基底，其在一侧或两侧上蚀刻有导电层。所述一个或一个以上半导体电路小片及/或电阻器、电感器及/或电容器等无源组件可通过表面安装技术(SMT)安装到所述衬底。SMT是将电路小片及/或表面安装式组件焊接到衬底表面上的导电层的经镀敷部分的已知方法。所述导电层提供电引线结构以用于电路小片、无源组件与外部电子系统之间的通信。一旦完成所述表面安装式组件与衬底之间的电连接，那么通常将所述组合件装入铸模化合物以形成受保护的半导体封装。
图1是常规衬底20的俯视图，衬底20包括用于接纳在已知的SMT工艺中粘附到所述衬底的组件的区域22。图2及3分别是衬底区域22的经放大俯视图及侧视图。衬底区域22通常包括由(举例来说)聚酰亚胺薄片制成的坚硬核心26。可使用已知的光刻法及蚀刻工艺在所述核心上以所需的电导图案形成薄膜导电层28。可将所述电导图案的部分镀敷金或其它高电阻性金属的薄层30。然后，衬底区域22可涂敷焊料掩膜34(仅显示在图3中)，以隔离并保护所述衬底上界定的电引线图案。
如图3中所示，焊料膏32可施加到经镀敷层30，且然后组件36设置在所述焊料膏上方。当所述衬底在焊料回流工艺中加热以硬化所述焊料时，所述焊料膏将无源组件保持在适当位置，从而将组件36固定到经镀敷层30且将所述组件电连接到所述衬底。
一旦电路小片及/或无源组件安装到衬底，所述封装便可囊封入铸模化合物以形成成品半导体封装。所述经囊封封装的厚度可大约是0.65mm，但不同的封装可具有不同的厚度。一直存在减小常规半导体封装的总尺寸的趋势，包括减小封装厚度。然而，如果在常规封装中减小所述铸模化合物的厚度，那么存在安装到衬底的组件会暴露的风险。除无源组件的高度之外，所述无源组件安装在其上的电导图案、经镀敷层及焊料膏均会增加所述半导体封装的厚度。在常规封装中，所述电导图案、经镀敷层及焊料膏可使半导体封装的厚度增加约50微米(μm)。
发明内容
本发明的数实施例涉及一种具有低轮廓的半导体封装。在实施例中，表面安装式组件可直接安装到所述半导体封装衬底的核心，以便在所述组件与所述衬底核心之间无导电层、镀敷层或焊料膏。所述表面安装式组件可以是可根据SMT工艺表面安装在衬底上的任何类型的组件，包括(举例来说)无源组件及各种经封装半导体。
在制作期间，在将表面安装式组件定位在所述裸衬底核心上之后，可在镀敷层与所述表面安装式组件的端及/或侧之间施加焊料膏。因此，取代如在常规衬底中焊料膏在所述组件下方，而是所述焊料膏粘着到所述组件的电触点或触点的端及/或侧，以将所述组件粘附到所述衬底上，且将所述组件电连接到所述衬底。在施加所述焊料膏之后，可在回流二艺中加热所述衬底以硬化所述焊料并将所述组件接合到所述衬底。
可在光刻工艺期间将所述电导图案及镀敷层形成为一对彼此面对的U形结构，以在所述衬底上界定裸开放空间用于接纳所述表面安装式组件。所述电导图案及镀敷层可以其它配置形成，包括形成为所述衬底上的大体矩形垫，其彼此隔开一段距离，以足以在其之间接纳所述表面安装式组件。
与常规表面安装技术相比较，将组件直接安装到所述衬底核心减小所述组件在所述衬底上方的高度，且可允许减小以所述衬底形成的经囊封半导体封装的总高度。
附图说明
图1是用于半导体封装的衬底的现有技术俯视图。
图2是图1中所示衬底的经放大部分的现有技术俯视图。
图3是图1中所示衬底的经放大部分的现有技术侧视图。
图4是根据本发明的实施例用于接纳组件的衬底的俯视图，所述组件表面安装到所述衬底。
图5是图4中所示衬底的经放大部分的俯视图。
图6是图4中所示衬底的经放大部分的侧视图。
图7是根据本发明的实施例的用于接纳组件的衬底的俯视图，所述组件表面安装到所述包括焊料掩膜的衬底。
图8是图7中所示衬底的侧视图。
图9是根据本发明的实施例的衬底的侧视图，所述衬底包括表面安装到所述衬底的组件。
图9A是图9中所示侧视图的经放大部分。
图10是图9中所示衬底的俯视图。
图11是根据本发明的替代实施例的用于接纳组件的衬底的俯视图，所述组件表面安装到所述衬底。
图12是根据图11的实施例的用于接纳组件的衬底的俯视图，所述组件表面安装到所述包括焊料掩膜的衬底。
图13是根据图11的实施例的衬底的俯视图，所述衬底包括表面安装到所述衬底的组件。
图14是根据图11的实施例的衬底的侧视图，所述衬底包括表面安装到所述衬底的组件。
图15是根据本发明的实施例的用于接纳组件的衬底的俯视图，所述组件表面安装到所述包括焊料掩膜的衬底。
图16是图15中所示衬底的侧视图。
图17是图15的衬底的侧视图，根据本发明的实施例，所述衬底进一步包括焊料膏。
图18是如图15中的衬底的俯视图，根据本发明的实施例，所述衬底进一步包括焊料膏。
图19是根据本发明的实施例的衬底的侧视图，所述衬底包括表面安装到所述衬底的组件。
图20是图19中所示衬底的俯视图。
图21是根据本发明的其它替代实施例的用于接纳组件的衬底的俯视图，所述组件表面安装到所述衬底。
图22是根据图21的实施例的衬底的俯视图，所述衬底包括表面安装到所述衬底的组件。
图23是根据本发明的其它替代实施例的衬底的边缘图，所述衬底包括表面安装到所述衬底的组件。
图24是根据图23的实施例的衬底的俯视图，所述衬底包括表面安装到所述衬底的组件。
图25是根据本发明的其它替代实施例的衬底的俯视图，所述衬底包括表面安装到所述衬底的组件。
图26是根据图25的实施例的衬底的侧视图，所述衬底包括表面安装到所述衬底的组件。
图27是根据本发明的实施例的包括衬底的已完成半导体封装的剖面图，所述衬底用于接纳表面安装到所述衬底的组件。
图28是用根据本发明的实施例的衬底形成的快闪存储器装置的俯视图。
图29是根据本发明的实施例形成衬底的工艺的流程图。
具体实施方式
现在将参照图式4至29阐述本发明的实施例，所述图式涉及具有低轮廓的半导体封装。应了解，本发明可以许多不同形式体现且不应解释为限定于本文所论述的实施例。而是，提供这些实施例以使本揭示内容将周全且完整且将完全地将本发明传达给所属领域的技术人员。实际上，本发明既定覆盖这些实施例的替代方案、修改及等效物，其包括在如随附权利要求书所界定的本发明的范围及精神内。此外，在本发明的以下详细阐述中，论述了众多具体细节以提供对本发明的透彻了解。然而，所属领域的技术人员将明白，可在无此类具体细节的情况下实践本发明。
如下文所解释，图4是根据本发明的实施例的衬底100的俯视图，其显示电导图案108及界定在电导图案108中的用于接纳组件的区域104，所述组件表面安装到所述衬底。虽然显示两个用于接纳此类表面安装式组件的区域104，但在本发明的替代实施例中可存在一个此类区域或两个以上此类区域。在替代实施例中，用于接纳组件的区域104可位于衬底100上的其它位置。
图5及6分别是衬底区域104的经放大俯视图及侧视图。衬底100可以是各种各样的不同芯片载体媒体，包括(举例来说)印刷电路板(PCB)。如果衬底100是PCB，那么所述衬底可由核心106形成，其具有在核心106的顶表面上形成的顶导电层108，及在核心106的底表面上形成的底导电层110。核心106可由各种电介质材料(例如，聚酰亚胺薄片、包括FR4及FR5的环氧树脂，双马来酰亚胺三嗪(BT)及类似物)形成。虽然并非对本发明至关重要，但核心106可具有40μm到200μm之间的厚度，但在替代实施例中所述核心的厚度可在所述范围之外变化。在替代实施例中，核心106可以是陶瓷或有机的。
导电层108及110可由铜或铜合金、镀铜或镀铜合金、合金42(42Fe/58Ni)、铜镀钢或已知用于衬底上的其它金属及材料形成。层108及110可具有约10μm到24μm的厚度，但在替代实施例中层108及110的厚度可在所述范围之外变化。
层108及/或层110可蚀刻有用于接纳如下文所解释的表面安装式组件且用于在一个或一个以上半导体电路小片与外部装置之间传递信号的电导图案。参照图29的流程图解释一种用于在衬底100上形成所述电导图案的工艺。在步骤250中清洁导电层108及110的表面。然后，在步骤252中将光致抗蚀剂膜施加在层108及110的表面上方。然后，可在步骤254中将包含所述电电导图案的外形的图案掩膜放置在所述光致抗蚀剂膜上。曝光(步骤256)并显影(步骤258)所述光致抗蚀剂膜以将所述光致抗蚀剂从所述导电层上的将要蚀刻的区域移除。下一步，在步骤260使用蚀刻剂(例如，氯化铁)蚀刻掉所述经曝光的区域以界定所述核心上的所述电导图案。下一步，在步骤262中移除所述光致抗蚀剂。可涵盖用于在衬底100上形成所述电导图案的其它已知方法。
一旦如上所解释地图案化，可在步骤264中在导电层108及/或110的部分上镀敷金或其它电阻性金属的一个或一个以上层118。特定来说，直接焊接到所述裸铜电导图案上可能是困难或不实际的。因此已知在焊接点处镀敷铜引线，其中组件(例如，图6中所示的组件120)是表面安装到所述衬底的，且其中做出与半导体电路小片的线接合连接。已知用于选择性地将电阻性金属镀敷到所述电导图案上的各种镀敷工艺，包括(举例来说)电镀。在电镀工艺中，将衬底100浸入在水性溶液中包括金属离子的镀敷槽中。将电流供应到将要镀敷的电导图案的所述区域且在其表面产生电荷。将溶液中的金属离子吸引到并沉积在所述充电及带电金属区域上以产生层118。
现在参照图7的俯视图及图8的侧视图，一旦经图案化及镀敷，可在步骤266中将顶导电层108及底导电层110与焊料掩膜122层压在一起以在一个或一个以上后续焊接工艺期间隔离并保护在所述衬底上界定的电导图案。
现在参照图9的侧图及图10的俯视图，在施加焊料掩膜122之后，可在SMT步骤268中将组件120安装到衬底100的区域104。如在本发明段落的背景下所解释，此类组件传统上安装在所述电导图案、一个或一个以上镀敷层及焊料膏的顶部。然而，根据本发明的实施例，可将组件120直接安装到衬底100的核心106。也就是说，在实施例中，组件120与核心106之间无导电层、镀敷层或焊料膏。
特定来说，在上述光刻工艺期间蚀刻掉所述电导图案的区段，从而在核心106上留下足够大的裸空间126(图7及8)以足以接纳组件120。如下文所解释，由于组件120可在尺寸及类型上变化，因此在替代实施例中，留在核心106上的裸空间126的尺寸可相应地变化。然而，依据将要安装在衬底100上的组件120的尺寸及类型，将基于所述电导图案的布局及设计得知裸空间126的尺寸且可在所述光掩膜中界定所述尺寸。
图9A是图9的侧视图的经放大部分。如其中所见，组件120包括电触点120a，其传统上用于建立组件120与所述衬底之间的电连通。触点120a可具有不同的配置，但通常可具有正切于参考平面R1的最低位置及正切于参考平面R4的最高位置。“较高”及“较低”的使用是相对于图9中所示的视图且出于易于阐述的目的而使用。举例来说，如果衬底100上下颠倒，那么所述较高及较低位置可翻转。高度H1可以是电触点120a的高度，其为参考平面R1与R4之间的距离。在实施例中，正切于所述最低位置的平面R1可以是如上所述核心106的上表面。
焊料膏层130的高度H2可以是参考平面R1与参考平面R3之间的距离。同样地，所述金属部分(即图案108及镀层118)的高度H3可以是参考平面R1与参考平面R2之间的距离。如上所述，在常规设计中，电触点120a的最高位置在衬底核心106上方的高度将是H1、H2与H3的和。然而，根据本发明的实施例，电触点120a的最高位置在核心106上方的高度可仅为所述电触点的高度H1。
在SMT步骤268中，可将组件120放置在裸空间126内。一旦经定位，如图9及10中所示，可将焊料膏130施加在金层118与组件120的端及/或侧之间。因此，取代如在常规衬底中焊料膏在所述组件下方，而是焊料膏130粘着到组件120的一个或一个以上电触点的端及/或侧以将所述组件粘附在衬底100上并将组件120电连接到衬底100。在施加焊料膏130之后，可在回流工艺中加热衬底100以将焊剂从焊料膏130移除并硬化所述焊料以将组件120接合到经镀敷层118。应了解，在替代实施例中，可使用其它导电材料来取代焊料膏以将组件120电耦合并物理耦合到衬底100。
可确定裸空间126的尺寸以在组件120的端处留下边界及/或在组件120的侧处留下边界。在替代实施例中，组件120的任一端及任一侧处的边界的尺寸可变化。在一个实施例中，组件120的任一端处的边界及到组件120的任一侧的边界可在15μm与75μm之间，且更特定来说在20μm与50μm之间，且更特定来说为25μm。应了解，在其它实施例中，组件120的端及侧处的边界可小于15μm及大于75μm。
如图10中所示，焊料膏130可在组件120的电触点的端及所述电触点的侧处粘着到所述电触点。然而，在替代实施例中，焊料膏130可仅施加到组件120的电触点的端，或仅施加到组件120的电触点的侧，以将组件120粘附并电连接到所述衬底。
在图5至10中所示及上述实施例中，电导图案108及镀敷层118可在光刻工艺期间形成为一对彼此面对的U形结构，其中用于接纳组件120的裸空间126界定于所述U形结构之间。在替代实施例中，围绕裸空间126的两个U形结构的每一部分的宽度可变化，但可(举例来说)在15μm与75μm的宽度之间。应了解，在其它实施例中，围绕裸空间126的两个U形结构的每一部分的宽度可小于15μm及大于75μm。所述U形结构可通过引导离开所述U形结构的电迹线(未显示)电连接到所述衬底的其它部分。
应了解，根据本发明的实施例，电导图案108及镀敷层118可以除U形结构之外的各种各样的配置来形成，以粘附到组件120的端及/或侧。举例来说，图11至14中显示替代配置。如其中所示，电导图案108及镀敷层118在所述衬底上形成为大体矩形垫，其彼此隔开足以在其之间接纳组件120的距离。衬底100可如上所述与焊料掩膜122层压在一起以界定裸空间126。然后，可在如图13及14中所示及上述SMT步骤中使用焊料膏130将组件120表面安装到核心106。如图13中所示，焊料膏130在此实施例中可在组件120的端及组件的侧处粘着到组件120。然而，在替代实施例中，焊料膏130可仅施加到组件120的端以将组件120粘附并电连接到所述衬底。
在上述实施例中，将组件120定位于衬底100上，且然后将焊料膏130施加于金属层108、118与组件120之间。在所示及相对于图15至图20阐述的本发明的其它实施例中，这些步骤的次序可颠倒，以便将焊料膏130施加到所述衬底且然后将组件120定位在所述焊料膏上。
特定来说，如图15及图16中所示，可如上述制造所述衬底，其包括金属层108、118及界定裸空间126的焊料掩膜122。此后，可如图17及图18中所示将焊料膏130施加到金属层118及衬底100上。在施加所述焊料膏之后，可如图19及图20中所示将组件120在安装到所述焊料膏上的衬底。然后，可加热所述衬底以回流所述焊料膏并将所述组件接合到所述衬底。在图15至图20的实施例中，当在所述回流工艺中加热所述组件时，一些焊料膏130可以或可不留在组件120下方。即使一些焊料膏留在所述组件下方，所述组件仍可以比现有技术中已知的较低轮廓安装到衬底100。
图21及图22中显示电导图案108及镀敷层118的可能配置的其它实例。如其中所示，可在光刻及蚀刻工艺期间在所述衬底上界定图案108及层118，其中在裸空间126的边界处具有凹入区段140。如图22中所示，凹入区段140允许组件120在金属部分108、118之间具有更大的定向自由。举例来说，组件120可从所述组件相对于金属部分108、118的区段水平并垂直对准的位置稍微顺时针(如图22中虚线所示)或逆时针旋转。
如本文所述，可通过省略以下三个层(否则每一者将增加组件120在所述衬底上方的高度)来减小组件120在衬底100的表面上方的高度：第一层是电导图案108、第二层是镀敷层118，且第三层是焊料膏层130。在替代实施例中，进一步涵盖仅省略这些层中的一者或两者。
举例来说，可将组件120的电触点安装到所述衬底的具有电导图案108但无镀敷层118也无焊料膏层130的区段。在此实施例中，可邻近组件120的电触点的端或侧来提供经镀敷触点且所述焊料膏可通过接触如上所述组件的端及/或侧来电耦合并物理耦合所述组件。作为其它实例，可将组件120的电触点安装到所述衬底具有电导图案108及镀敷层118但无焊料膏层130的区段。在此实施例中，焊料膏130可通过接触如上所述组件的端及/或侧来电耦合并物理耦合所述组件。
组件120可以是可根据SMT工艺表面安装在衬底上的任何类型的组件。在实施例中，组件120可以是无源组件，包括(举例来说)电阻器、电容器、电感器、跨接器或其它组件。另外或另一选择为，组件120可以是通过SMT工艺步骤安装到衬底的任何半导体封装。此类封装包括(但不限于)如下：
●小外形集成电路(SOIC)
●塑料引线芯片载体(PLCC)
●薄小外形封装(TSOP)
●缩小外形封装(SSOP)
●薄缩小外形封装(TSSOP)
●四分之一尺寸小外形封装(QSOP)
●极小外形封装(VSOP)
●小外形晶体管(SOT)
●低轮廓方形扁平封装(LQFP)
●塑料方形扁平封装(PQFP)
●陶瓷方形扁平封装(CQFP)
●薄方形扁平封装(TQFP)
●方形扁平封装(QFN)
●功率方形扁平封装(PQFN)
●球栅阵列(BGA)
●圆柱栅格阵列(CGA)
●陶瓷圆柱栅格阵列(CCGA)
●微型BGA(μBGA)
●板上芯片(COB)
●软板上芯片(COF)
●引线框封装(MLP)
●公制方形扁平封装(MQFP)。
在图23中的边缘图及图24中的俯视图中说明其中组件120可以是表面安装式封装的实例。如其中所示，封装150包括直接安装到衬底100的核心106的引线152。引线152通过焊料膏130物理并电连接到金属部分108、118，焊料膏130从引线152的端及/或侧接触所述引线。引线152与金属部分108、118之间的边界可如上所述，且围绕引线152的金属部分108、118的宽度可如上所述。除粘着到引线152的端及/或侧之外，进一步涵盖焊料膏130可施加到引线152的部分的顶部。焊料膏130可如上所述同样地施加到其它组件120的顶部部分。
某些半导体电路小片在所述电路小片的下表面上在所述电路小片的边缘处具有接触垫。在常规系统中，这些接触垫表面安装到衬底上的经镀敷垫。现在参照图25的俯视图及图26的侧视图，组件120可包含根据本发明的半导体电路小片170，其通过SMT步骤安装到衬底100。在此种系统中，所述电路小片可直接安装到核心106。如上所述，所述电路小片的下表面上、所述电路小片的边缘处的接触垫172可经由焊料膏130在所述电路小片的侧处而粘附到金属部分108、118(显示在图26中)。
现在参照至图27，其显示包括半导体电路小片182及无源组件184的半导体封装180，半导体电路小片182及无源组件184中的任一者或全部可通过上述SMT步骤直接安装到所述衬底核心。图27显示堆叠在电路小片182上的第二电路小片186，但(另一选择为)实施例可包括单个电路小片，且(另一选择为)实施例可包括堆叠为SiP、MCM或其它类型的布置的两个以上电路小片。虽然并非对本发明至关重要，但所述一个或一个以上电路小片182、186可以是快闪存储器芯片(NOR/NAND)、SRAM或DDT，及/或控制器芯片，例如ASIC。涵盖其它硅芯片。
如果不根据本发明安装，可在已知的粘着或低共熔电路小片接合工艺中使用已知的电路小片粘合化合物将所述一个或一个以上电路小片182、186安装在衬底100的顶表面上。举例来说，此类电路小片粘合化合物由纽约州阿蒙克市的半导体封装材料公司(Semiconductor Packaging Materials，Inc.of Armonk，N.Y)制造。可在已知的线接合工艺中通过连接到所述衬底上的接触垫的线接合188来将所述一个或一个以上电路小片182、186电连接到导电层108。另一选择为，可通过将裸空间126向下蚀刻到核心106来形成所述用于连接到线接合188的接触垫，且线接合188根据如上所述的本发明从所述接触垫的侧面粘合到所述接触垫。
在所述各种组件安装在衬底100上之后，可在已知的囊封工艺中将衬底100及电路小片182、186装入铸模化合物190内，以形成成品半导体电路小片封装180。举例来说，铸模化合物190可以是(例如)可从住友公司(Sumitomo Corp.)及日东电工公司(Nitto Denko Corp.)购得的环氧树脂，两公司总部均在日本。可涵盖来自其它制造商的其它铸模化合物。可通过各种工艺(包括通过转印铸模或注入铸模技术)施加铸模化合物190以囊封衬底100、半导体电路小片182、186及无源组件184。
根据本发明的上述实施例，可将安装到封装190中的衬底100的组件中一者或一者以上直接安装到所述衬底的核心106。如上所解释，此类组件可以是半导体电路小片182、无源组件184，及/或其它表面安装式组件。与常规表面安装技术相比较，将组件直接安装到核心106减小所述组件在所述衬底上方的高度，且可允许减小经囊封封装180的总高度。
图28图解说明封装180封入盖子192内以形成快闪存储器装置200。应了解，快闪存储器装置200可以是包括安全数字(SD)卡、小型快闪、智能媒体、迷你SD卡、MMC、xD卡、Transflash存储器卡或存储器棒的各种装置中的任一者。涵盖其它装置。应进一步了解，在实施例中，封装180可用作快闪存储器装置200而无需装入盖子192内。
出于图解说明及阐述的目的提供了对本发明的上述详细阐述。其并非既定为穷尽性或将本发明限定为所揭示的精确形式。可根据以上教示做出许多修改及变更。为最好地解释本发明的原理及其实际应用，因此选择所述实施例，以使所属领域的技术人员能够最好地利用各个实施例中的本发明且通过所涵盖的适用于特定用途的各种修改来最好地利用本发明。本发明的范围既定由随附权利要求书界定。

Claims (32)

1.一种用于接纳表面安装式组件的衬底，所述衬底包含：
电介质核心；及
一个或一个以上金属层，其以一图案形成于所述电介质核心上，所述图案在所述核心上界定用于接纳所述表面安装式组件的裸空间。
2.如权利要求1所述的用于接纳表面安装式组件的衬底，其中所述一个或一个以上金属层的部分接近所述裸空间以用于耦合到所述表面安装式组件的电触点的一侧及一端中的至少一者。
3.如权利要求1所述的用于接纳表面安装式组件的衬底，所述一个或一个以上金属层的一部分形成为用于在所述裸空间的三侧围绕所述裸空间的U形区段。
4.如权利要求1所述的用于接纳表面安装式组件的衬底，所述一个或一个以上金属层的一部分形成为用于在所述裸空间的一侧围绕所述裸空间的矩形区段。
5.如权利要求1所述的用于接纳表面安装式组件的衬底，其中所述一个或一个以上金属层包括具有铜的层。
6.如权利要求5所述的用于接纳表面安装式组件的衬底，其中所述具有铜的层通过光刻工艺形成。
7.如权利要求5所述的用于接纳表面安装式组件的衬底，其中所述一个或一个以上层进一步包括镀敷在所述包括铜的层的至少一部分的顶部上的第二层。
8.一种用于接纳表面安装式组件的衬底，所述衬底包含：
电介质核心；及
一个或一个以上金属层，其以一图案形成于所述电介质核心上，至少部分地用于连接到所述表面安装式组件的电触点的一侧及一端中的一者。
9.如权利要求8所述的用于接纳表面安装式组件的衬底，所述一个或一个以上金属层的一部分形成为用于在所述裸空间的三侧围绕所述裸空间的U形区段。
10.如权利要求8所述的用于接纳表面安装式组件的衬底，所述一个或一个以上金属层的一部分形成为用于在所述裸空间的一侧围绕所述裸空间的矩形区段。
11.一种衬底，其包含：
具有表面的电介质核心；
所述电介质核心上的一个或一个以上金属层，第一高度由所述一个或一个以上金属层在至少垂直于所述核心的所述表面的方向上的厚度界定；
具有电触点且支撑在所述衬底上的组件，第二高度由第一与第二隔开的参考平面之间的距离界定，所述第一及第二参考平面正切于所述电触点且平行于所述核心的所述表面，且所述第一参考平面比所述第二参考平面离所述核心的所述表面更远；及
用于至少部分地将所述电触点电耦合到所述衬底的导电材料，所述导电材料具有第三高度，所述第三高度由所述导电材料在所述至少垂直于所述核心的所述表面的方向上的厚度界定；
其中所述第一参考平面在所述核心的所述表面上方的高度小于或等于所述第一高度与第二高度的和。
12.如权利要求11所述的衬底，其中所述第一参考平面在所述核心的所述表面上方的高度等于第二高度。
13.如权利要求11所述的衬底，其中所述导电材料是焊料膏。
14.如权利要求11所述的衬底，其中所述一个或一个以上层包含电导图案及镀敷在所述电导图案上的金属。
15.如权利要求11所述的衬底，其中所述组件是无源组件。
16.如权利要求15所述的衬底，其中所述无源组件是电阻器、电容器、跨接器或电感器中的一者。
17.如权利要求11所述的衬底，其中所述组件是经封装的半导体。
18.如权利要求17所述的衬底，其中所述经封装的半导体是以下装置中的一者：小外形集成电路、塑料引线芯片载体、薄小外形封装、缩小外形封装、薄缩小外形封装、四分之一尺寸小外形封装、极小外形封装、小外形晶体管、低轮廓方形扁平封装、塑料方形扁平封装、陶瓷方形扁平封装、薄方形扁平封装、方形扁平封装、功率方形扁平封装、球栅阵列、圆柱栅格阵列、陶瓷圆柱栅格阵列、微型BGA、板上芯片、软板上芯片、公制方形扁平封装。
19.如权利要求17所述的衬底，其中经封装的半导体的所述电触点包括所述经封装半导体的边缘处的接合垫。
20.一种半导体封装，其包含：
衬底，其包括：
电介质核心，及
一个或一个以上金属层，其以一图案形成于所述电介质核心的表面上；
组件，具在核心的以一个或一个以上金属层的所述图案界定的裸空间内支撑在所述核心上。
21.如权利要求20所述的半导体封装，所述具有电触点的组件与所述核心直接接触。
22.如权利要求20所述的半导体封装，所述组件具有包括底部部分及邻近所述底部部分的侧部分的电触点，所述半导体封装进一步包含焊料膏，其粘着到所述电触点的所述侧部分及所述一个或一个以上金属层中的至少一者以将所述电触点耦合到所述至少一个金属层。
23.如权利要求20所述的半导体封装，所述组件具有包括底部部分及端部分的电触点，所述端部分位于垂直于正切于所述底部部分的平面的平面中，所述半导体封装进一步包含焊料膏，其粘着到所述电触点的所述端部分及所述一个或一个以上金属层中的至少一者以将所述电触点耦合到所述至少一个金属层。
24.一种半导体封装，其包含：
衬底，其包括：
具有表面的电介质核心，及
所述电介质核心上的一个或一个以上金属层，第一高度由所述一个或一个以上金属层在至少垂直于所述核心的所述表面的方向上的厚度界定；
具有电触点且支撑在所述衬底上的组件，第二高度由第一与第二隔开的参考平面之间的距离界定，所述第一及第二参考平面正切于所述电触点且平行于所述核心的所述表面，且所述第一参考平面比所述第二参考平面离所述核心的所述表面更远；及
用于将所述电触点电耦合到所述衬底的导电材料，所述导电材料具有第三高度，所述第三高度由所述导电材料在所述至少垂直于所述核心的所述表面的方向上的厚度界定；
其中所述第一参考平面在所述核心的所述表面上方的高度小于或等于所述第一高度与第二高度的和。
25.如权利要求24所述的半导体封装，其中所述第一参考平面在所述核心的所述表面上方的高度等于第二高度。
26.如权利要求24所述的半导体封装，其中所述导电材料是焊料膏。
27.如权利要求24所述的半导体封装，其中所述组件是无源组件。
28.如权利要求27所述的半导体封装，其中所述无源组件是电阻器、电容器、跨接器或电感器中的一者。
29.如权利要求24所述的半导体封装，其中所述半导体封装是用于快闪存储器装置。
30.一种减小表面安装式组件在衬底上方的高度的方法，所述方法包含以下步骤：
(a)在所述衬底的核心上形成电导图案，所述电导图案包括用于接纳所述表面安装式组件的电触点的开放空间；
(b)将所述表面安装式组件定位在所述衬底的所述核心上；及
(c) 用导电材料将所述表面安装式组件耦合到所述电导图案的一部分。
31.如权利要求30所述的方法，所述用导电材料将所述表面安装式组件耦合到所述电导图案的一部分的步骤(c)包含使所述表面安装式组件的一端与所述导电材料接触的步骤。
32.如权利要求30所述的方法，所述用导电材料将所述表面安装式组件耦合到所述电导图案的一部分的步骤(c)包含使所述表面安装式组件的一侧与所述导电材料接触的步骤。
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