KR20080083282A - 표면 실장 부품용 패드리스 기판 - Google Patents

표면 실장 부품용 패드리스 기판 Download PDF

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친-티엔 츄
잭 창 치엔
슈리카 바가스
치멘 유
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Abstract

저 프로파일을 갖는 반도체 패키지가 개시된다. 실시예에서, 표면 실장 부품이 반도체 패키지 기판의 코어에 직접 실장되기 때문에, 부품과 기판 코어 사이에는 도전층, 도금층 또는 솔더 페이스트가 존재하지 않는다. 표면 실장 부품은, 예를 들어 수동 부품 및 다양한 패키지형 반도체를 포함하여 SMT 공정에 의해 기판에 표면 실장될 수 있는 임의의 종류의 부품일 수 있다.
반도체 패키지, 표면 실장, 도전층, 도금층, 솔더 페이스트

Description

표면 실장 부품용 패드리스 기판{PADLESS SUBSTRATE FOR SURFACE MOUNTED COMPONENTS}
본 발명의 실시예들은 저 프로파일의 반도체 패키지에 관한 것이다.
휴대용 가전제품에 대한 수요가 크게 증가하여 대용량의 저장 장치에 대한 수요를 유발하고 있다. 디지털 정보 저장 및 교환에 대한 지속적인 수요를 충족시키기 위해 플래쉬 메모리 저장 카드와 같은 비휘발성 반도체 메모리 장치가 광범위하게 사용되고 있다. 이들의 높은 신뢰성 및 대용량과 함께 이들의 휴대성, 호환성 및 요철형 디자인으로 인해, 예를 들어 디지털 카메라, 디지털 뮤직 플레이어, 비디오 게임 콘솔, PDA 및 휴대폰을 포함하는 많은 종류의 전자기기에 그러한 메모리 장치들이 사용되는 것이 이상적이다.
많은 패키징 구성이 알려져 있지만, 플래쉬 메모리 저장 카드는 일반적으로 복수의 다이들이 기판 위에 실장되어 있는 시스템-인-어-패키지(SiP) 또는 멀티칩 모듈(MCM)로 제작된다. 다이가 실장되는 기판은 일반적으로 한쪽 또는 양쪽이 에칭된 도전층을 갖는 강성, 유전체 베이스를 포함한다. 하나 또는 그 이상의 레지스터, 인덕터 및/또는 커패시터 같은 수동 부품(passive component) 및/또는 반도체 다이들이 표면 실장 기술(SMT)에 의해 기판에 실장될 수 있다. SMT는 다이 및/또는 표면 실장 부품을 기판 표면 위의 도전층의 도금된 부분에 솔더링하는 방식으로 알려져 있다. 도전층(들)은 다이, 수동 부품과 외부 전자 시스템 간에 소통을 위한 전기 리드 구조를 제공한다. 표면 실장 부품과 기판 간에 전기 접속이 일단 이루어지면, 어셈블리는 일반적으로 성형 화합물로 둘러싸여서 보호형 반도체 패키지를 형성한다.
도 1은 공지되어 있는 SMT 공정으로 기판에 고정되는 부품을 수용하고 있는 영역(22)을 포함하는 통상적인 기판(20)의 평면도이다. 도 2와 도 3은 각각 기판 영역(22)의 확대된 평면도 및 측면도이다. 기판 영역(22)은 일반적으로 예를 들어 폴리이미드 라미네이트인 강성 코어(rigid core)(26)를 포함한다. 상기 코어 위에는 공지되어 있는 포토리소그라피 및 에칭 공정을 사용하여 소망하는 도전성 패턴으로 박막 도전층(28)이 형성될 수 있다. 도전성 패턴 부분은 금 또는 기타 레지스트가 높은 금속으로 된 박막(thin layer)이 도금될 수 있다. 그런 후에, 기판 영역(22)은 솔더 마스크(34)(도 3에만 도시됨)로 코팅되어 기판 위에 형성되어 있는 전기 리드 패턴을 보호하고 절연한다.
도 3에 도시하고 있는 바와 같이, 솔더 페이스트(32)가 도금층(30) 위에 도포될 수 있고, 그런 다음에 부품(36)이 솔더 페이스트 위에 놓여진다. 기판이 솔더 리플로우 공정에서 가열되어 솔더를 경화시킴으로써 부품(36)을 도금층(30)에 고정시키고 부품을 기판에 전기적으로 연결하며, 솔더 페이스트는 상기 수동 부품을 그 자리에 유지시킨다.
일단 다이 및/또는 수동 부품들이 기판 위에 실장되면, 패키지는 성형 화합 물로 밀봉(encapsulated)되어 최종 반도체 패키지를 형성한다. 밀봉된 패키지의 두께는 대략 0.65 ㎜이지만, 패키지마다 그 두께가 다를 수 있다. 패키지 두께를 포함하여 통상적인 반도체 패키지의 전체 크기를 줄이고자 하는 원동력이 지속적으로 존재한다. 그러나, 통상의 패키지에서 성형 화합물의 두께가 감소되면, 기판에 실장된 부품들이 노출될 위험이 있다. 수동 부품의 높이 외에도 도전성 패턴 및 실장되는 수동 부품들이 놓여지는 솔더 페이스트도 반도체 패키지의 두께를 증가시킨다. 통상적인 패키지에서, 도전성 패턴, 도금층 및 솔더 페이스트는 반도체 패키지의 두께를 50 ㎛ 정도 증가시킨다.
본 발명의 실시예들은 저 프로파일을 갖는 반도체 패키지에 관한 것이다. 실시예들에서, 표면 실장 부품들은 반도체 패키지 기판의 코어에 직접 실장되어서 부품과 기판 코어 사이에는 도전층, 도금층 또는 솔더 페이스트가 존재하지 않는다. 표면 실장 부품은, 예를 들어 수동 부품 및 다양한 패키지형 반도체를 포함하여 SMT 공정에 따라 기판 위에 표면 실장되는 임의의 형태의 부품일 수 있다.
제조 공정 중에, 표면 실장 부품이 베어 기판 코어 위에 자리를 잡은 후에, 도금층과 표면 실장 부품의 측면부 및/또는 단부 사이에 솔더 페이스트가 도포될 수 있다. 이에 따라, 통상적인 기판에서는 솔더 페이스트가 부품의 아래쪽에 위치하는 반면에, 솔더 페이스트가 기판 위에 고정되는 부품의 접점들 또는 전기 접점의 측면부 및/또는 단부에 부착되어서 부품과 기판을 전기적으로 연결한다. 솔더 페이스트가 도포된 후에, 기판이 리플로우 공정에서 가열되어 솔더를 경화시키고 부품을 기판에 접합시킨다.
리소그라피 공정 중에, 도전성 패턴과 도금층이 서로 마주보는 한 쌍의 U자 형태의 구조체로 형성되어서, 기판 위에서 표면 실장 부품을 수용하기 위한 개방된 공간, 베어를 획정할 수 있다. 도전성 패턴과 도금층은, 도전성 패턴과 도금층 사이에 표면 실장 부품을 수용하기에 충분한 거리만큼 서로 이격되어 있으며, 일반적으로 기판 위의 직사각형 형상의 패드를 포함하는, 다른 구성으로 형성될 수도 있다.
기판에 부품을 직접 실장하면 통상적인 표면 실장 기법에 비해서 기판 위의 부품의 높이가 감소되어 기판과 함께 제조되는 밀봉된 반도체 패키지의 전체 높이가 감소된다.
도 1은 반도체 패키지에 사용되는 선행 기술에 의한 기판의 평면도이다.
도 2는 도 1에 도시한 기판의 확대 평면도이다.
도 3은 도 1에 도시한 기판의 확대 측면도이다.
도 4는 본 발명의 실시예에 따라, 기판에 표면 실장되는 부품을 수용하는 기판의 평면도이다.
도 5는 도 4에 도시한 기판의 확대 평편도이다.
도 6은 도 4에 도시한 기판의 확대 측면도이다.
도 7은 본 발명의 실시예에 따라, 솔더 마스크를 포함하는 기판에 표면 실장되는 부품을 수용하는 기판의 평면도이다.
도 8은 도 7에 도시한 기판의 측면도이다.
도 9는 본 발명의 실시예에 따라, 기판에 표면 실장되는 부품을 포함하는 기판의 측면도이다.
도 9A는 도 9에 도시한 측면도의 확대도이다.
도 10은 도 9에 도시한 기판의 평면도이다.
도 11은 본 발명의 다른 실시예에 따라, 기판에 표면 실장되는 부품을 수용하는 기판의 측면도이다.
도 12는 도 11의 실시예에 따른 솔더 마스크를 포함하는 기판에 표면 실장되는 부품을 수용하는 기판의 평면도이다.
도 13은 도 11의 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 평면도이다.
도 14는 도 11의 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 측면도이다.
도 15는 본 발명의 다른 실시예에 따라, 솔더 마스크를 포함하는 기판에 표면 실장되는 부품을 수용하는 기판의 평면도이다.
도 16은 도 15에 도시한 기판의 측면도이다.
도 17은 본 발명의 실시예에 따라, 솔더 페이스트를 추가로 포함하는, 도 15의 기판의 측면도이다.
도 18은 본 발명의 실시예에 따라, 솔더 페이스트를 추가로 포함하는, 도 15의 기판의 평면도이다.
도 19는 본 발명의 실시예에 따라, 기판에 표면 실장되는 부품을 포함하는 기판의 측면도이다.
도 20은 도 19에 도시한 기판의 평면도이다.
도 21은 본 발명의 추가의 다른 실시예에 따라, 기판에 표면 실장되는 부품을 수용하는 기판의 평면도이다.
도 22는 도 21의 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 평면도이다.
도 23은 본 발명의 추가의 다른 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 측면도이다.
도 24는 도 23의 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 평면도이다.
도 25는 본 발명의 추가의 다른 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 평면도이다.
도 26은 도 25의 실시예에 따른 기판에 표면 실장되는 부품을 포함하는 기판의 측면도이다.
도 27은 본 발명의 실시예에 따라, 기판에 표면 실장되는 부품을 수용하는 기판을 포함하는 완성된 최종 반도체 패키지의 단면도이다.
도 28은 본 발명의 실시예에 따라, 기판으로 구성된 플래쉬 메모리 장치의 평면도이다.
도 29는 본 발명의 실시예에 따라, 기판을 형성하는 공정의 플로우 챠트이 다.
도 4 내지 도 29를 참조하여 저 프로파일을 갖는 반도체 패키지와 관련된 본 발명의 실시예를 기재한다. 본 발명은 많은 다양한 형태로 실시될 수 있으며, 본 명세서에 개시된 실시예로 한정되는 것으로 해석되어서는 안 된다는 것을 이해해야 한다. 이들 실시예들은 전체적이고 완전하게 개시될 것이며, 당업자에게 본 발명이 완전하게 전달되도록 개시될 것이다. 실제로, 본 발명은 첨부된 특허청구범위에 정의되어 있는 발명의 사상과 범위 내에 포함되는 이들 실시예들의 변형, 변조 및 균등물들을 커버한다. 또한, 본 발명의 상세한 설명에서, 본 발명을 전체적으로 이해하도록 하기 위해서 많은 특정 실시예들이 상세하게 기재되어 있다. 그러나, 그러한 상세한 설명이 없더라도 당업자가 본 발명을 실시할 수 있다는 것은 명백할 것이다.
도 4는 이하에서 설명하는 바와 같이 본 발명의 실시예에 따라, 기판에 표면 실장된 부품을 수용하는 도전성 패턴(108)과 도전성 패턴(108)이 획정되어 있는 영역(104)을 나타내고 있는 기판(100)의 평면도이다. 표면 실장 부품을 수용하는 2개의 영역(104)이 도시되어 있는 반면에, 본 발명의 다른 실시예에서는 하나의 상기의 영역 또는 2개 이상의 상기의 영역이 있을 수 있다. 다른 실시예에서, 부품을 수용하는 영역(104)은 기판(100)에서 다른 위치에 위치할 수도 있다.
도 5 및 도 6은 각각 기판 영역(104)의 확대 평면도와 확대 측면도이다. 기판(100)은 예를 들어 인쇄 회로 기판(PCB)을 포함하는 다양한 칩 캐리어 매체일 수 있다. 기판(100)이 PCB일 때에, 기판은 코어(106)일 수 있는데, 코어(106)의 상부 표면에는 상부 도전층(108)이 형성되어 있고, 코어(106)의 하부 표면에는 하부 도전층(110)이 형성되어 있다. 코어(106)는 예를 들어 폴리이미드 라미네이트, FR4 및 FR5를 포함하는 에폭시 수지, 비스말레이미드트리아진(BT) 및 이와 유사한 것과 같은 다양한 유전체 소재로 구성될 수 있다. 본 발명에 있어서 중요한 것은 아니지만, 코어(106)의 두께는 40 ㎛ 내지 200 ㎛일 수 있으며, 상기 코어의 두께는 다른 실시예에서는 상기 영역 외에서 변할 수도 있다. 다른 실시예에서, 코어(106)는 세라믹 또는 유기물일 수 있다.
도전층(108, 110)은 구리 또는 구리 합금, 구리 도금 또는 구리 합금 도금, Alloy 42(42Fe/58Ni), 구리 도금 강재, 또는 기판 위에 사용되는 것으로 공지되어 있는 기타 금속 및 재료로 구성될 수 있다. 층(108, 110)의 두께는 약 10 ㎛ 내지 24 ㎛일 수 있으며, 다른 실시예에서는 상기 층(108, 110)의 두께는 상기 영역 외의 범위에서 변할 수 있다.
층(108) 및/또는 층(110)은 이하에서 설명하는 바와 같이, 표면 실장 부품을 수용하기 위해 도전성 패턴으로 에칭되어서 하나 또는 그 이상의 반도체 다이와 외부 장치 사이에 시그널을 통신할 수 있다. 도 29의 플로우챠트를 참조하여, 기판(100) 위에 도전성 패턴을 형성하는 일 공정을 설명한다. 단계(250)에서, 도전층(108)과 도전층(110)의 표면을 세척한다. 그런 다음에, 단계(252)에서 층(108, 110)의 표면 위에 포토레지스트 막을 부착한다. 단계(254)에서 전기 도전성 패턴의 외관(outline)을 포함하고 있는 패턴 마스크를 포토레지스트 막 위에 놓는다. 포토 레지스트 막이 노출(단계(256))되고, 현상(단계(258))되어 에칭될 도전층 위의 영역의 포토레지스트를 제거한다. 코어 위에 도전성 패턴을 획정하기 위해 단계(260)에서 염화 제2철(ferric chloride) 같은 부식액으로 노출된 영역을 에칭시킨다. 그 다음에, 단계(262)에서 포토레지스트를 제거한다. 기판(100) 위에 도전성 패턴을 형성하는 기타 공지된 방법들도 사용될 수 있다.
상술한 바와 같이 패턴이 형성되면, 단계(264)에서 도전층(108) 및/또는 도전층(110) 부분에 금 또는 기타 레지스트 금속로 된 하나 또는 그 이상의 층(118)이 도금될 수 있다. 특히, 베어 구리 도전성 패턴 위에 직접 솔더링 하기가 어렵거나 불가능할 수 있다. 따라서, 반도체 다이와 와이어 본딩 연결되는 기판 위에 부품(도 6에 도시되어 있는 부품(120)과 같은)들이 표면 실장되는 솔더링 지점에 구리 리드를 도금하는 것이 공지되어 있다. 예를 들어 전기도금과 같은, 도전성 패턴 위에 레지스트 금속을 선택적으로 도금하는 많은 도금 공정들이 공지되어 있다. 전기도금 공정에서, 기판(100)을 수용액 내에 금속 이온을 포함하고 있는 도금욕에 침지한다. 피도금 도전성 패턴의 영역에 전류를 인가하여 그들 영역의 표면에 전하가 생성된다. 용액 내의 금속 이온이 끌어 당겨져서 대전되고 하전된 금속 영역에 적층되어 층(118)을 생성한다.
도 7의 평면도와 도 8의 측면도를 참조하면, 패턴이 형성되고 도금된 후에, 단계(266)에서 상부 도전층(108)과 하부 도전층(110)을 솔더 마스크(122)로 적층함으로써 후속하는 하나 또는 그 이상의 솔더링 공정 중에도 기판 위에 형성되어 있는 도전성 패턴을 보호하고 절연한다.
도 9의 측면도와 도 10의 평면도를 참조하면, 솔더 마스크(122)를 위치시킨 후에, SMT 단계(268)에서 부품(120)이 기판(100)의 영역(104)에 실장될 수 있다. 본 명세서의 배경 기술 부분에서 설명한 바와 같이, 상기 부품들은 통상적으로는 도전성 패턴, 하나 또는 그 이상의 도금층 및 솔더 페이스트의 상부 위에 장착된다. 그러나, 본 발명의 실시예에 따르면, 부품(120)은 기판(100)의 코어(106) 위에 직접 실장될 수 있다. 즉, 본 실시예에서는 부품(120)과 코어(106) 사이에 도전층, 도금층 또는 솔더 페이스트가 존재하지 않는다.
특히, 상술한 포토리소그라피 공정 중에 도전성 패턴의 일부분이 에칭되어서 코어(106) 위에 부품(120)을 수용하기에 충분할 정도로 큰 베어 공간(126)(도 7 및 도 8)을 남기게 된다. 이하에서 설명하는 바와 같이, 부품(120)의 크기와 종류가 변할 수 있기 때문에, 코어(106) 위에 남겨지는 베어 공간(126)의 크기도 그에 따라서 변할 수 있다. 그러나, 기판(100) 위에 실장되는 부품(120)의 크기와 종류에 따라, 도전성 패턴의 레이아웃과 설계 시에 베어 공간(126)의 크기를 알 수 있어서 포토 마스크 위에 획정될 수 있다.
도 9A는 도 9의 측면도의 확대도이다. 도면에서 알 수 있듯이, 부품(120)은 부품(120)과 기판 간에 전기적 소통을 형성하는 데에 통상적으로 사용되는 전기 접점(120a)을 포함한다. 접점(120a)은 다양한 형태일 수 있지만, 일반적으로는 최저 부분이 기준평면(R1)과 접하고 있으며, 최상 부분이 기준평면(R4)에 접하고 있다. 도 9에 도시한 도면과 관련하여, 본 발명의 기재를 용이하게 하기 위해 "상부"와 " 하부"란 용어를 사용하고 있다. 예를 들어, 기판(100)을 뒤집어 놓으면, 상부와 하부 부분이 바뀔 수도 있다. 높이(H1)는 전기 접점(120a)의 높이로, 기준평면(R1)과 기준평면(R4) 간의 거리이다. 실시예에서, 최저 부분과 접하고 있는 평면(R1)은 상술한 바와 같이 코어(106)의 상부 표면일 수 있다.
솔더 페이스트층(130)의 높이(H2)는 기준평면(R1)과 기준평면(R3) 간의 거리일 수 있다. 이와 유사하게, 패턴(108)과 도금층(118)인 금속부분의 높이(H3)는 기준평면(R1)과 기준평면(R2) 간의 거리일 수 있다. 상술한 바와 같이, 통상적인 디자인에서, 기판 코어(106) 위쪽으로 전기 접점(120a)의 최상 부분의 높이는 H1, H2 및 H3의 합이다. 그러나, 본 발명의 실시예에 따르면, 기판 코어(106) 위쪽으로 전기 접점(120a)의 최상 부분의 높이는 단지 전기 접점의 높이인 H1이다.
SMT 단계(268)에서, 부품(120)은 베어 공간(126) 내에 놓여질 수 있다. 부품이 자리를 잡으면, 도 9 및 도 10에 도시한 바와 같이 부품(120)의 측면 및/또는 단부와 금 층(gold layer)(118) 사이에 솔더 페이스트(130)가 도포된다. 이에 따라, 통상적인 기판에서는 부품 아래쪽에 솔더 페이스트가 위치하는 반면에, 솔더 페이스트(130)가 부품(120)의 전기 접점 또는 접점들의 측면 및/또는 단부에 부착되어서 부품을 기판(100) 위에 고정시키고, 부품(120)을 기판(100)에 전기적으로 연결한다. 솔더 페이스트(130)를 도포한 후에, 기판(100)이 리플로우 공정에서 가열되어서 솔더 페이스트(130)로부터 플럭스를 제거하고 솔더를 경화시켜 부품(120) 을 도금층(118)에 접합시킨다. 다른 실시예에서, 솔더 페이스트 대신에 다른 전기적으로 도전성 있는 소재들을 사용하여 부품(120)을 기판(100)에 전기적으로 그리고 물리적으로 결합할 수 있다.
베어 공간(126)은 부품(120)의 측면에서의 경계부 및/또는 부품의 단부에서의 경계부를 남기도록 크기가 조절될 수 있다. 다른 실시예에서, 부품(120)의 각 단부에서의 경계부, 및 각 측면에서의 경계부의 크기는 변할 수 있다. 일 실시예에서 부품(120)의 각 단부에서의 경계부, 및 각 측면에서의 경계부의 크기는 15 ㎛ 내지 75 ㎛ 사이일 수 있으며, 특히 20 ㎛ 내지 50 ㎛ 사이, 및 특히 25 ㎛일 수 있다. 추가적인 실시예에서, 부품(120)의 단부 및 측면에서의 경계부는 15 ㎛ 미만 및 75 ㎛ 초과일 수 있다.
도 10에 도시한 바와 같이, 솔더 페이스트(130)는 전기 접점의 단부 및 전기 접점의 측면에서 부품(120)의 전기 접점들과 부착될 수 있다. 그러나, 다른 실시예에서, 솔더 페이스트(130)는 부품(120)의 전기 접점의 단부에만 도포되거나 부품(120)의 전기 접점의 측면에만 도포되어 부품(120)을 기판에 고정하고 전기적으로 연결한다.
도 5 내지 도 10에 도시하고 전술한 실시예에서, 도전성 패턴(108)과 도금층(118)은, 포토리소그라피 공정 중에, 서로 마주보는 한 쌍의 U자형 구조물로 형성될 수 있으며, 부품(120)을 수용하는 베어 공간(126)이 상기 U자형 구조물 사이에 형성되어 있다. 베어 공간(126)을 둘러싸고 있는 U자형 구조물의 각 부분의 폭은 실시예에 따라 변할 수 있으며, 예를 들어서 15 ㎛ 내지 75 ㎛ 사이일 수 있다. 다른 실시예에서는, 베어 공간(126)을 둘러싸고 있는 U자형 구조물의 각 부분의 폭은 15 ㎛ 미만 및 75 ㎛ 초과일 수 있다. 상기 U자형 구조물은 U자형 구조물로부터 나와 있는 전기 트레이스(미도시)에 의해 기판의 다른 부분에 전기적으로 연결될 수 있다.
도전성 패턴(108)과 도금층(118)은 U자형 구조물 외의 다양한 구성으로 형성되어서 본 발명의 실시예에 따라 부품(120)의 단부 및/또는 측면을 고정시킬 수 있다. 예를 들어, 도 11 내지 도 14에 선택할 수 있는 구성이 도시되어 있다. 도시되어 있는 바와 같이, 도전성 패턴(108)과 도금층(118)은 일반적으로 기판 위에서 직사각형 형상의 패드로 형성되며, 패드들 사이에는 부품(120)을 수용하기에 충분할 정도의 거리만큼 이격되어 있다. 기판(100)은 전술한 바와 같이 솔더 마스크(122)로 적층되어서 베어 공간(126)을 획정한다. 그런 다음, 도 13 및 도 14에 도시하고 전술한 바와 같이 SMT 단계에서 솔더 페이스트(130)를 사용하여 부품(120)을 코어(106)에 표면 실장한다. 도 13에 도시한 바와 같이, 본 실시예에서 솔더 페이스트(130)가 부품(120)의 단부 및 측면에서 부품(120)에 부착될 수 있다. 그러나, 다른 실시예에서, 솔더 페이스트(130)는 부품(120)의 단부에만 도포되어 부품(120)을 기판에 고정하고 전기적으로 연결할 수 있다.
전술한 실시예에서, 부품(120)을 기판(100) 위에 위치시킨 후에 솔더 페이스트(130)를 금속층(108, 118)과 부품(120) 사이에 도포한다. 도 15 내지 도 20에 도시하고 상기 도면과 관련하여 기재한 본 발명의 추가의 실시예에서, 상기 단계들의 작업 순서는 바뀔 수 있어서, 솔더 페이스트(130)를 기판과 부품(120)에 도포한 후 에, 부품(120)을 솔더 페이스트 위에 위치시킬 수 있다.
특히, 도 15 및 도 16에 도시하는 바와 같이, 기판은 전술한 바와 같이 베어 공간(126)을 획정하는 솔더 마스크(122)와 금속층(108, 118)을 포함하여 제작될 수 있다. 그런 후에, 도 17 및 도 18에 도시한 바와 같이, 금속층(118)과 기판(100) 위에 솔더 페이스트(130)를 도포할 수 있다. 솔더 페이스트를 도포한 후에, 부품(120)을 도 19 및 도 20에 도시한 바와 같이 기판의 솔더 페이스트 위에 실장할 수 있다. 그런 다음에, 기판을 가열하여 솔더 페이스트를 리플로우시켜 부품을 기판에 접합시킨다. 도 15 내지 도 20의 실시예에서, 부품이 리플로우 공정에서 가열될 때에 부품(120)의 아래쪽에 약간의 솔더 페이스트(130)가 있을 수도 있으며, 없을 수도 있다. 부품의 아래쪽에 약간의 솔더 페이스트가 있더라도, 공지되어 있는 선행 기술에 비해 여전히 부품은 저 프로파일로 기판(100)에 실장될 수 있다.
도전성 패턴(108)과 도금층(118)으로 가능한 구성의 추가 실시예가 도 21 및 도 22에 도시되어 있다. 상기 도면에 도시하고 있는 바와 같이, 포토리소그라피 공정과 에칭 공정 중에 상기 패턴(108)과 상기 층(118)이 베어 공간(126)의 경계가 오목면(concave)이 되도록 기판 위에 형성될 수 있다. 도 22에 도시하고 있는 바와 같이, 오목부(140)로 인해 금속부(108, 118)들 사이에 부품(120)의 배향 자유도(degree of orientation)가 커지게 된다. 예를 들면, 부품은 시계 방향으로 약간 회전하거나(도 22에 가상선으로 도시), 부품의 위치가 금속부(108, 118) 섹션에 대해 상대적으로 수평 방향 및 수직 방향으로부터 반시계 방향으로 회전하여 정렬될 수도 있다.
본 명세서에서 기재하고 있는 바와 같이, 기판(100) 표면 위의 부품(120)의 높이는, 기판 위의 부품(120)의 높이를 증가시키는 3개 층, 즉 제1 층인 도전성 패턴(108), 제2 층인 도금층(118), 및 제3 층인 솔더 페이스트 층(130)을 생략함으로써 감소될 수 있다. 대안적인 실시예에서는 이들 층들 중에서 단지 하나 또는 2개 층만이 생략되는 것도 고려될 수 있다.
예를 들면, 부품(120)의 전기 접점은 도전성 패턴(108)을 구비하고는 있지만, 도금층(118)과 솔더 페이스트 층(130)은 구비하고 있지 않은 기판 부분에 실장될 수 있다. 그러한 실시예에서, 부품(120)의 전기 접점의 측면 또는 단부에 인접하여 도금 접점이 제공될 수 있고, 전술한 바와 같이 부품의 측면 및/또는 단부에 접촉시킴으로써 솔더 페이스트는 부품을 전기적으로 그리고 물리적으로 결합시킨다. 추가의 실시예로서, 부품(120)의 전기 접점은 도전성 패턴(108)과 도금층(118)을 구비하지만, 솔더 페이스트 층(130)은 구비하고 있지 않은 기판 부분에 실장될 수 있다. 상기 실시예에서, 솔더 페이스트(130)는 전술한 바와 같이 부품의 측면 및/또는 단부를 접촉시킴으로써 부품을 전기적으로 그리고 물리적으로 결합시킨다.
부품(120)은 SMT 공정에 의해 기판 위에 표면 실장될 수 있는 임의의 부품일 수 있다. 실시예에서, 부품(120)은 레지스터, 커패시터, 인덕터, 점퍼(jumper) 또는 기타 다른 부품을 포함하는 수동 부품일 수 있다. 부가적으로 또는 선택적으로, 부품(120)은 SMT 공정에 의해 기판 위에 실장되는 임의의 반도체 패키지일 수 있다. 상기 패키지는 다음의 패키지들을 포함하지만, 이들에만 한정되는 것은 아니다.
· Small-Outline Integrated Circuit(SOIC)
· Plastic Leaded Chip Carrier(PLCC)
· Thin Small-Outline Package(TSOP)
· Shrink Small-Outline Package(SSOP)
· Thin Shrink Small-Outline Package(TSSOP)
· Quarter-Size Small-Outline Package(QSOP)
· Very Small-Outline Package(VSOP)
· Small-Outline Transistor(SOT)
· Low-Profile Quad Flat Package(LQFP)
· Plastic Quad Flat-Pack(PQFP)
· Ceramic Quad Flat-Pack(CQFP)
· Thin Quad Flat Pack(TQFP)
· Quad Flat Pack(QFN)
· Power Quad Flat-Pack(PQFN)
· Ball Grid Array(BGA)
· Column Grid Array(CGA)
· Ceramic Column Grid Array(CCGA)
· Micro-BGA(μBGA)
· Chip-on-Board(COB)
· Chip-on-Flex(COF)
· Leadframe Package(MLP)
· Metric Quad Flat Pack(MQFP)
부품(120)이 표면 실장되어 있는 패키지의 일 예가 도 23에 측면도로 도 24에 평면도로 도시되어 있다. 상기 도면들에서 도시하고 있는 바와 같이, 리드(152)를 포함하고 있는 패키지(150)가 기판(100)의 코어(106)에 직접 실장되어 있다. 리드(152)는, 리드의 측면 및/또는 단부에서 리드(152)와 접촉하고 있는 솔더 페이스트(130)에 의해 물리적으로 그리고 전기적으로 금속부(108, 118)에 연결되어 있다. 리드(152)와 금속부(108, 118) 간의 경계부는 전술한 바와 같을 수 있고, 리드(150)를 둘러싸고 있는 금속부(108, 118)의 폭은 전술한 바와 같을 수 있다. 리드(152)의 측면 및/또는 단부에 부착되는 것 외에도, 솔더 페이스트(130)를 리드(152)의 상부에 도포하는 것도 고려될 수 있다. 전술한 바와 같이, 솔더 페이스트(130)를 다른 부품(120)의 상부에도 유사하게 도포할 수 있다.
일부 반도체 다이는 다이 하면의 가장자리에 접촉 패드를 갖고 있다. 통상의 시스템에서, 이들 접촉 패드는 기판 위의 도금 패드에 표면 실장된다. 도 25의 평면도와 도 26의 측면도를 참조하면, 부품(120)은 본 발명에 따라 SMT 공정에 의해 기판(100)에 실장되어 있는 반도체 다이(170)를 포함할 수 있다. 상기 시스템에서, 다이는 코어(106)에 직접 실장될 수 있다. 다이 하면의 가장자리의 접촉 패드(172)는 전술한 바와 같이 솔더 페이스트(130)(도 26에 도시)를 통해 다이의 측면이 금속부(108, 118)에 고정될 수 있다.
도 27을 참조하면, 반도체 다이(182)와 수동 부품(184)을 포함하는 반도체 패키지(180)가 도시되어 있고, 이들 중의 일부 부품 또는 이들 부품 전부가 전술한 SMT 공정에 의해 기판 코어에 직접 실장될 수 있다. 도 27은 다이(182) 위에 적층되어 있는 제2 다이(186)를 도시하고 있지만, 실시예들은 선택적으로 하나의 단일 다이만을 포함할 수 있고, 실시예들은 선택적으로 SiP, MCM 또는 다른 형태의 구성으로 적층된 2개 이상의 다이를 포함할 수도 있다. 본 발명에 있어서 중요한 것은 아니지만, 하나 또는 그 이상의 다이(182, 186)는 플래쉬 메모리 칩(NOR/NAND), SRAM 또는 DDT, 및/또는 ASIC 같은 제어 칩일 수 있다. 다른 실리콘 칩들도 고려될 수 있다.
본 발명에 따라 실장되지 않는 곳에, 하나 또는 그 이상의 다이(182, 186)가 공지되어 있는 다이 부착 화합물을 사용하여 공지된 접착제 또는 공정 다이 접착 공정(eutectic die bond process)으로 기판(100)의 상부 표면에 실장될 수 있다. 상기 다이 부착 화합물은 예를 들어 뉴욕, 아몬트의 Semiconductor Packaging Materials사에 의해 제조된다. 하나 또는 그 이상의 다이(182, 186)는 공지되어 있는 와이어 본딩 공정에 의해 와이어 본드(188)를 기판 위의 접촉 패드에 연결시킴으로써 도전층(108)에 전기적으로 연결될 수 있다. 선택적으로는, 와이어 본드(188)에 연결하기 위한 접촉 패드는 코어(106) 아래쪽으로 에칭된 베어 공간(126)으로 구성될 수 있고, 와이어 본드(188)는 전술한 바와 같이 본 발명에 따라 와이어 본드의 측면에서 상기 접촉 패드에 결합될 수 있다.
많은 부품들이 기판(100) 위에 실장된 후에, 기판(100)과 다이(182, 186)는 공지의 밀봉 공정에 의해 성형 화합물(190) 내에 밀봉되어 최종 반도체 다이 패키 지(180)로 된다. 성형 화합물(190)은 예를 들어 일본에 본사를 두고 있는 스미토모사(Sumitomo Corp.)와 니토 덴코사(Nitto Denko Corp.)가 시판하는 것과 같은 에폭시일 수 있다. 다른 제조업체에서 제조되는 다른 성형 화합물도 고려될 수 있다. 성형 화합물(190)은 트랜스퍼 성형 또는 사출 성형 방식을 포함하는 다양한 공정에 의해 기판(100), 반도체 다이(182, 186) 및 수동 부품(184)을 밀봉할 수 있다.
패키지(190) 내의 기판(100)에 실장된 하나 또는 그 이상의 부품들은 전술한 본 발명의 실시예에 따라 기판의 코어(106)에 직접 실장될 수 있다. 상술한 바와 같이, 상기 부품들은 반도체 다이(182), 수동 부품(184), 및/또는 표면 실장 부품일 수 있다. 부품을 코어(106)에 직접 실장함으로써 통상적인 표면 실장 기법에 비해 기판 위의 부품의 높이를 감소시킬 수 있고, 밀봉된 패키지(180)의 전체 높이를 감소시킬 수 있다.
도 28은 덮개(192) 내에 패키지(180)가 내장된 플래쉬 메모리 장치(200)를 도시하고 있다. 플래쉬 메모리 장치(200)는 시큐어 디지털(SD) 카드, 컴팩 플래쉬(Compact Flash), 스마트 미디어(Smart Media), 미니 에스디 카드(Mini SD Card), 엠엠시(MMC), 엑스디 카드(xD Card), 트랜스플래쉬 메모리 카드(Transflash memory card) 또는 메모리 스틱(Memory Stick)을 포함하는 다양한 임의의 장치일 수 있다. 다른 장치들도 고려될 수 있다. 실시예에서, 패키지(180)가 덮개(192) 내에 내장되지 않고서 플래쉬 메모리 장치(200)로 사용될 수 있다는 점도 이해해야 한다.
전술한 본 발명의 상세한 설명은 본 발명을 설명하고 개시하기 위한 것이다. 본 발명이 전술한 사항에 한정되는 것은 아니다. 본 발명의 사상에 따라 많은 변형과 변조가 가능하다. 본 발명의 원리를 가장 잘 설명할 수 있는 실시예를 선택하였고, 그 실용적인 활용은 당업자가 다양한 실시예를 통해 본 발명을 최대한으로 이용할 수 있게 하며, 다양한 변형을 통해 실시하는 것도 고려될 수 있다. 본 발명의 범위는 첨부된 특허청구범위에 의해 획정된다.

Claims (32)

  1. 표면 실장 부품을 수용하는 기판으로서,
    유전체 코어와,
    상기 유전체 코어 위에 표면 실장 부품을 수용하는 베어 공간(bare space)을 획정하는 패턴이 형성되어 있는 하나 또는 그 이상의 금속층을 포함하는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  2. 제1항에 있어서, 상기 하나 또는 그 이상의 금속층 부분이 표면 실장 부품의 전기 접점의 측면 및 단부 중 적어도 어느 하나에 연결되도록 베어 공간에 인접해 있는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  3. 제1항에 있어서, 상기 하나 또는 그 이상의 금속층 일부분이 상기 베어 공간의 3 측면을 둘러싸는 U자형 단면으로 형성되어 있는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  4. 제1항에 있어서, 상기 하나 또는 그 이상의 금속층 일부분이 상기 베어 공간의 1 측면을 둘러싸는 일반적인 직사각형 단면으로 형성되어 있는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  5. 제1항에 있어서, 상기 하나 또는 그 이상의 금속층은 구리를 함유하는 층을 포함하는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  6. 제5항에 있어서, 구리를 함유하는 층이 포토리소그라피(photolithography) 공정에 의해 형성되는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  7. 제5항에 있어서, 상기 하나 또는 그 이상의 층은 상기 구리를 함유하는 층의 적어도 일부분의 위에 도금되어 있는 제2 층을 추가로 포함하는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  8. 표면 실장 부품을 수용하는 기판으로서,
    유전체 코어와,
    상기 유전체 코어 위에 표면 실장 부품의 전기 접점의 일 측면 및 일 단부 중 어느 하나에 적어도 일부분이 연결되도록 패턴이 형성되어 있는 하나 또는 그 이상의 금속층을 포함하는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  9. 제8항에 있어서, 상기 하나 또는 그 이상의 금속층 일부분이 상기 베어 공간의 3 측면을 둘러싸는 U자형 단면으로 형성되어 있는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  10. 제8항에 있어서, 상기 하나 또는 그 이상의 금속층 일부분이 상기 베어 공간의 1 측면을 둘러싸는 일반적인 직사각형 단면으로 형성되어 있는 것을 특징으로 하는 표면 실장 부품을 수용하는 기판.
  11. 기판으로서,
    일 표면을 구비하는 유전체 코어와;
    적어도 일반적으로 상기 유전체 코어 표면과 직교하는 방향으로의 두께가 제1 높이로 획정되는, 상기 유전체 코어 위에 위치하는 하나 또는 그 이상의 금속층과;
    서로 이격되어 있는 제1 기준 평면과 제2 기준 평면이 일반적으로 상기 코어 표면과 평행하게 부품의 전기 접점과 접해 있고, 제1 기준 평면이 제2 기준 평면보다 상기 코어 표면으로부터 먼 위치에 있으며, 제1 기준 평면과 제2 기준 평면 간의 거리로 제2 높이가 획정되는, 기판 위에 지지되는 전기 접점을 구비하는 부품과;
    상기 전기 접점이 기판에 적어도 일부분이 전기적으로 연결되도록 하며, 상기 코어 표면에 적어도 일반적으로 직교하는 방향으로의 두께로 제3 두께가 획정되는 전기 전도성 재료를 포함하고,
    상기 코어 표면 위쪽의 제1 기준 평면의 높이가 제1 높이와 제2 높이의 합과 거의 같거나 그 보다 작은 것을 특징으로 하는 기판.
  12. 제11항에 있어서, 상기 코어 표면 위쪽의 제1 기준 평면의 높이가 제2 높이와 거의 동일한 것을 특징으로 하는 기판.
  13. 제11항에 있어서, 전기 전도성 재료가 솔더 페이스트인 것을 특징으로 하는 기판.
  14. 제11항에 있어서, 상기 하나 또는 그 이상의 층은 도전성 패턴과 그 도전성 패턴 위에 도금된 금속을 포함하는 것을 특징으로 하는 기판.
  15. 제11항에 있어서, 상기 부품이 수동 부품인 것을 특징으로 하는 기판.
  16. 제15항에 있어서, 상기 수동 부품은 레지스터, 커패시터, 점퍼 또는 인덕터 중 어느 하나인 것을 특징으로 하는 기판.
  17. 제11항에 있어서, 상기 부품이 패키지형 반도체인 것을 특징으로 하는 기판.
  18. 제17항에 있어서, 상기 패키지형 반도체는 Small-Outline Integrated Circuit, Plastic Leaded Chip Carrier, Thin Small-Outline Package, Shrink Small-Outline Package, Thin Shrink Small-Outline Package, Quarter-Size Small-Outline Package, Very Small-Outline Package, Small-Outline Transistor, Low- Profile Quad Flat Package, Plastic Quad Flat-Pack, Ceramic Quad Flat-Pack, Thin Quad Flat Pack, Quad Flat Pack, Power Quad Flat-Pack, Ball Grid Array, Column Grid Array, Ceramic Column Grid Array, Micro-BGA, Chip-on-Board, Chip-on-Flex, Metric Quad Flat Pack 중 어느 하나인 것을 특징으로 하는 기판.
  19. 제17항에 있어서, 상기 패키지형 반도체의 전기 접점은 상기 패키지형 반도체 가장자리에 본드 패드를 포함하는 것을 특징으로 하는 기판.
  20. 유전체 코어와 상기 유전체 코어 위에 패턴으로 형성되어 있는 하나 또는 그 이상의 금속층을 포함하는 기판과;
    상기 하나 또는 그이상의 금속층의 패턴 내에 형성되어 있는 코어의 베어 공간 내의 코어 위에 지지되는 부품을 포함하는 반도체 패키지.
  21. 제20항에 있어서, 상기 부품이 상기 코어와 직접 접촉하는 전기 접점을 구비하는 것을 특징으로 하는 반도체 패키지.
  22. 제20항에 있어서, 상기 부품은 하부와 그 하부에 인접하는 측면부를 포함하는 전기 접점을 구비하며, 상기 전기 접점의 측면부에 부착되어 있는 솔더 페이스트와, 상기 전기 접점을 적어도 하나의 금속층에 전기적으로 연결하는 하나 또는 그 이상의 금속층의 적어도 하나를 추가로 포함하는 것을 특징으로 하는 반도체 패 키지.
  23. 제20항에 있어서, 상기 부품은 하부와 그 하부에 접하는 평면에 일반적으로 수직인 평면 내에 단부를 포함하는 전기 접점을 구비하며, 상기 전기 접점의 단부에 부착되어 있는 솔더 페이스트와, 상기 전기 접점을 적어도 하나의 금속층에 전기적으로 연결하는 하나 또는 그 이상의 금속층의 적어도 하나를 추가로 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 반도체 패키지로서,
    일 표면을 구비하는 유전체 코어와, 상기 유전체 코어 표면과 적어도 일반적으로 직교하는 방향으로의 두께로 제1 높이가 획정되는, 상기 유전체 코어 위에 위치하는 하나 또는 그 이상의 금속층을 포함하는 기판과;
    서로 이격되어 있는 제1 기준 평면과 제2 기준 평면이 일반적으로 상기 코어 표면과 평행하게 부품의 전기 접점과 접해 있고 , 제1 기준 평면이 제2 기준 평면보다 상기 코어 표면으로부터 먼 위치에 있으며, 제1 기준 평면과 제2 기준 평면 간의 거리로 제2 높이가 획정되는, 기판 위에 지지되는 전기 접점을 구비하는 부품과;
    전기 접점이 기판에 적어도 일부분이 전기적으로 연결되도록 하며, 상기 코어 표면에 적어도 일반적으로 수직인 방향으로의 두께로 제3 두께가 획정되는 전기 전도성 재료를 포함하고,
    상기 코어 표면 위쪽의 제1 기준 평면의 높이가 제1 높이와 제2 높이의 합과 거의 같거나 그 보다 작은 것을 특징으로 하는 반도체 패키지.
  25. 제24항에 있어서, 상기 코어 표면 위쪽의 제1 기준 평면의 높이가 제2 높이와 거의 동일한 것을 특징으로 하는 기판.
  26. 제24항에 있어서, 전기 전도성 재료가 솔더 페이스트인 것을 특징으로 하는 기판.
  27. 제24항에 있어서, 상기 부품이 수동 부품인 것을 특징으로 하는 기판.
  28. 제27항에 있어서, 상기 수동 부품은 레지스터, 커패시터, 점퍼 또는 인덕터 중 어느 하나인 것을 특징으로 하는 기판.
  29. 제24항에 있어서, 반도체 패키지가 플래쉬 메모리 장치에 사용되는 것을 특징으로 하는 기판.
  30. 기판 위의 표면 실장 부품의 높이를 감소시키는 방법으로서,
    (a) 기판의 코어 위에, 표면 실장 부품의 전기 접점을 수용하는 개방된 공간을 포함하는 도전성 패턴을 형성하는 단계;
    (b) 상기 기판의 코어 위에 표면 실장 부품을 위치시키는 단계; 및
    (c) 표면 실장 부품을 전기 전도성 재료를 사용하여 상기 도전성 패턴의 일부분에 연결시키는 단계를 포함하는 것을 특징으로 하는 기판 위의 표면 실장 부품의 높이를 감소시키는 방법.
  31. 제30항에 있어서, 표면 실장 부품을 전기 전도성 재료를 사용하여 상기 도전성 패턴의 일부분에 결합시키는 (c) 단계는 전기 전도성 재료로 표면 실장 부품의 단부를 접촉시키는 단계를 포함하는 것을 특징으로 하는 기판 위의 표면 실장 부품의 높이를 감소시키는 방법.
  32. 제30항에 있어서, 표면 실장 부품을 전기 전도성 재료를 사용하여 상기 도전성 패턴의 일부분에 결합시키는 (c) 단계는 전기 전도성 재료로 표면 실장 부품의 측면부를 접촉시키는 단계를 포함하는 것을 특징으로 하는 기판 위의 표면 실장 부품의 높이를 감소시키는 방법.
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