KR101118720B1 - 반도체 기판 패널 상에서의 커프 폭을 최소화하기 위한 2측면을 갖는 기판 리드 접속 - Google Patents

반도체 기판 패널 상에서의 커프 폭을 최소화하기 위한 2측면을 갖는 기판 리드 접속 Download PDF

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    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards

Abstract

도금된 전기 단자들의 전기적인 절연을 보장하면서, 패널 상의 이웃하는 반도체 패키지 아웃라인들 간의 최소의 커프 폭을 포함하는 반도체 다이 기판 패널이 개시된다. 인접하는 패키지 아웃라인들 간의 경계의 폭을 줄임으로써, 반도체 패키지들을 위한 기판 패널 상에 부가적인 공간을 얻을 수 있다.

Description

반도체 기판 패널 상에서의 커프 폭을 최소화하기 위한 2측면을 갖는 기판 리드 접속{TWO-SIDED SUBSTRATE LEAD CONNECTION FOR MINIMIZING KERF WIDTH ON A SEMICONDUCTOR SUBSTRATE PANEL}
본 발명의 실시예들은, 도금된 컨택들(plated contacts)의 전기적인 절연을 보장하면서, 패널 상의 이웃하는 반도체 패키지 아웃라인(outline)들 간의 최소의 커프 폭을 포함하는 반도체 다이 기판 패널에 관한 것이다.
휴대용 소비자 전자 장치에 대한 강력한 수요 증가는 고용량 저장 디바이스들에 대한 요구를 더욱 증가시키고 있다. 플래시 메모리 저장 카드들과 같은 비휘발성 반도체 메모리 디바이스들은 디지털 정보 저장 및 교환에 대한 끊임없이 증가하는 수요들을 충족시키기 위해 광범위하게 이용되고 있다. 이들의 높은 신뢰성 및 큰 용량과 함께, 휴대성, 다목적성(versatility) 및 강건한(rugged) 디자인에 의해, 이러한 메모리 디바이스들은, 예를 들어 디지털 카메라들, 디지털 음악 플레이어들, 비디오 게임 콘솔들, PDA들 및 휴대 전화를 포함하는 광범위한 전자 디바이스들에서 이용하기에 이상적이 되었다.
광범위한 패키징 구성들이 알려져있기는 하지만, 일반적으로 플래시 메모리 저장 카드들은 SIP(system-in-a-package) 또는 다수의 다이가 기판 위에 장착되는 멀티칩 모듈들(MCM)로서 제조될 수 있다. 일반적으로, 기판은 각 측면들 상에 식각되는 컨덕턴스 패턴(일반적으로 구리 또는 구리 합금으로 됨)을 갖는 강성의 유전체 베이스를 포함할 수 있다. 다이와 컨덕턴스 패턴(들) 사이에 전기적인 연결들이 형성되며, 컨덕턴스 패턴(들)은 다이와 외부 전자 시스템 간의 통신을 위한 전기 리드 구조(electric lead structure)를 제공한다. 일단 다이와 기판 간의 전기적인 연결이 이루어지면, 어셈블리는 전형적으로 몰딩 화합물 내에 싸여지게 됨으로써, 보호되는 반도체 패키지를 형성한다.
구리 컨덕턴스 패턴들이 높은 정밀도로 식각될 수 있기는 하지만, 구리의 빈약한 부식(corrosion) 특성들은 특정의 응용들에 대해서는 바람직하지 않게 한다. 수분, 공기 및 염소(chlorine)의 존재하에서, 노출된(bare) 구리는 쉽게 변색(tarnish)되어, 이후의 솔더링 및 다이 부착 동작들에 대해 부적합하게 한다. 유사하게, 랜드 그리드 어레이(land grid array, LGA) 및 볼 그리드 어레이(ball grid array, BGA) 패키지와 같은 특정의 패키지들은 컨택 핑거(contact finger)들을 포함하는데, 이러한 컨택 핑거들은 패키지의 하부 표면에 형성되어, 패키지와 외부 전자 디바이스 간의 전기적인 연결을 확립하기 위해 그 패키지의 밖으로 노출된다. 만일 이러한 컨택 핑거들이 노출된 구리로 형성된다면, 변색 및 부식에 의해, 시간이 지남에 따라 컨택 핑거들을 손상시킬 것이다.
따라서, 구리 리드들의 솔더 또는 쓰루홀(through-hole) 포인트들에서, 그리고 컨택 핑거들에서, 이러한 구리 리드들을 도금하는 것이 알려져있다. 주석, 주석-납, 니켈, 금 및 니켈-금과 같은 저항성 물질의 박막을 도포하기 위한 다양한 도금 공정들이 알려져있다. 이러한 하나의 공정에서, 금과 같은 저항성 물질은 전자 도금 공정(electroplating process)으로 컨덕턴스 패턴 상에 선택적으로 도금될 수 있다. 종래의 도 1을 참조하면, 전자 도금 공정은 기판(22) 상에 다수의 금 도금 테일들(plating tails)(20)이 생기게 한다. 이러한 도금 테일들(20)은 솔더 패드들(24), 쓰루홀들(26) 및 외부 전기 통신을 위해 제공되는 컨택 핑거들(28)에서 끝난다. 도 1에서 도금 테일들(20), 패드들(24) 및 핑거들(28) 모두가 번호가 매겨진 것은 아니다. 도 1에서 대시선으로 나타낸 도금 테일들(20) 및 솔더 패드들(24)은 기판(22)의 아랫쪽에 위치된다. 기판(22)은 또한, 전자 도금 공정 동안 다양한 테일들(20), 패드들(24), 쓰루홀들(26) 및 핑거들을 함께 단락되는 도금 바(plating bar)들(30)을 더 포함한다.
전자 도금 공정을 수행함에 있어서, 기판(22)은 수용액 내에 금속 이온들을 포함하는 도금 배쓰(plating bath) 내에 액침(immerse)된다. 도금 바들(30)에 전류가 공급되는데, 이 전류는 도금 테일들(20), 패드들(24), 쓰루홀들(26) 및 핑거들을 통해 이동한다. 전류가 전달되면, 도금 테일들(20), 패드들(24), 쓰루홀들(26) 및 핑거들에는 전기가 통하게 되고, 이들의 표면에 전하가 생성된다. 전기가 통하여 대전되는 금속 영역들에 금속 이온들이 끌어당겨지게 된다. 이러한 방식으로, 원하는 두께의 금 또는 다른 도금 금속의 층이 증착될 수 있다.
전자 도금 이후, 도금 바(30)가 제거된다. 전체 도금 바(30)가 제거되는 것이 중요하다. 하지만, 공학적인 허용도로 인해, 기판을 컷팅하고 도금 바를 제거하는 블레이드(blade), 라우터(router) 및 기타 장치는 원하는 컷팅 라인으로부터 윗쪽으로, 아랫쪽으로, 왼쪽으로 그리고/또는 오른쪽으로 시프트될 수 있다. 예를 들어 50 마이크론(㎛)의 공학적인 허용도가 일반적이다. 도금 바를 제거할 때, 종래 기술의 도 2에 나타낸 바와 같이, 예를 들어 도금 바의 긴 조각(sliver) 또는 일부가 컷팅 장치의 시프트로 인해 남겨진다면, 이는 테일들(20a, 20b 및 20c)과 같은, 함께 단락되는 특정한 테일들이 생기게 할 수 있으며, 이에 의해 형성되는 집적 회로의 오작동(malfunctioning)을 야기할 수 있다.
이를 막기 위해, 종래 기술의 도 3에 나타낸 바와 같이, 도금 바를 제거하는 데에 이용되는 컷팅 블레이드, 라우터 또는 기타 장치(32)는 큰 폭(w)을 가지며 제공된다. 이상적으로는, 제거 장치(32)의 폭은, 예를 들어 3 내지 5 밀리미터가 될 수 있는 도금 바의 폭 보다 더 크지 않을 것이다. 하지만, 공학적인 허용도는, 도금 바를 제거하는 동안 제거 장치(32)가 윗쪽/아랫쪽 또는 왼쪽/오른쪽으로 시프트되더라도, 전체 도금 바가 여전히 제거되도록 하기 위해, 블레이드가 더 넓게 만들어질 것을 요구한다. 예를 들어, (도 3의 대시 라인들로 나타낸) 제거 장치가 원하는 제거 경로로부터 거리(Δ) 만큼 벗어나더라도, 그 제거 장치는 여전히 도금 바를 완전히 제거하기에 충분한 폭을 가져야 한다.
제거 공정에서 공학적인 허용도에 대해 도금 바의 어느 한측 상에서 요구되는 공간 뿐 아니라, 제거 장치의 큰 폭이 요구되는 결과로서, 비교적 큰 커프 폭(k)(도 1 및 3)이 각각의 도금 바 주위에 제공되어야 한다. 통상의 커프 폭들은 약 250㎛ 또는 그 이상이 될 수 있다. 이러한 큰 커프 폭은 기판(22) 상에서 공간을 차지하는데, 만일 그렇지 않았더라면 이러한 공간은 기판의 회로 부분에 대해 이용될 수 있다.
또한, 도금 바들을 이용하지 않는 무전해 도금 공정(electroless plating process)으로 기판들을 도금하는 것이 알려져있다. 무전해 도금에서, 수용액 내의 금속 이온들은 전기 전하 대신 수용액 내의 화학적 환원제(reducing agent)에 의해 컨덕턴스 패턴 상에 증착된다. 하지만, 이러한 무전해 공정은 높은 비용 및 기판 상에 정확한 패터닝을 달성할 수 없다는 단점들을 갖는다.
따라서, 상기 설명한 전자 도금 또는 무전해 도금 공정에서의 문제들을 해결하고, 도금된 컨택들의 전기적인 절연을 보장하면서, 패널 상의 이웃하는 반도체 패키지 아웃라인들 간의 최소의 커프 폭을 포함하는 반도체 다이 기판 패널이 필요하다.
본 발명의 실시예들은, 도금된 전기 단자들의 전기적인 절연을 보장하면서, 패널 상의 이웃하는 반도체 패키지 아웃라인들 간의 최소의 커프 폭을 포함하는 반도체 다이 기판 패널에 관한 것이다. 기판 패널은 그 패널 상의 이웃하는 패키지 아웃라인들 간에 도금 바를 가지며 형성될 수 있다. 이러한 기판 패널은 또한, 솔더 패드들 및 컨택 핑거들과 같은 도금된 전기 단자들, 및 이러한 전기 단자들을 도금 바에 전기적으로 결합하기 위한 도금 테일들을 포함할 수 있다.
각 패키지 아웃라인은 그 패키지 아웃라인의 2측들 상의 도금 바들에만 연결되는 전기 단자들을 포함할 수 있다. 또한, 도금 바들이 인접하는 패키지 아웃라인들 간의 커프의 중심 내에 위치하는 대신에, 이러한 도금 바들은 커프 내의 중심을 벗어나 위치된다. 특히, 이러한 도금 바들은 이들이 전기적으로 결합되지 않는 패키지 아웃라인들에 더 가깝게 위치된다. 도금 바는, 자신이 결합되는 패키지 아웃라인으로부터, 그 도금 바가 컷팅 공정 동안 그에 결합된 도금 테일들로부터 절단되도록 보장하는 데에 충분한 거리 만큼 이격된다. 이러한 거리는 공학적 허용도(engineering tolerance) 및 다른 요인들에 따라 달라질 수 있다.
도금 라인들을 그것이 연결되는 패키지 아웃라인의 단지 1측에만 연결되고 그로부터 이격되도록 하게 되면, 인접하는 패키지 아웃라인들 간의 커프 폭이 종래에 알려진 것 보다 더 좁은 폭을 가질 수 있게 되는 장점을 제공한다. 첫 번째로, 도금 바를 반드시 제거할 필요가 없기 때문에, 컷팅 장치의 폭이 그 도금 바의 폭 보다 클 필요가 없다. 두 번째로, 도금 바의 부분들은 인접하는 패키지 아웃라인들 간의 경계를 가로질러 통과하기 때문에, 컷팅 장치의 경로가 공학 허용도로 인해 직선으로부터 벗어나더라도, 컷팅에 의해 인접 패키지 아웃라인들 간의 도금 바를 절단하여, 전기 단자들을 절연시킬 것이다.
본 발명에 따라 인접하는 패키지 아웃라인들 간의 경계의 폭을 줄임으로써, 반도체 패키지들에 대한 기판 패널 상에 부가적인 공간을 얻게 된다. 예를 들어, 패키지 아웃라인의 일부분(fraction)이 전체 패키지 아웃라인으로 될 수 있다. 소정 크기의 패널로부터 반도체 패키지들의 단일 로우 그리고/또는 칼럼을 부가하는 것만으로도, 반도체 패키지의 수율을 엄청나게 증가시키게 된다.
도 1은 종래 기술에 따른, 다수의 패키지 아웃라인들 및 통상의 도금 바들의 그리드를 포함하는 반도체 다이 기판의 평면도이다.
도 2는 종래 기술에 따른, 도금 바의 부분적으로 제거된 부분을 포함하는 반도체 다이 기판의 한 단면의 평면도이다.
도 3은 종래 기술에 따른, 통상의 도금 바 제거 장치에 대해 요구되는 커프 폭을 보여주는 반도체 다이 기판의 한 단면의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 다수의 패키지 아웃라인들 및 도금 바들의 그리드를 포함하는 반도체 다이 기판 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 기판 패널 상의 패키지 아웃라인의 평면도이다.
도 6은 패널로부터의 패키지 아웃라인 컷팅의 평면도를 나타내며, 컷팅 라인은 일반적으로 패키지 아웃라인을 따른다.
도 7은 패널로부터의 패키지 아웃라인 컷팅의 평면도를 나타내며, 컷팅 라인은 일반적으로 패키지 아웃라인을 따르지 않는다.
도 8은 본 발명의 대안적인 실시예에 따른 패키지 아웃라인의 평면도이다.
도 9는 본 발명의 일 실시예에 따른 도금 바를 갖는 패널로부터의 기판을 가지며 형성된 반도체 패키지의 단면도이다.
도 10은 도 9의 반도체 패키지를 가지며 형성된 플래시 메모리의 배면도이다.
도 11은 기판 패널 위에 컨덕턴스 패턴 및 도금을 형성하기 위한 흐름도이다.
이제, 도 4 내지 11을 참조하여 본 발명의 실시예들에 대해 설명하는 바, 이들은 도금된 컨택들의 전기적인 절연을 보장하면서, 패널 상의 이웃하는 반도체 패키지 아웃라인들 간의 최소의 커프 폭을 포함하는 반도체 다이 기판에 관한 것이다. 이해될 사항으로서, 본 발명은 많은 다른 형태들로 구현될 수 있으며, 여기에서 설명되는 실시예들로 한정되는 것으로서 해석되서는 안된다. 그렇다기보다는, 이러한 실시예들은, 이러한 개시를 철저하고 완벽하게 함과 아울러 당업자들에게 본 발명을 충분히 전달하기 위해 제공되는 것이다. 실제로, 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 범위 및 정신 내에 포함되는 이러한 실시예들의 대안들, 수정들 및 등가물들을 망라하는 것으로 의도된다. 또한, 하기의 발명의 상세한 설명에서는, 본 발명을 철저하게 이해할 수 있도록 하기 위해 구체적인 많은 상세 사항들이 설명된다. 하지만, 본 발명이 이러한 구체적인 상세 사항들이 없이도 실행될 수 있다는 것이 당업자에게 명백할 것이다.
먼저, 도 4의 평면도를 참조하면, 다수의 패키지 아웃라인들(102)을 포함하는 반도체 패널(100)이 나타나있다. 패키지 아웃라인들은 기판 패널 위에 각각의 반도체 패키지들을 형성하기 위한 위치들을 정의한다. 패키지 아웃라인들(102)은 기판 패널(100) 상에서 가시적으로 식별가능하거나, 또는 식별가능하지 않을 수도 있다.
기판 패널(100)은 상부 및 하부의 전도성층을 갖는 코어로 형성될 수 있다. 이러한 코어는, 예를 들어 폴리이미드 라미네이트들(polyimide laminates), FR4 및 FR5를 포함하는 에폭시 수지들, BT(bismaleimide triazine) 등과 같은 다양한 유전 물질들로 형성될 수 있다. 본 발명에 중요한 것은 아니지만, 이러한 코어는 40㎛ 내지 200㎛의 두께를 가질 수 있으며, 대안적인 실시예들에는 이러한 범위를 넘어 달라질 수 있다. 대안적인 실시예들에서, 코어는 세라믹 또는 유기 물질로 이루어질 수 있다.
전도성층들은 구리 또는 구리 합금들, 도금된 구리 또는 도금된 구리 합금들, Aloy 42 (42Fe/58Ni), 구리 도금된 강철, 또는 기판들 상에서 이용하는 것으로 알려져있는 다른 금속들 및 물질들로 형성될 수 있다. 이러한 층들은 약 10㎛ 내지 24㎛의 두께를 가질 수 있지만, 대안적인 실시예들에서 이러한 층들의 두께는 이 범위를 넘어 달라질 수 있다. 전도성층들중 하나 또는 둘 모두는 신호 및 전력 통신을 위한 컨덕턴스 패턴을 가지며 기존의 포토리소그래피 공정에 의해 식각될 수 있다.
도 5는 도 4로부터의 단일 패키지 아웃라인(102)을 도시하는 바, 도시된 패키지 아웃라인(102) 내의 전기 리드들이 연결되는 도금 바(116)를 함께 도시한다. 기판 패널(100)의 한 측 상의 컨덕턴스 패턴은, (LGA 또는 BGA 포맷중 어느 하나로) 완성된 반도체 패키지와 외부 전자 디바이스 간에 전기 접속을 확립하기 위한 컨택 핑거들(106)을 포함할 수 있다. 기판 패널(100)의 한측 또는 양측 상의 컨덕턴스 패턴은 솔더 패드들(110)을 포함할 수 있는데, 여기에서는 반도체 다이와 같은 표면 장착되는 구성요소들에 대한 전기 컨택들이 기판 패널에 솔더링된다. 기판 패널(100) 내에는 또한, 그 기판 패널의 반대 표면(opposed surface)들 상의 컨덕턴스 패턴들 간의 전기적인 통신을 위한 쓰루홀들(112)이 정의될 수 있다. 기판 패널(100)의 한측 또는 양측 상의 컨덕턴스 패턴은 이하 설명되는 도금 공정에서 이용되는 도금 테일(118)을 더 포함할 수 있다.
도 11의 흐름도를 참조하여, 기판 패널(100) 상에 컨택 핑거들(106), 솔더 패드들(110), 쓰루홀들(112), 도금 바(116) 및 도금 테일(118)을 포함하는 컨덕턴스 패턴들을 형성하기 위한 일 공정에 대해 설명한다. 단계(150)에서, 전도성 층들의 표면이 세정된다. 그런 다음, 단계(152)에서, 포토레지스트막이 이러한 전도성층들의 표면들 상에 도포된다. 이후, 단계(154)에서, 전기적인 컨덕턴스 패턴의 아웃라인을 포함하는 패턴 마스크가 포토레지스트막 위에 배치될 수 있다. 이러한 포토레지스트막이 노광(단계 156) 및 현상되어(단계 158), 식각될 전도성층들 상의 영역들로부터 포토레지스트를 제거한다. 다음으로, 단계(160)에서, 노광된 영역들이 염화제2철(ferric chloride)과 같은 식각제를 이용하여 식각 제거됨으로써, 코어 상에 컨덕턴스 패턴을 정의한다. 다음으로, 단계(162)에서, 포토레지스트가 제거된다. 기판 패널(100) 위에 컨덕턴스 패턴을 형성하기 위한 기존의 다른 방법들도 고려될 수 있다.
단계(164)에서, 기판 패널(100)의 한 표면 또는 양 표면 상에 컨덕턴스 패턴을 형성한 후, 기판 패널의 하나 또는 둘 모두의 컨덕턴스 패턴들의 전기 단자들 상에 저항성 금속층이 도금될 수 있다. 특히, 도금되어야 하는 컨덕턴스 패턴의 전기 단자들은 함께 단락될 수 있으며, 이러한 전기 단자들은 도금되지 않아야 하는 다른 부분들로부터 전기적으로 절연된다. 이러한 컨덕턴스 패턴의 전기 단자들은 컨택 핑거들(106), 솔더 패드들(110) 및 쓰루홀들(112)을 포함할 수 있다. 대안적인 실시예들에서, 이러한 컨덕턴스 패턴의 전기 단자들은 이들중 단지 하나 이상 만을 포함할 수 있다. 전기 단자들은 기판 상에 형성된 도금 바(116) 및 도금 테일(118)에 의해 함께 단락된다. 도 5의 패키지 아웃라인(102) 내에서, 솔더 패드들, 쓰루홀들 및 컨택 핑거들 모두가 번호가 매겨진 것은 아니다. 도 4 및 5에서 대시선들로 나타낸 도금 테일(118) 및 솔더 패드들(110)은 기판 패널의 아랫쪽에 위치된다. 또한, 패널(100)은 나타낸 것 보다 더 많은 솔더 패드들, 쓰루홀들 그리고/또는 컨택 핑거들을 포함할 수 있다. 비록 나타내지는 않았지만, 전기 단자들중 일부는 서로 전기적으로 결합되는 상태로 형성되며, 단자들 간의 전기적인 결합은 이후 기존의 에치백 공정으로 깨지게 되어, 각 단자를 절연시킨다.
상기 컨덕턴스 패턴의 전기 단자들은 기존의 방법으로, 예를 들어 금과 같은 금속막으로 도금될 수 있다. 대안적인 실시예들에서는, 주석, 주석-납, 니켈 및 니켈-금을 포함하는 다른 금속들이 컨덕턴스 패턴(들) 상에 도금될 수 있다. 도금 바(116)의 폭은 기존의 공식(formula)에 의해 결정될 수 있지만, 3 내지 5 밀리미터가 될 수 있다.
기판 패널(100)을 도금하기 위한 공정의 일 실시예에서, 이러한 패널은 수용액 내에 금속 이온들을 포함하는 도금 배쓰 내에 액침될 수 있다. 이후, 도금 바(116)에 전류가 공급되는데, 이 전류는 도금 바(116), 도금 테일(118), 솔더 패드들(110), 쓰루홀들(112) 그리고/또는 컨택 핑거들(106)을 통해 이동한다. 전류가 전달되면, 도금 바(116), 도금 테일(118), 패드들(110), 쓰루홀들(112) 및 핑거들(106)에는 전기가 통하게 되고, 이들의 표면에 전하가 생성된다. 전기가 통하여 대전되는 금속 영역들에 금속 이온들이 끌어당겨지게 된다. 이에 따라, 얇은 금속막이 컨덕턴스 패턴의 단락된 영역들 상에 도금된다. 도금되는 막의 두께는 달라질 수 있는 바, 어떠한 실시예들에서는 10㎛ 내지 50㎛가 될 수 있지만, 대안적인 실시예들에서는 더 얇거나 더 두꺼울 수 있다. 대안적인 실시예들에서는, 컨덕턴스 패턴(들) 상에 금속막을 전기 도금하기 위한 기존의 다른 방법들이 이용될 수 있다.
도 4 및 도 5에 나타낸 실시예에서는, 도금될 모든 영역들이 함께 단락된다. 이해될 사항으로서, 도금될 영역들중 두개 또는 그 이상이 서로로부터 전기적으로 절연될 수 있다. 이러한 실시예들에서는, 이러한 각각의 단락된 영역에 전류가 공급될 수 있다. 이러한 실시예들에서는 또한, 다른 영역들에 비해 일부 영역들에, 더 많은 전류를 인가하거나, 또는 보다 긴 시간 동안 동일한 전류를 인가함으로써, 서로 다른 도금 막 두께를 얻을 수 있다. 따라서, 예를 들어, 솔더 패드들 및 쓰루홀들에서 보다 컨택 핑거들에서 더 두꺼운 도금을 얻을 수 있다. 또한, 컨택 핑거들의 성능을 강화하기 위해, 이러한 컨택 핑거들을 2개의 층들, 즉 하나의 연질 금층(soft gold layer) 및 하나의 경질 금층(hard gold layer)으로 도금시키는 것이 알려져있다. 실시예들에서, 한 층은 컨택 핑거들 상에서 이용될 수 있다.
기판의 도금이 완료된 후, 전기 단자들 각각은 서로로부터 전기적으로 절연되어야 한다. 상기 배경 기술 부분에서 설명한 바와 같이, 이는 통상적으로 폭이 넓은(wide) 컷팅 장치에 의해 도금 바를 제거하여, 결과적으로 패키지 아웃라인들 간에 넓은 커프 폭을 보장함으로써 달성되었다. 본 발명의 실시예들에 따르면, 도금 바(116)는 반드시 제거될 필요가 없지만, 그 대신에 도금 테일(118)로부터 절단되어, 전기 단자들 각각이 서로로부터 전기적으로 절연되도록 보장한다.
도 4 및 도 5의 확대도에 나타낸 일 실시예에서, 각 패키지 아웃라인은 패키지 아웃라인(102)의 단지 두측 상의 도금 바(116)에만 연결되는 전기 단자들을 가질 수 있다. 또한, 도금 바들은 인접하는 패키지 아웃라인들 간의 커프의 중심 내에 위치하는 대신에, 그 커프 내의 중심을 벗어나 위치된다. 특히, 도금 바들은 이들이 연결되지 않는 패키지 아웃라인들에 인접하게 위치되며, 도금 바가 연결되는 단자들을 갖는 패키지 아웃라인들로부터 이격된다.
따라서, 예를 들어 도 5에서, 패키지 아웃라인들(102 및 102a) 사이에 위치하는 도금 바(116)는 패키지 아웃라인(102) 내의 단자들에는 결합되고, 패키지 아웃라인(102a) 내의 단자들에는 결합되지 않는다. 패키지 아웃라인들(102 및 102a) 사이의 도금 바는 패키지 아웃라인(102a)에 인접하게 위치하며, 패키지 아웃라인(102)으로부터 이격된다. 유사하게, 패키지 아웃라인들(102 및 102b) 사이의 도금 바(116)는 패키지 아웃라인(102) 내의 단자들에 결합되고, 패키지 아웃라인(102b) 내의 단자들에는 결합되지 않는다. 패키지 아웃라인들(102 및 102b) 사이의 도금 바는 패키지 아웃라인(102b)에 인접하게 위치하며, 패키지 아웃라인(102)으로부터 이격된다. 나타내지는 않았지만, 패키지 아웃라인(102c) 내의 단자들에 결합되는 도금 바는 패키지 아웃라인(102)과 패키지 아웃라인(102c) 사이에서 패키지 아웃라인(102)에 인접하게 위치할 수 있고, 패키지 아웃라인(102d) 내의 단자들에 결합되는 도금 바는 패키지 아웃라인(102)과 패키지 아웃라인(102d) 사이에서 패키지 아웃라인(102)에 인접하게 위치할 수 있다.
도금 바(116)는 자신이 결합된 패키지 아웃라인으로부터, 그 도금 바가 컷팅 프로세스 동안 그에 연결된 도금 테일(118)로부터 절단되도록 보장하는 데에 충분한 거리 만큼 이격된다. 이러한 거리는 공학적 허용도 및 다른 요인들에 따라 달라질 수 있다. 하지만, 실시예들에서, 도금 바(116)는 그것이 결합된 패키지 아웃라인으로부터 125㎛ 내지 50㎛, 보다 특정하게는 약 100㎛ 시프트될 수 있다. 이해될 사항으로서, 대안적인 실시예들에서, 이러한 도금 바들은 상기 설명한 양 보다 더 많이 또는 더 적게 시프트될 수 있다. 패키지 아웃라인(102)에 결합된 수평 도금 바(116)는, 그 패키지 아웃라인에 결합된 수직 도금 바(116)와 비교하여, 동일한 양 또는 다른 양 만큼 패키지 아웃라인(102)으로부터 이격될 수 있는 것이 고려된다.
이제, 도 6을 참조하면, 대시선(20)을 따라 (이하 설명되는 방법들에 의해) 컷팅된 패키지 아웃라인(102)이 나타나있다. 본 예에서는, 패키지 아웃라인을 컷팅하는 동안 어떠한 부적절한 시프팅도 없으며, 이러한 컷팅은 패키지 아웃라인이 주변부 주위에서 적절하게 이루어진다. 하지만, 배경 기술 부분에서 나타낸 바와 같이, 공학적 허용도로 인해, 컷팅 장치가 컷팅 동안 시프트되어, 패키지 아웃라인의 주변부를 따라 정확하게 컷팅하지 않을 수도 있다. 예를 들어, 도 7에서, 이러한 컷팅은 Δ1의 양 만큼 윗쪽으로, 그리고 (도 7에 나타낸 시야에서) Δ2의 양 만큼 왼쪽으로 시프트되었다. 패키지 아웃라인(102) 내의 전기 단자들에 결합된 도금 바들은 컷팅 시스템의 허용도 보다 큰 양 만큼 패키지 아웃라인(102)으로부터 시프트되기 때문에, 컷팅이 윗쪽으로 시프트됨에도 불구하고, 패키지 윗쪽의 수평 도금 바(미도시)는 여전히 컷팅 라인 바깥쪽에 있다. 컷팅 라인이 도 7에 나타낸 패키지 아웃라인(102)의 오른쪽으로 시프트된 경우에도 동일하다.
컷팅이 왼쪽으로 Δ2 만큼 시프트됨으로 인해, 도 7에 나타낸 패키지 아웃라인(102)의 왼쪽에 있으며 이에 인접하는 도금 바(116)가 컷팅 내에 포함된다. 하지만, 나타낸 도금 바(116)는 나타낸 패키지 아웃라인(102) 내의 전기 단자들중 어느 것에도 결합되지 않기 때문에, 나타낸 패키지 아웃라인(102) 내에서는 전기 단자들의 어떠한 단락도 일어나지 않는다. 나타낸 도금 바(116)의 일부는 패키지 아웃라인(102)을 이용하여 형성될 반도체 패키지 내에서 손상을 야기하지 않으면서(harmlessly) 유지될 수 있다. 컷팅이 도 7에 나타낸 것으로부터 아랫쪽으로 시프트된 경우에도 동일하다. 또한, 패키지 아웃라인(102)의 왼쪽 에지를 따라 이루어지는 컷팅은, 나타낸 패키지 아웃라인(102)의 왼쪽에 대해 인접하는 임의의 패키지 아웃라인 내의 전기 단자들을 절단하여 절연시킬 것이다.
도금 바가 자신이 결합된 패키지 아웃라인으로부터 이격되게 되면, 인접하는 패키지 아웃라인들 간의 커프의 폭(k)(도 5)이 종래 기술에 알려진 것 보다 더 얇은 폭을 가질 수 있게 되는 장점을 제공한다. 첫 번째로, 도금 바를 반드시 제거할 필요가 없기 때문에, 컷팅 장치의 폭이 도금 바의 폭 보다 클 필요가 없으며, 그리고 실제로는, 도금 바의 폭 보다 더 얇을 수도 있다. 두 번째로, 도금 바가 자신의 결합된 패키지 아웃라인으로부터 허용도를 초과하는 거리 만큼 이격되기 때문에, 비록 컷팅 장치의 경로가 공학적인 허용도로 인해 직선으로부터 달라질 수 있다고 할지라도, 컷팅은 전기 단자들로부터 도금 바를 절단하여 이러한 전기 단자들을 절연시킬 것이다.
따라서, 인접하는 패키지 아웃라인들 간의 커프 폭이 감소될 수 있는데, 이는 컷팅 장치의 폭이 더 작게 만들어질 수 있고, 공학적인 허용도를 위해 이전에 요구되었던 공간이 생략될 수 있기 때문이다. 실시예들에서, 이것은 대략 100㎛ 내지 225㎛의 커프 폭, 또는 대안적으로는 150㎛ 내지 200㎛, 보다 특정하게는 약 175㎛의 커프 폭을 가능하게 한다. 이해될 사항으로서, 대안적인 실시예들에서, 커프 폭은 이 보다 더 넓거나 더 작을 수도 있다. 커프 폭이 175㎛인 일 실시예에서, 도금 바는, 제 1, 2 패키지 아웃라인들 사이에서 제 1 패키지 아웃라인으로부터 25㎛ 커프에 위치될 수 있으며, 여기에서 도금 바는 제 2 패키지 아웃라인 내의 단자들에 결합된다. 이해될 사항으로서, 상기 예에서의 도금 바는 다른 실시예들에서 25㎛에 더 가깝거나 또는 더 멀 수 있다. 실시예들에서, 도금 라인은 제 1 패키지 아웃라인 내에 위치될 수 있으며, 여기서 도금 바는 제 2 패키지 아웃라인 내의 단자들에 결합된다.
일반적으로, 기판 패널의 크기는 반도체 패키지 제조업자에 의해 선택되며, 기판 패널의 크기는 전형적으로 패키지 아웃라인들의 특정 수에 대해 선택되지 않는다. 기판 패널의 크기가 설정되면, 그 크기에 맞게 될 많은 패키지 아웃라인들이 제공된다. 만일 패키지 아웃라인들의 밀도가 소정 크기의 기판 패널 상에서 최대화된다면, 패키지 아웃라인들의 전체 수가 기판 패널 상에서 꼭 맞게 되는 일은 거의 없다. 대신에, 밀도를 최대화하게 되면, 전체 패키지 아웃라인들중 소정 수가 맞게 되고, 패키지 아웃라인들의 일부는 측면 에지 및 바닥 에지에 있게 된다. 예를 들어, 기판 패널은 그 패널 길이에 걸쳐서 10개의 패키지 아웃라인들이 꼭 맞게 되며, 패키지 아웃라인의 일부가 남게 된다. 명백하게는, 반도체 패키지의 일부는 제조될 수 없다. 따라서, 통상적으로, 본 예에서, 10개의 패키지들이 기판 패널 상에 형성되며, 10개가 그 패널의 길이에 걸쳐서 펼쳐진다(즉, 패키지들 사이의 경계가 증가된다).
하지만, 본 발명에 따라 인접하는 패키지 아웃라인들 간의 경계를 줄임으로써, 10개의 경계들을 갖는 패널은 11개의 패키지 아웃라인을 갖추는 데에 충분한 공간을 개척(reclaim)하게 되며, 이에 따라 반도체 패키지들의 칼럼(column)이 부가될 수 있게 한다. 소정 크기의 패널 내에 반도체 패키지들의 단일 로우 그리고/또는 칼럼을 부가하는 것 만으로도, 패키지 수율을 엄청나게 많이 증가시킬 것이다.
이해될 사항으로서, 도 4 내지 7에 나타낸 도금 바(116)가 패널(100) 상의 패키지 아웃라인들(102) 간의 커프의 중심선에 대해 윗쪽으로 그리고 오른쪽으로 시프트되기는 하였지만, 이러한 도금 바들은 커프에 대해 다른 곳에 배치될 수 있다. 예를 들어, 도 8은 커프의 중심선에 대해 아랫쪽으로 그리고 왼쪽으로 시프트된 도금 바들을 나타낸다. 또한, 본 발명에 따른 도금 바들은 패널(100) 상에서 직선들 만을 포함할 필요가 없다. 상기 설명한 바와 같이 위치되는 단일 도금 바(116)와 수평 및 수직의 구성요소들 모두가 고려된다.
여기에서 이용되며 하기에서 보다 상세히 설명되는 바와 같이, 용어 "컷팅(cut)"은 패널로부터 패키지 아웃라인(102)을 분리시키는 것을 말하거나, 또는 대신에 용어 "컷팅"은 기판을 통해 컷팅하는 동안 도금 바를 절단하는 것을 말할 수도 있다. 실시예들에서, 도금 공정 이후, 도금 바(116)는 반도체 패키지의 나머지에 대해 손상되지 않은 채로 유지될 수 있다. 이후 설명되는 바와 같이, 일단 패널이 캡슐화되면, 그 패널은 개별적인 반도체 패키지들로 싱귤레이트(singulate)될 수 있다. 이러한 실시예들에서, 도금 바들은 패키지들이 싱귤레이트될 때에 컷팅될 수 있다. 패키지들은 싱귤레이트될 수 있고, 도금 바들은 반도체 패키지들을 싱귤레이트하는 데에 이용되는 다양한 절단 방법들에 의해 컷팅된다.
일반적으로, 소잉은 다른 컷팅 방법들에 비해 값이 덜 비싸고, 덜 시간 소모적이며, 더 적은 장비를 필요로 하며, 그리고 반도체 패키지들을 싱귤레이트하는 데에 이용될 수 있다. 하지만, 이해될 사항으로서, 대안적인 실시예들에서, 패널(100)은, 예를 들어 워터 제트 컷팅(water jet cutting), 레이저 컷팅(laser cutting), 워터 가이디드 레이저 컷팅(water guided laser cutting), 드라이 미디어 컷팅(dry media cutting) 및 다이아몬드 코팅된 와이어(diamond coated wire) 등의 다양한 컷팅 방법들에 의해 싱귤레이트될 수 있다. 물은 또한 레이저 컷팅과 함께 이용되어, 그 효과들을 보완(complement)하거나 집중(focus)시키는 것을 도울 수 있다. 상기 반도체 패키지들이 정사각형 또는 직사각형으로서 나타나있지만, 대안적인 실시예들에서는, 부가적으로 또는 대안적으로, 이러한 반도체 패키지들은 불규칙적인 또는 곡선 형상들을 가질 수 있다. 패널로부터 반도체 패키지들을 컷팅하는 것 및 이에 의해 달성될 수 있는 형상들에 대한 추가의 설명은 미국 특허 공개 2004/0259291호(명칭: "Method For Efficiently Producing Removable Peripheral Cards")에 개시되어 있는 바, 이는 본 발명의 소유자에게 양도되었으며, 그 전체는 본원의 참조로서 인용된다.
실시예들에서, 도금 공정 이후, 도금 바(116)는 기판 패널(100)을 통해 컷팅하지 않으면서 컷팅될 수 있다. 라우터를 이용하여, 종래에 알려져있는 기판 패널을 통해 컷팅하지 않으면서 도금 바(116)를 절단할 수 있다.
상기 설명한 도금 바들, 테일들 및 전기 단자들을 포함하는 기판 패널(100)은 다수의 반도체 패키지들(130)로 형성될 수 있으며, 도 9는 이러한 다수의 반도체 패키지들중 하나를 나타낸다. 기판 패널(100) 상에 컨덕턴스 패턴들을 도금한 후, 하나 이상의 수동 디바이스들(132) 및 반도체 다이(134)가 반도체 패널 상에 장착될 수 있다. 본 발명에 중요한 것은 아니지만, 반도체 다이(134)는 플래시 메모리 칩(NOR/NAND), SRAM 또는 DDT, 그리고/또는 ASIC와 같은 제어기 칩이 될 수 있다. 다른 실리콘 칩들도 고려될 수 있다.
하나 이상의 반도체 다이(134)는, 기존의 와이어 본드 공정으로, 도금된 솔더 패드들(110)에서 솔더링되는 와이어 본드들(136)에 의해 기판 패널(100)에 전기적으로 연결될 수 있다. 이후, 기판 및 다이는 기존의 캡슐화 공정으로 몰딩 화합물(138) 내에 싸여지게 됨으로써, 완성된 반도체 다이 패키지(130)를 형성할 수 있다. 이러한 몰딩 화합물은, 패키지를 캡슐화하기 위해, 전사 몰딩(transfer molding) 또는 주사 몰딩(injection molding) 기술들을 포함한 다양한 공정들에 따라 도포될 수 있다. 일단 캡슐화되면, 개별적인 패키지 아웃라인들(102)이 패널로부터 개별적인 반도체 패키지들(130)로 싱귤레이트될 수 있다. 만일 도금 라인들이 이전에 절단되지 않았다면, 이들은 패널로부터 패키지들을 싱귤레이트하는 동안에 절단된다.
도 10은 반도체 패키지(130)가 이용될 수 있는 플래시 메모리 디바이스(140)의 배면도이다. 이러한 플래시 메모리 디바이스는 SD 카드, 컴팩 플래시(Compact Flash), 스마트 미디어(Smart Media), 미니 SD 카드(Mini SD Card), MMC, xD 카드, 트랜스플래시(Transflash) 또는 메모리 스틱(Memory Stick)이 될 수 있다. 다른 디바이스들도 고려될 수 있다.
상기 본 발명의 상세한 설명은 예시와 설명의 목적을 위해 제공되었다. 이러한 설명은 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 사상과 실제적인 응용예를 최상으로 설명함으로써, 당업자가 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 변형들에 대해 본 발명을 최상으로 이용할 수 있도록 선택된 것이다. 본 발명의 범위는 첨부된 청구범위에 의해서만 규정된다.
100: 기판 패널
102, 102a, 102b, 102c, 102d: 패키지 아웃라인
106: 컨택 핑거
110: 솔더 패드
112: 쓰루홀
116: 도금 바
118: 도금 테일
130: 반도체 다이 패키지
132: 수동 디바이스
134: 반도체 다이
136: 와이어 본드
138: 몰딩 화합물
140: 플래시 메모리 디바이스

Claims (18)

  1. 반도체 패키지들을 형성하기 위한 위치들을 정의하는 다수의 패키지 아웃라인들을 포함하는 기판 패널의 패널 내에서의 커프(kerf) 폭을 최소화하는 방법으로서,
    (a) 제 1, 2의 인접하는 패키지 아웃라인들 사이에 상기 기판 패널 상에 도금 바를 형성하는 단계와, 여기서 상기 형성 단계는 상기 도금 바를 상기 제 2 패키지 아웃라인 보다 상기 제 1 패키지 아웃라인에 더 가깝게 형성하는 것을 포함하며,
    (b) 상기 도금 바를 상기 제 2 패키지 아웃라인 내의 전기 단자들에 전기적으로 결합하고, 상기 도금 바를 상기 제 1 패키지 아웃라인 내의 전기 단자들에는 전기적으로 연결하지 않는 단계와; 그리고
    (c) 상기 제 2 패키지 아웃라인 내의 전기 단자들과 상기 도금 바 간의 전기적인 결합을 컷팅하는 단계를 포함하며,
    여기서, 상기 컷팅 단계 (c)는 상기 컷팅이 의도되는 컷팅 라인으로부터 벗어날 수 있는 허용도(tolerance)를 가지며, 그리고 상기 컷팅의 허용도의 결과로서 상기 도금 바를 통해 상기 제 2 패키지 아웃라인 상의 2개 이상의 전기 단자들이 함께 전기적으로 단락되는 것을 막기 위해, 상기 도금 바는 상기 단계 (c)에서 상기 제 1 패키지 아웃라인에 가깝게 형성되는 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1, 2의 인접하는 패키지 아웃라인들 사이에 상기 도금 바를 형성하는 상기 단계 (a)는, 상기 도금 바를 상기 제 1, 2의 인접하는 패키지 아웃라인들 사이의 중심선으로부터 50㎛ 이상 떨어져 형성하는 단계를 포함하는 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  3. 제 1 항에 있어서,
    상기 제 1, 2의 인접하는 패키지 아웃라인들 사이에 상기 도금 바를 형성하는 상기 단계 (a)는, 상기 도금 바를 상기 제 1 패키지 아웃라인으로부터 25㎛ 이하 떨어져 형성하는 단계를 포함하는 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  4. 제 3 항에 있어서,
    상기 제 1, 2 패키지 아웃라인들 간의 상기 커프 폭은 100㎛ 내지 225㎛인 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1, 2 패키지 아웃라인들 간의 상기 커프 폭은 100㎛ 내지 225㎛인 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1, 2 패키지 아웃라인들 간의 상기 커프 폭은 150㎛ 내지 200㎛인 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  7. 제 1 항에 있어서,
    상기 도금 바를 상기 제 2 패키지 아웃라인 내의 전기 단자들에 전기적으로 결합하는 상기 단계 (b)는, 상기 도금 바와 하나 이상의 컨택 핑거들, 솔더 패드들 및 쓰루홀들과의 사이에 도금 테일들을 부착하는 단계를 포함하는 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  8. 제 1 항에 있어서,
    상기 컷팅 단계 (c)는 상기 도금 바 및 상기 도금 바 바로 아래의 기판을 통해 컷팅하는 단계를 포함하는 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  9. 제 1 항에 있어서,
    상기 컷팅 단계 (c)는 상기 도금 바를 통해 컷팅하는 단계를 포함하는 것을 특징으로 하는 기판 패널의 패널 내에서의 커프 폭을 최소화하는 방법.
  10. 반도체 패키지들을 제조하기 위한 기판 패널로서, 상기 반도체 패키지들을 형성하기 위한 위치들을 정의하는 다수의 패키지 아웃라인들을 포함하는 기판 패널에 있어서,
    상기 다수의 패키지 아웃라인들중 제 1 패키지 아웃라인과, 여기서 상기 제 1 패키지 아웃라인은 표면 상의 전기 단자들, 제 1 에지, 및 상기 제 1 에지에 인접하는 제 2 에지를 포함하며;
    상기 다수의 패키지 아웃라인들중 제 2 패키지 아웃라인과, 여기서 상기 제 2 패키지 아웃라인은 전기 단자들을 포함하고, 상기 제 1 패키지 아웃라인의 상기 제 1 에지에 인접하며;
    상기 다수의 패키지 아웃라인들중 제 3 패키지 아웃라인과, 여기서 상기 제 3 패키지 아웃라인은 전기 단자들을 포함하고, 상기 제 1 패키지 아웃라인의 상기 제 2 에지에 인접하며;
    상기 제 1, 2 패키지 아웃라인들 사이의 제 1 도금 바와, 여기서 상기 제 1 도금 바는 상기 제 1 패키지 아웃라인의 전기 단자들에는 전기적으로 결합되고, 상기 제 2 패키지 아웃라인의 전기 단자들에는 전기적으로 결합되지 않고, 상기 제 1 도금 바는 상기 제 1, 2 패키지 아웃라인들 사이에서 상기 제 2 패키지 아웃라인에 더 가깝게 위치되며; 그리고
    상기 제 1, 3 패키지 아웃라인들 사이의 제 2 도금 바를 포함하며,
    상기 제 2 도금 바는 상기 제 1 패키지 아웃라인의 전기 단자들에는 전기적으로 결합되고, 상기 제 3 패키지 아웃라인의 전기 단자들에는 전기적으로 결합되지 않고, 상기 제 2 도금 바는 상기 제 1, 3 패키지 아웃라인들 사이에서 상기 제 3 패키지 아웃라인에 더 가깝게 위치되는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  11. 제 10 항에 있어서,
    상기 제 1 도금 바는, 상기 제 1 도금 바를 컷팅하기 위한 공정 동안 컷팅 장치가 의도된 컷팅 라인으로부터 벗어나게 되는 결과로서 상기 제 1 도금 바를 통해 상기 제 1 패키지 아웃라인 상의 2개 이상의 전기 단자들이 함께 단락되는 것을 막기 위해, 상기 제 2 패키지 아웃라인에 가까이 있는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  12. 제 10 항에 있어서,
    상기 제 1 도금 바는, 상기 제 2 도금 바가 상기 제 2 에지로부터 이격되어 있는 것과 동일한 거리로 상기 제 1 에지로부터 이격되어 있는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  13. 제 10 항에 있어서,
    상기 제 1 도금 바는, 상기 제 2 도금 바가 상기 제 2 에지로부터 이격되어 있는 것과 다른 거리로 상기 제 1 에지로부터 이격되어 있는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  14. 제 10 항에 있어서,
    상기 제 1 도금 바는 상기 제 1, 2의 인접하는 패키지 아웃라인들 간의 중심선으로부터 50㎛ 이상 떨어져있는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  15. 제 10 항에 있어서,
    상기 제 1 도금 바는 상기 제 1 패키지 아웃라인으로부터 25㎛ 이하 떨어져있는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  16. 제 15 항에 있어서,
    상기 제 1, 2 패키지 아웃라인들 간의 커프 폭은 100㎛ 내지 225㎛인 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  17. 제 10 항에 있어서,
    상기 제 1, 2 패키지 아웃라인들 간의 커프 폭은 100㎛ 내지 225㎛인 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
  18. 제 10 항에 있어서,
    상기 전기 단자들은 금, 니켈, 또는 금과 니켈의 합금 중에서 하나로 도금되는 것을 특징으로 하는 반도체 패키지들을 제조하기 위한 기판 패널.
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