JP2004165191A - 半導体装置、半導体装置の製造方法及びカメラシステム - Google Patents
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Abstract
【課題】従来よりも少ない工程数によって、かつ単純化された構造を有する撮像用半導体装置。
【解決手段】第１半導体チップ５の外形寸法と実質的に同一の外形寸法でパッケージングされた半導体装置１０であって、この半導体チップの主表面５ａには、半導体チップが有する回路素子と電気的に接続された電極パッドである、第１パッド１６が形成されている。そして、この主表面には、その受光面１４ａが露出するようにセンサ部１４が形成されている。そして、このセンサ部の受光面を覆うような位置に、当該センサ部への入射光を透過するガラス板１７が形成されている。さらに、第１パッドにその一端が接続されるとともに第１半導体チップの主表面に沿うように配線層２４が延在されている。そして、当該第１パッドは、この配線層２４を介して半田ボール２８と電気的に接続されている。
【選択図】 図１
【解決手段】第１半導体チップ５の外形寸法と実質的に同一の外形寸法でパッケージングされた半導体装置１０であって、この半導体チップの主表面５ａには、半導体チップが有する回路素子と電気的に接続された電極パッドである、第１パッド１６が形成されている。そして、この主表面には、その受光面１４ａが露出するようにセンサ部１４が形成されている。そして、このセンサ部の受光面を覆うような位置に、当該センサ部への入射光を透過するガラス板１７が形成されている。さらに、第１パッドにその一端が接続されるとともに第１半導体チップの主表面に沿うように配線層２４が延在されている。そして、当該第１パッドは、この配線層２４を介して半田ボール２８と電気的に接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に、カメラシステム（カメラユニット）の構成に用いて好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年の携帯電話やパソコン等の電子器機には、ＣＣＤイメージセンサやＣＭＯＳイメージセンサ等を具えるカメラシステム（カメラユニット）が搭載されているものがある。
【０００３】
このカメラシステムは、主に、カメラ部と、カメラ部が当該カメラ部への入射光に応答して発生する画像信号（信号電荷）を処理する画像処理装置（例えば、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｓｏｒ）等）と、画像処理装置で処理された画像信号に応じた画像を表示するディスプレイ装置等とによって構成されている。
【０００４】
カメラ部は、主に、配線基板（マザーボード）に実装される受光素子部を具える撮像用の半導体装置（以下、単に撮像用半導体装置と称する場合もある。）とレンズとによって構成されている。カメラ部では、撮像用半導体装置において受光素子部に入射されるレンズからの集光を信号電荷に変換した後、当該信号電荷を画像処理装置に出力する。
【０００５】
従来、上述した撮像用半導体装置は、金属細線（ワイヤ）を介して配線基板に実装されていた（ワイヤボンディング方式）。
【０００６】
しかしながら、こうしたワイヤボンディング方式は、ボンディング部分のインダクタンスが高くなることから、撮像用半導体装置内の回路とのインピーダンス整合が困難であった。
【０００７】
また、ワイヤのループによって撮像半導体装置の占有容積が大きくうえに、撮像用半導体装置自体の占有領域が広く解決すべき問題も多い。
【０００８】
そのため、近年では、撮像用半導体装置と基板配線とを、半田ボール等の外部端子によって結線する、ワイヤレスボンディング方式の研究が盛んに行われている。
【０００９】
現在、ワイヤレスボンディング方式を採用した構造として、ＷＣＳＰ（Ｗａｆｅｒｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている（例えば、特許文献１参照）。
【００１０】
ＷＣＳＰとは、半導体チップの外形寸法とほぼ同じ外形寸法でパッケージされたＣＳＰのうち、特に、製造コストの低減化の目的からウェハ状態で外部端子形成工程までを完了させた後、個片化したものをいう。
【００１１】
このＷＣＳＰは、半導体チップと電気的に接続される外部端子とを再配線層によって所望位置に再配置できることから、配線設計の自由度が向上する利点を有する。また、ＷＢ方式に比べて当該信号の減衰を抑制でき、かつ当該信号線の特性インピーダンスと半導体チップのインピーダンスとの整合が容易に図れるため、優れた高周波特性を有する。
【００１２】
また、近年の電子機器の小型化の傾向に伴い、高密度実装された半導体装置の技術開発も進められている。
【００１３】
そこで、高密度実装を実現するために、１つのパッケージ内に複数のチップを平面的に配置または半導体チップの厚み方向に積層（スタック）させた、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）が提案されている。
【００１４】
【特許文献１】
特表２００２−２４３６号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、ＷＣＳＰ構造が採用された従来の撮像用半導体装置（特許文献１参照）は、半導体チップと外部端子とを電気的に接続する再配線層がコの字状に複雑に屈曲された形状を呈している。
【００１６】
その結果、装置構造自体ならびに製造工程が複雑となるため、これまで半導体装置の高コスト化が懸念されていた。
【００１７】
そこで、この発明の目的は、その有意性から今後さらにその適用範囲の拡大が切望されるＷＣＳＰ構造及びその製造プロセスに基づいて、従来よりも少ない工程数によって製造でき、かつ従来よりも単純化された構造の半導体装置、及び従来よりも小型化が実現されたカメラシステムを提供することにある。
【００１８】
【課題を解決するための手段】
そこで、この発明の半導体装置は、下記のような構成上の特徴を有する。
【００１９】
すなわち、この発明の半導体装置は、第１半導体チップの外形寸法と実質的に同一の外形寸法でパッケージングされた構成の装置とする。
【００２０】
そして、この半導体チップの主表面には、当該半導体チップが有する回路素子と電気的に接続された電極パッドである第１パッドが形成されている。そして、半導体チップの主表面には、その受光面が露出するように受光素子部が形成されている。そして、この受光素子部の受光面を覆うような位置に、当該受光素子部への入射光を透過する光透過部が形成されている。そして、当該第１パッドに電気的に接続されているとともに、当該第１パッドから、第１半導体チップの主表面に沿うように配線層が延在されている。そして、当該配線層と対向する位置には、第１パッドと配線層を介して電気的に接続された外部端子が形成されている。
【００２１】
また、この発明の半導体装置の製造は、下記のようにして行う。
【００２２】
すなわち、この方法では、先ず、第１パッドを具える主表面とこの主表面が形成されており、かつその主表面に受光面が露出するように受光素子部が設けられた第１半導体チップを用意する。この発明の処理工程には、この第１半導体チップに対して、下記のような処理工程、すなわち、第１パッドにその一端が電気的に接続されるとともに、この半導体チップの主表面に沿って延在する配線層を形成する配線層形成工程と、受光素子部の受光面を覆うような位置に、受光素子部への入射光を透過する光透過部を形成する光透過部形成工程と、当該配線層と対向する位置に、第１パッドと配線層を介して電気的に接続される外部端子を形成する外部端子形成工程とを含んでいる。
【００２３】
上述したこれらの構成によれば、従来のＷＣＳＰ構造（特許文献１参照）よりも単純化された構造を有する半導体装置を、従来よりも少ない工程数で得ることができる。
【００２４】
さらに、この構成によれば、ＷＢ方式を採用した従来の半導体装置に比べて、小型化された半導体装置を得ることができる。
【００２５】
【発明の実施の形態】
以下、図１から図３０を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。また、以下の説明では、半導体装置や半導体チップの平面形状を四角形として説明するが、これらの形状は設計に応じて任意好適な形状とすることができる。
【００２６】
また、以下の各実施の形態では、この発明に係る半導体装置を、カメラシステムを構成する撮像用半導体装置として用いた例につき説明する。
【００２７】
＜第１の実施の形態＞
図１から図３を参照して、この発明の第１の実施の形態に係る撮像用半導体装置１０及びその製造方法につき説明する。
【００２８】
図１は、この実施の形態のカメラシステム（カメラユニット）１００の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図２（Ａ）は、この実施の形態のカメラシステム１００のうちカメラ部５０を構成する撮像用半導体装置１０を概略的に示す平面図である。また、図２（Ｂ）は、図２（Ａ）とは必ずしも対応しないが、半導体装置１０の各構成要素の接続及び配置の様子を説明するために、それら接続及び配置関係を変更して概略的に示した断面図である。尚、図２（Ａ）では、ポスト部２６上に形成される外部端子（半田ボール）２８等の図示を省略するとともに、第１パッド１６、配線層２４及びポスト部２６の一部の概要は、図中破線Ｑで囲まれた領域（以下、Ｑ領域と称する。）を除きその図示を省略してある（以下の各実施の形態についても同様）。
【００２９】
図１に示すように、この実施の形態のカメラシステム１００は、カメラ部５０とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設されて構成されている（尚、ここでは、便宜上、通常カメラシステムを構成しているディスプレイ装置等は割愛する（以下の各実施の形態についても同様））。
【００３０】
この構成例におけるカメラ部５０は、受光素子部であるセンサ部１４を具える撮像用半導体装置１０と、当該撮像用半導体装置１０への入射光を集光する、撮像用のレンズ５１と、撮像用半導体装置１０が具える外部端子（半田ボール）２８が実装される第２配線基板５３と、レンズ５１及び第２配線基板５３を支持する支持部であるカバー５５と、第１配線基板４６と第２配線基板５３とを電気的に接続する、例えば、鉄（Ｆｅ）／ニッケル（Ｎｉ）合金や銅（Ｃｕ）からなるピン５７とを具えている。尚、光透過部であるレンズには、可視光、紫外光、又は、赤外光等を透過するレンズを目的に応じて用いることができるが、以下の各実施の形態では、入射光を可視光とする場合を例に挙げて説明する。
【００３１】
この構成例は、パッケージングされた撮像用半導体装置１０のうち光透過部であるガラス板１７が、半田ボール２８と同じ面側に形成された構造、すなわちフェイスダウン構造となっている。
【００３２】
続いて、図２（Ａ）及び図２（Ｂ）を参照して、この発明に係る撮像用半導体装置１０について以下詳細に説明する。
【００３３】
撮像用半導体装置１０が具える第１半導体チップ５は、複数の回路素子によって構成された受光素子部であるセンサ部１４と、当該センサ部１４を駆動する複数の回路素子等によって構成された周辺回路部１５とを含んで構成されている。
【００３４】
この構成例のセンサ部１４は、例えば、フォトダイオード等の受光素子の受光面（不図示）が第１半導体チップ５の主表面５ａに露出するように配設されて、形成されていている。また、この第１半導体チップ５の主表面５ａのうちセンサ部１４以外の領域上には、周辺回路部１５における回路素子と電気的に接続される、電極パッド１６が第１半導体チップ５の主表面５ａの外周に沿って所定間隔毎に配置されている。これら電極パッドを、ここでは第１パッドと称する。この第１パッド１６は、例えば、アルミニウム（Ａｌ）によって形成される。図２（Ａ）に示す例では、第１半導体チップ５の平面形状は四角であるので、当該四角の各辺に沿って、第１パッド１６が直線状に配列されている。尚、第１パッド１６の配置個数と位置は、設計に応じて任意好適に設定することができる（以下の各実施の形態についても同様）。
【００３５】
また、第１半導体チップ５上には、これら第１パッド１６の頂面を露出させるように、例えば、光透過性の絶縁膜（可視光であれば、例えば、エポキシ樹脂膜やシリコーン樹脂膜等）１８が形成されている。尚、絶縁膜１８を光透過性でない膜（例えば、可視光であれば、ポリイミド膜等）とする場合は、この絶縁膜は、当該絶縁膜に、第１パッド１６の頂面のほかに、センサ部１４の受光面も露出するように、開口が形成されている構成とする。
【００３６】
この絶縁膜１８を挟んでセンサ部１４と反対側には、センサ部１４への入射光を透過する光透過部としての、例えば、平行平面板状のガラス板１７が、センサ部１４を覆うように形成されている。このとき、センサ部１４とガラス板１７との間は、エポキシ樹脂等の光透過膜（不図示）を接着剤として固定（固着）されている。尚、光透過部材料はガラスのみに限られず、センサ部１４への入射光の透過率の低下を妨げず、また、センサ部１４に対する外部からの衝撃等を抑制できるものを適宜選択して利用できる。
【００３７】
また、第１パッド１６の各々は、絶縁膜１８上を第１半導体チップ５の中心方向に延出する例えば銅からなる専用の配線層２４を介して、銅からなるポスト部２６と個別に電気的に接続されている。この配線層２４は、ポスト部２６上に形成される半田ボール２８を、第１パッド１６の位置に依らず所望位置に再配置可能な再配線層として機能している。尚、配線層２４はパターニング形成されているので、配線パターンとも称する。
【００３８】
また、第１半導体チップ５の上側には、エポキシ樹脂等の封止層３０が、ポスト部２６の頂面（すなわち、端面）２６ａ及びガラス板１７の上面１７ａを露出させるように形成されている。また、各ポスト部２６の頂面には、第２配線基板５３への接続用の外部端子である半田ボール２８が形成されている。尚、この構成例では、ガラス板１７の上面１７ａとは、センサ部１４の露出面と対向する側の表面、すなわちガラス板の裏面１７ｂとは反対側のガラス板の表面をいう。
【００３９】
また、この構成例の撮像用半導体装置１０は、センサ部１４がレンズ５１を通して受光した像を画像信号（電気信号）に変換し、ＤＳＰ等の画像処理装置４５に出力する。そして、画像処理装置４５では、入力された画像信号を画像データに変換・処理してディスプレイ装置（不図示）に出力する。そして、ディスプレイ装置では、画像データに応じた画像を表示する。
【００４０】
詳細には、この構成例での第１半導体チップ５からの出力信号が、第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路に伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【００４１】
続いて、図３を参照して、この撮像用半導体装置１０の製造方法につき以下説明する。
【００４２】
配線層形成工程として、先ず、その主表面５ａに第１パッド１６が設けられているとともに、該主表面５ａに受光面１４ａが露出するように受光素子部（すなわち、センサ部）１４が設けられている第１半導体チップ５を用意する。その後、第１パッド１６に一端が接続され、かつ第１半導体チップ５の主表面５ａに沿うように延在する配線層２４を形成する。
【００４３】
具体的には、図３（Ａ）に示すように、複数個の第１半導体チップ５を具える半導体ウェハ３５を用意する。また、第１半導体チップ５は、センサ部１４のほかに、センサ部１４を駆動する回路素子等の周辺回路部１５を具えている。また、第１半導体チップ５の主表面５ａのうち、センサ部１４の受光面１４ａ以外の領域、すなわち受光面を取り巻く周辺取り巻き領域１５ａには、第１パッド１６が複数設けられている。この第１パッド１６は、例えば、アルミニウムによって形成されており、第１半導体チップ５が具える所定の回路素子と接続されている。尚、図中には便宜上約２個の第１半導体チップ５のみが図示されているが、これに限定されるものではない。
【００４４】
そこで、先ず、第１半導体チップ５の主表面５ａの全面上に、第１パッド１６の頂面１６ａを露出させるように、光（可視光）透過性であるエポキシ樹脂膜になる絶縁膜１８を形成する。この構成例では、エポキシ樹脂膜１８がセンサ部１４への入射光（ここでは、可視光とする。）の透過を妨げない光透過性を有するため、この樹脂膜１８を当該センサ部１４上を覆うように設けてある。しかし、ポリイミド膜等のような可視光を透過しない膜を絶縁膜１８として用いる場合は、当該絶縁膜に、センサ部１４の受光面１４ａも露出するような開口を形成しておく。
【００４５】
続いて、例えば、銅からなる配線層２４を、第１パッド１６の各々にその一端が接続され且つ第１半導体チップ５の主表面５ａを沿うように、スパッタ及びホトリソグラフィー工程等によって形成する。尚、配線層２４はパターニング形成されているので、配線パターンとも称する。
【００４６】
次に、光透過部形成工程として、センサ部１４を覆うような位置に、当該センサ部１４への入射光を透過する光透過部であるガラス板１７を形成する。
【００４７】
図３（Ｂ）に示すように、先ず、絶縁膜１８の表面に延在している配線層２４上に、銅からなるポスト部２６を、ホトリソグラフィー工程及びめっき等によって形成する。尚、ポスト部２６の形成には、銅のほかに金（Ａｕ）等を用いても良い。また、銅ポスト部２６を形成した後、熱酸化等によりポスト部２６の表面に薄い酸化膜を形成しても良い。この場合、ポスト部２６及び後述する封止層３０間の密着性が高まり両者界面からの水分侵入を抑制できるので、さらに信頼性が向上する。
【００４８】
続いて、絶縁膜１８上の各センサ部１４の受光面１４ａ全体を覆う位置に、ガラス板１７を設ける。このガラス板１７は、個片化された光透過部であり、エポキシ樹脂等を接着剤（不図示）として、各第１半導体チップ１５に対してそれぞれ個別に固定（固着）する。尚、このガラス板１７の上面は、透過性を向上させるための鏡面加工が施されてある。
【００４９】
次に、外部端子形成工程として、配線層２４を介して第１パッド１６と電気的に接続される外部端子を形成する。
【００５０】
図３（Ｃ）に示すように、エポキシ樹脂等の封止材からなる封止層３０を、トランスファーモールド法や印刷法を用いてポスト部２６が隠れる程度に形成する。その後、ポスト部２６の頂面２６ａ及び封止層３０の上面３０ａが、ガラス板１７の上面１７ａの高さと同一レベルになるように、グラインダー（研磨工具）等によってグラインド（研磨）する。この研磨によって、全てのポスト部２６の頂面２６ａを露出させて外部端子（半田ボール）用の搭載面を形成する。
【００５１】
然る後、この露出する外部端子用の搭載面上に、半田ボール２８をリフロー形成する。これら半田ボール２８は、第２配線基板５３への接続用の外部端子となる。尚、必要に応じて、外部端子用の搭載面と半田ボール２８との間にバリアメタル層等を形成しても良い。
【００５２】
その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）１０毎に切り出す（図２（Ｂ）参照）。
上述した説明から明らかなように、この実施の形態では、従来よりも少ない工程数によって、ＷＣＳＰ構造を有する撮像用半導体装置を得ることができる。
【００５３】
その結果、従来よりも撮像用半導体装置の製品コストを低減でき、量産性の向上を期待できる。
【００５４】
また、こうして得られた撮像用半導体装置のパッケージサイズは、従来のワイヤボンディング方式を採用した構造よりも小型化されているため、その適用範囲の拡大をさらに期待することができる。
【００５５】
＜第２の実施の形態＞
図４から図７を参照して、この発明の第２の実施の形態に係る撮像用半導体装置９５及びその製造方法につき説明する。
【００５６】
図４は、この実施の形態のカメラシステム１４０の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図５（Ａ）は、この実施の形態のカメラシステム１４０のうちカメラ部８０を構成する撮像用半導体装置９５を概略的に示す平面図である。また、図５（Ｂ）は、図５（Ａ）とは必ずしも対応しないが、撮像用半導体装置９５の各構成要素の接続及び配置の様子を説明するために、その接続及び配置関係を変更して概略的に示した断面図である。
【００５７】
図４に示すように、この実施の形態のカメラシステム１４０は、カメラ部８０とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設されて構成されている。
【００５８】
この構成例は、第１の実施の形態と同様のフェイスダウン構造ではあるが、撮像用半導体装置９５の構成が異なっている点で相違している。
【００５９】
そこで、図５（Ａ）及び図５（Ｂ）を参照して、この発明に係る撮像用半導体装置９５について以下詳細に説明する。
【００６０】
撮像用半導体装置９５が具える第１半導体チップ１２は、第１の実施の形態と同様に、第１主表面としての主表面１２ａに、その受光面が露出されるようにセンサ部１４が配設されている。そして、このセンサ部１４はガラス板１７によって覆われている。センサ部１４とガラス板１７との間は、エポキシ樹脂等の光透過性の接着剤（不図示）によって固定されている。また、第１半導体チップ１２の主表面１２ａ上には、第１パッド１６が主表面１２ａの外周に沿って所定間隔毎に配置されている。
【００６１】
そして、この構成例での第１半導体チップ１２は、半導体チップ搭載部３４の第３主表面としての搭載面３４ａ上に載置され固定されている。この構成例では、半導体チップ搭載部として基板３４を用いる。
【００６２】
より詳細には、基板の搭載面３４ａ上に、当該搭載面３４ａよりも小さな外形寸法を有する第１半導体チップ１２が載置されている。第３主表面である搭載面３４ａのうち、第１半導体チップ１２が実際に載置される、すなわち第１主表面１２ａと対向する第２主表面である裏面１２ｃと対面する第１の領域部分を、載置面３４ｂとする。
【００６３】
この構成例における第１半導体チップ１２の４つの側壁１２ｘは、傾斜壁となっている。この傾斜壁の側壁面（傾斜側壁面）１２ｂは、載置面３４ｂに対して鋭角θ（０°＜θ＜９０°）で交差している。尚、この構成例では、各側壁１２ｘは１つの傾斜した側壁面１２ｂを有しているがこれに限定されない。すなわち、スパッタ等による配線層のパターニングが可能であれば、１つの側壁に対して複数段の段差が形成された構成であっても良い。
【００６４】
また、第１半導体チップ１２の第２主表面としての裏面１２ｃ及び載置面３４ｂ間は、ダイスボンド剤等の接着剤（不図示）によって固定（固着）されている。また、以下の説明において、第３主表面である搭載面３４ａのうち、第１半導体チップ１２が載置された第１の領域３４ｂ以外の領域であって、第１の領域３４ｂを囲んでいる第２の領域を不載置面３４ｃと称する。また、基板３４としては、片面基板、両面基板及び多層基板のいずれかとして、例えば、シリコン（Ｓｉ）基板、セラミック基板及び金属ベース基板等のいずれかの無機系材料基板、或いは、ガラスエポキシ基板及びポリイミド基板等のいずれかの有機系材料基板を用いることができる。また、この構成例では、半導体チップ搭載部として基板３４を例に挙げて説明したがこれに限られず、半導体チップ搭載部としての機能を果たすものであれば良い。また、搭載面３４ａと側壁面１２ｂとの交差角を鋭角θとし、この鋭角θを４５°から６０°の範囲内の値となるように設けることにより、ウェハ１枚当たりのチップ収集数の向上はもとより、チップ毎に個片化する際のブレード等のブレによるチップ損傷を回避するマージンを確保でき望ましい。
【００６５】
また、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面３４ｃには、第１半導体チップ１２の主表面１２ａ上の第１パッド１６の端部、例えば、頂面を露出させるようにして、エポキシ樹脂等の光透過絶縁膜１８が設けられている。尚、絶縁膜１８が、ポリイミド膜等のように光透過性でない膜である場合は、第１パッド１６の頂面のほかにセンサ部１４の受光面１４ａも露出するような開口が形成されている構成とする。
【００６６】
そして、この構成例における配線層２４は、その一端は第１パッド１６に接続されており、かつ第１パッド１６から第１半導体チップ１２の側壁面１２ｂ及び不載置面３４ｃ上を沿うように、第１半導体チップ１２の主表面１２ａと不載置面３４ｃとの間の高低差（段差）に応じてその切断面が屈曲するように延在している。そして、配線層２４は、第１パッド１６の接続先であるとして割り当てられている半田ボール２８とポスト部２６を介して電気的に接続されている。
【００６７】
また、第１半導体チップ１２の主表面１２ａ側には、絶縁膜１８及び配線層２４等を覆うように、かつポスト部２６の頂面とガラス板１７の一方の板面である上面１７ａとを露出させるように、エポキシ樹脂等による封止層３０が形成されている。また、各ポスト部２６の頂面には、第２配線基板５３への接続用の外部端子となる半田ボール２８が形成されている。
【００６８】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路に伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【００６９】
続いて、図６及び図７を参照して、この半導体装置９５の製造方法につき以下説明する。
【００７０】
先ず、側壁面形成工程として、第１パッド１６が形成された第１主表面１２ａと、該第１主表面１２ａと対向しかつ第１主表面１２ａよりも大面積を有する第２主表面１２ｃとを有する第１半導体チップ１２に、第１主表面１２ａと第２主表面１２ｃとの間を接続する側壁面１２ｂを形成する。こうして、第１主表面１２ａよりも第２主表面１２ｃの面積が大きい、メサ型の第１半導体チップ１２を得る。
【００７１】
そのため、先ず、図６（Ａ）に示すように、センサ部１４と周辺回路部１５’とを具える個片化前の第１半導体チップ１２’を複数個具える半導体ウェハ４７を用意する。この個片化前の第１半導体チップ１２’の主表面１２ａには、第１パッド１６が所定間隔（ピッチ）毎に形成されている。また、このウェハ４７の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ４３で接着して固定する。尚、図中には便宜上約２個の前駆第１半導体チップ１２’が図示されているが、これに限定されるものではない。また、半導体ウェハ４７のうち隣接する個片化前の第１半導体チップ１２’間には、不図示のスクライブラインが形成されている。
【００７２】
続いて、図６（Ｂ）に示すように、高速回転するブレード（切削工具）４４等によってスクライブライン（不図示）に沿い、個々の第１半導体チップ１２毎に個片化、すなわち、分離する。このとき使用するブレード４４の刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜φ＜９０°程度）を有する。このとき、Ｖ字型に切削された溝５９の形成に伴い、第１半導体チップ１２の側壁１２ｘに鋭角θ（０°＜θ＜９０°）をなす側壁面１２ｂが形成される。その後、ＵＶ照射等により粘着剤の粘着性を低下させ、個々の第１半導体チップ１２をウェハ固定用テープ４３から分離する。
【００７３】
次に、搭載工程として、側壁面１２ｂが形成された第１半導体チップ１２の各々を、第１の領域３４ｂとこの第１の領域３４ｂを囲む第２の領域３４ｃとを有する第３主表面３４ａと、この第３主表面３４ａと対向する第４主表面３４ｉとを有する半導体チップ搭載部３４の、第１の領域３４ｂ上に所定間隔で搭載する。
【００７４】
図６（Ｃ）に示すように、個片化した第１半導体チップ１２の各々を、基板３４の第３主表面である搭載面３４ａのうち第１の領域である載置面３４ｂ上に所定間隔毎に載置する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面３４ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。
【００７５】
次に、配線層形成工程として、第１パッド１６に電気的に接続されるとともに、第１パッド１６から第１主表面１２ａ及び傾斜した側壁面１２ｂに沿って、搭載面３４ａのうち第１半導体チップ１２の周辺の第２の領域である不載置面３４ｃの上側へと延在する配線層（再配線層）２４を形成する。
【００７６】
そこで、図７（Ａ）に示すように、先ず、第１半導体チップ１２の第１主表面１２ａ、側壁面１２ｂ及び不載置面３４ｃに亘って、第１パッド１６の頂面を露出させるようにして、エポキシ樹脂膜からなる絶縁膜１８を形成する。
【００７７】
このとき、絶縁膜１８の下地面を構成する第１半導体チップ１２の主表面１２ａと不載置面３４ｃとの間には高低差（段差）があるため、絶縁膜１８はこの段差に対応して形成される。
【００７８】
続いて、銅からなる配線層２４を、第１パッド１６にその一端が接続されるように、かつ絶縁膜１８上を傾斜壁（側壁）１２ｘの側壁面１２ｂからから不載置面３４ｃに亘って、上述した第１主表面１２ａと不載置面３４ｃとの間の高低差に応じてその切断面が屈曲して延出されるように、ホトリソ及びスパッタ等によってパターニング形成する。
【００７９】
このとき、配線層２４のうち、第１主表面１２ａと側壁面１２ｂとの境界上、及び側壁面１２ｂと不載置面３４ｃとの境界上に位置する部分（図中ｚで囲まれた部分）の、当該配線層２４の延在方向と実質直交する方向に有する幅を、配線層の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。
【００８０】
その結果、衝撃や応力の集中に弱いこうした境界上の配線層２４を補強することができる。尚、配線層２４はパターニング形成されているので、配線パターンとも称する。
【００８１】
次に、光透過部形成工程として、受光素子部であるセンサ部１４の受光面１４ａを覆うような位置に、当該センサ部１４への入射光を透過する光透過部であるガラス板１７を形成する。尚、受光面１４ａは、第１主表面１２ａの一部分を占有して構成されている。
【００８２】
図７（Ｂ）に示すように、先ず、絶縁膜１８の表面に延在している配線層２４上に、銅からなるポスト部２６をホトリソグラフィー工程及びめっき等によって形成する。また、銅ポスト部２６を形成した後、熱酸化等によりポスト部２６の表面に薄い酸化膜を形成しても良い。この場合、ポスト部２６及び後述する封止層３０間の密着性が高まり両者界面からの水分侵入を抑制できるので、さらに信頼性が向上する。
【００８３】
続いて、それぞれのセンサ部１４の受光面１４ａの全体を覆うような位置に、光透過部であるガラス板１７をエポキシ樹脂等の接着剤（不図示）によって、各第１半導体チップ１２に対してそれぞれ個別に固定（固着）する。尚、このガラス板１７の上面１７ａは、透過性を向上させるための鏡面加工が施されてある。
【００８４】
次に、外部端子形成工程として、配線層２４を介して第１パッド１６と電気的に接続される外部端子を形成する。
【００８５】
図７（Ｃ）に示すように、エポキシ樹脂等の封止材からなる封止層３０を、トランスファーモールド法や印刷法を用いてポスト部２６が隠れる程度に形成する。その後、ポスト部２６の頂面２６ａ及び封止層３０の上面３０ａが、ガラス板１７の上面１７ａの高さと同一レベルになるように、グラインダー（研磨工具）等によってグラインド（研磨）する。この研磨によって、全てのポスト部２６頂面を露出させて外部端子である半田ボール用の搭載面を形成する。尚、ポスト部２６を形成する際に、ポスト部２６のそれぞれを、搭載面３４ａに対し鉛直方向に、同一高さに形成できる場合は、フィルム成形法等によって外部端子用搭載面形成のための研磨工程を省略することも可能である。
【００８６】
然る後、この露出する外部端子用の搭載面上に、第２配線基板５３への接続用の外部端子である半田ボール２８をリフロー形成する。尚、必要に応じて、外部端子搭載面と半田ボール２８との間にバリアメタル層等を形成しても良い。
【００８７】
その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）９５毎に切り出す（図５（Ｂ）参照）。
【００８８】
上述した説明から明らかなように、この実施の形態では、従来よりも簡略化された工程によって、撮像用半導体装置を得ることができる。
【００８９】
その結果、従来よりも撮像用半導体装置の製品コストを低減でき、量産性の向上を期待できる。
【００９０】
また、こうして得られた撮像用半導体装置のパッケージサイズは、従来のワイヤボンディング方式の場合よりも小型化されているため、その適用範囲をさらに拡大させることができる。
【００９１】
さらに、この実施の形態の半導体装置は、第１半導体チップを半導体チップ搭載部に搭載した構成としたことにより、第１半導体チップ上方（すなわち、ファンイン部）に外部端子が形成された構造（ファンイン構造）はもとより、第１半導体チップの主表面から側壁面及び不載置面上へと延在する配線層による第１半導体チップ上方以外の領域（すなわち、ファンアウト部）にも外部端子が形成された構造（ファンアウト構造）となる。よって、第１の実施の形態に比べて多ピン化に対応できる半導体装置となる。
【００９２】
そのため、従来の半導体装置によれば、通常のＷＣＳＰのチップサイズを多ピン化のためにのみ不所望に増大させてしまい、ウェハ１枚当たりのチップ収集数を低減させてしまっていたが、この実施の形態によれば、この従来の場合とは異なり、外部端子の配置位置を拡張可能とする拡張部として機能する半導体チップ搭載部によって、半導体装置をファンアウト構造とすることができる。
【００９３】
さらに、この実施の形態では、第１の実施の形態のように、第１半導体チップと対向する位置にのみ外部端子を形成する構成ではないため、第１半導体チップのサイズを第１の実施の形態よりも小さくすることができる。その結果、小チップ化に伴って、半導体装置の製品コストを低減することができる。
【００９４】
＜第３の実施の形態＞
図８を参照して、この発明の第３の実施の形態に係る半導体装置９５及びその製造方法につき説明する。
【００９５】
この実施の形態では、第２の実施の形態の半導体装置９５を製造するための光透過部形成工程において、搭載面３４ａ上に搭載された複数の第１半導体チップ１２に対して、光透過部連続体９１を用いて、複数の第１半導体チップ１２への光透過部１７の形成を同時に行っている点が第２の実施の形態との主な相違点である。
【００９６】
第２の実施の形態では、光透過部形成工程において、各センサ部１４に対応するガラス板１７を、それぞれ個別に形成していた（図７（Ｂ）参照）。
【００９７】
しかし、この構成例では、搭載面３４ａ上に設けられた複数のセンサ部１４に対応するガラス板１７を含んでなる光透過部連続体としてのガラス連続体９１を用いて、複数の第１半導体チップ１２に対するガラス板１７を一括形成する。
【００９８】
このガラス連続体９１は、平行平板状のガラス板の、第１半導体チップのぞれぞれに対応した位置に、平坦な頂面を有する四角状のブロック形態の凸部９１ａを有した構造体としてある。この凸部９１ａの頭部側の部分は、既に説明したガラス板１７に相当する。従って、凸部９１ａの頂面がセンサ部１４の受光面１４ａを覆うように第１半導体チップ１２上に、絶縁膜１８を介して固定される。
【００９９】
一方、このガラス連続体９１は、この凸部９１ａの周囲に、丁度凹部すなわち溝９１ｂが形成されている形態を有している。そして、この溝９１ｂは、第１主表面１２ａ及び不載置面３４ｃの上側に凸設されているポスト部２６を収容できるように、エッチング等によって形成されている。
【０１００】
より詳細には、この凹部の深さは、ガラス連続体９１の下向きに形成された凸部９１ａを各センサ部１４を覆う所定の位置に配置したときに、ガラス連続体９１が凸設されたポスト部２６と接触しないで、センサ部１４の受光面１４ａを覆うことができる深さとする。尚、ガラス連続体９１の凸部とセンサ部１４との間は光透過性の接着剤（不図示）によって固定するので、透過率の向上の観点からも接着剤の厚みが極力薄くなるように凹部を設計・形成するのが好ましい。
【０１０１】
そして、撮像用半導体装置９５を製造するに当たり、第２の実施の形態と同様にして、傾斜側壁面形成工程からポスト部２６形成までを行う。
【０１０２】
その後、図８に示すように、先に説明した形状を有するガラス連続体９１を、エポキシ樹脂等の光透過性の接着剤（不図示）によって、当該ガラス連続体９１の凸部９１ａを、各センサ部１４を覆うような位置に配置して固定する。
【０１０３】
このとき、この構成例では、搭載面３４ａ上に搭載された、すべての第１半導体チップ１２のセンサ部１４を覆う位置に、ガラス板１７に相当する部分が同時に形成される。
【０１０４】
その後は、第２の実施の形態と同様に、外部端子形成工程（封止層の形成、グラインドを含む。）を行い、半導体装置９５を得る（図５（Ｂ）参照）。尚、この構成例のグラインドには、ガラス板１７の上面に対する鏡面加工も含まれる。
【０１０５】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待することができる。
【０１０６】
さらに、この実施の形態では、第２の実施の形態のように、各半導体チップ１２毎にガラス板１７を個別に形成せずに済むため、第２の実施の形態よりも製造工程の簡略化を図ることができる。
【０１０７】
よって、第２の実施の形態よりも半導体装置の製品コストを低減できるため、量産性の向上を図ることができる。
【０１０８】
＜第４の実施の形態＞
図９を参照して、この発明の第４の実施の形態に係る半導体装置９５及びその製造方法につき説明する。
【０１０９】
この実施の形態では、第２の実施の形態の半導体装置９５を製造するための光透過部形成工程において、所定距離離間させて複数の光透過部１７が接着された治具８８の当該光透過部１７が、受光素子部１４の露出面、すなわち受光面１４ａを覆うような所定位置に配置した後、光透過部１７を、治具８８から除去して残置させることにより形成している点が第３の実施の形態との主な相違点である。
【０１１０】
第３の実施の形態では、搭載面３４ａ上に設けられた複数の第１半導体チップ１２に対するガラス板１７を、一括形成できる利点を有している。
【０１１１】
しかし、第３の実施の形態では、封止層３０を形成した後のグラインドにおいて、ガラス面の切削及び鏡面加工を新たに行う必要がある。
【０１１２】
その結果、あらかじめ高精度な鏡面加工が上面に施されているガラス板（第２の実施の形態（図７（Ｂ）のガラス板１７）を参照のこと。）を用いる場合と比べ、透過率の低いガラス面となり、信頼性が低下する懸念がある。
【０１１３】
そこで、この構成例では、光透過部連続体７７を用いるとともに、後工程において当該ガラス面の切削及び鏡面加工が不要な構成とする。
【０１１４】
そこで、先ず、図９（Ａ）に示すように、ガラスやシリコンウェハ等からなる前駆治具８８’上に、平行平板状の予備ガラス板２９が形成された第１構造体７１を用意する。また、予備ガラス板２９のうち前駆治具８８’と対向する面には、鏡面加工が施されている。
【０１１５】
このとき、前駆治具８８’と予備ガラス板２９との間を、後に説明する製造工程において治具８８をガラス板１７から容易に除去（剥離）可能な接着剤（不図示）によって接着させておく。こうした接着剤には、高軟化点ワックス（例えば、日本精蝋（株）製のＦＮＰ−０１１５）、高温で発泡して粘着性が低下するテープ（例えば、日東電工（株）製の熱剥離シートリバアルファ）、紫外線硬化型の接着剤（例えば、古川電工（株）製のダイシング用ＵＶテープ）等を使用することができる。
【０１１６】
その後、図９（Ｂ）に示すように、予備ガラス板２９と前駆治具８８’とに対し加工処理を行って、治具８８にガラス板１７が残存した第２構造体７７を得る。このため、先ず、第１構造体７１に対し、予備ガラス板２９側からブレードによる切削またはエッチング等を行う。この加工や処理によって、第１構造体７１のうち、搭載面３４ａと対向配置させる面に、第１主表面１２ａ及び不載置面３４ｃの上側に凸設されているポスト部２６に対応する凹部（溝部）を形成することができる。こうして、光透過部連続体としての第２構造体７７を得る。
【０１１７】
より詳細には、この凹部７７ａの深さは、第２構造体７７の下向きに形成された凸部７７ｂを各センサ部１４を覆う所定の位置に配置したときに、第２構造体７７が凸設されたポスト部２６等と接触しない深さとする。尚、第２構造体７７の凸部７７ｂとセンサ部１４との間は光透過性の接着剤（不図示）によって固定するため、透過率の向上の観点からも接着剤の厚みが極力薄くなるように凹部を設計・形成するのが好ましい。
【０１１８】
そして、撮像用半導体装置９５を製造するに当たり、第２の実施の形態と同様にして、傾斜側壁面形成工程からポスト部２６形成までを行う。
【０１１９】
その後、図９（Ｃ）に示すように、先に説明した形状の第２構造体７７は、その先頭部にガラス板１７を有している。このガラス板１７の露出面を、エポキシ樹脂等の光透過性の接着剤（不図示）によって、各センサ部１４の受光面１４ａを覆うような位置に配置して固定する。
【０１２０】
然る後、上述した接着層の種類に応じた処理（例えば、加温や紫外線照射等）を行って、第２構造体７７から治具８８のみを剥離して、センサ部１４を覆う位置にガラス板１７を残留（残置）させる。
【０１２１】
その後は、第２の実施の形態と同様に、外部端子形成工程（封止層の形成、グラインドを含む。）を行い、半導体装置９５を得る（図５（Ｂ）参照）。
【０１２２】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待することができる。
【０１２３】
さらに、この実施の形態では、ガラス材からなるガラス連続体を用いた第３の実施の形態に比べ、治具を繰り返し使用することができるので製品コストの低減を図ることができる。
【０１２４】
また、ガラス板１７の上面にはあらかじめ鏡面加工が施されているので、第３の実施の形態のように、ガラス連続体を切削して鏡面を形成しなくても良い。よって、製造工程の簡略化をさらに図ることができる。
【０１２５】
また、第３の実施の形態に比べ、あらかじめ高精度な鏡面加工が上面に施されているガラス板を用いることができるので、透過率の向上を図ることができる。
【０１２６】
＜第５の実施の形態＞
図１０から図１２を参照して、この発明の第５の実施の形態に係る半導体装置７６及びその製造方法につき説明する。
【０１２７】
この実施の形態では、第２の実施の形態と同様にフェイスダウン構造ではあるが、半導体チップ搭載部を回路素子を具える第２半導体チップ７３とし、かつ第２半導体チップが配線層２４と電気的に接続させている点が、第２の実施の形態との主な相違点である。
【０１２８】
図１０は、この実施の形態のカメラシステム８１の主要部の構成の一例を説明するための一部を、断面として概略的に示す図である。また、図１１（Ａ）は、この実施の形態のカメラシステム８１のうちカメラ部７９を構成する撮像用半導体装置７６を概略的に示す平面図である。また、図１１（Ｂ）は、図１１（Ａ）とは必ずしも対応しないが、撮像用半導体装置７６の各構成要素の接続及び配置の様子を説明するために、その接続及び配置関係を変更して概略的に示した断面図である。
【０１２９】
図１０に示すように、この実施の形態のカメラシステム８１は、カメラ部７９のみが第１配線基板（マザーボード）４６上に配設され構成されている。すなわち、ここでは、ＤＳＰ等の画像処理装置４５を配置するためのスペースが設けられていない。
【０１３０】
続いて、図１１（Ａ）及び図１１（Ｂ）を参照して、この発明に係る撮像用半導体装置７６について以下詳細に説明する。
【０１３１】
第１半導体チップ１２は、半導体チップ搭載部である第２半導体チップ７３の第３主表面としての搭載面７３ａ上に載置され固定されている。そして、この第２半導体チップ７３の主表面である搭載面７３ａ上には、アルミニウムからなる第２パッド、すなわち電極パッド６２が、第２半導体チップ７３の外周に沿って所定間隔毎に配置されている。そして、第２半導体チップ７３は、この第２パッド６２を介して配線層２４と電気的に接続された構成である。尚、第２パッド６２の配置個数と位置はこれに限定されない。
【０１３２】
そして、ここでの第２半導体チップを、例えばＤＳＰ７３とする。これにより、撮像用半導体装置７６は、ＤＳＰ７３の載置面７３ｂ上に第１半導体チップ１２が積層されてなるパッケージ積層（スタック）型のＭＣＰとなる。
【０１３３】
その結果、高実装度が実現された半導体装置となるため、第１配線基板４６上にＤＳＰ７３を実装するためのスペースを確保する必要がなく、よって、従来よりもカメラシステム８１自体の小型化を実現できる。
【０１３４】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路、及び第１パッド１６から配線層２４と第２パッド６２とを介して第２半導体チップであるＤＳＰ７３へ至る経路の双方またはいずれか一方の経路を経て伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【０１３５】
続いて、図１２を参照して、この半導体装置７６の製造方法につき以下説明する。
【０１３６】
先ず、第２の実施の形態と同様に、側壁面形成工程までを行う（図６（Ｂ）参照）。
【０１３７】
続いて、搭載工程では、図１２（Ａ）に示すように、個片化された第１半導体チップ１２の各々を、第１の領域７３ｂとこの第１の領域７３ｂを囲む第２の領域７３ｃとを有する第３主表面７３ａと、この第３主表面７３ａと対向する第４主表面７３ｉとを有する第２半導体チップ７３の、第１の領域７３ｂ上に所定間隔で搭載する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面７３ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。
【０１３８】
続いて、配線層形成工程では、先ず、第１パッド１６の頂面１６ａと第２パッド６２の頂面６２ａとを露出させるように、エポキシ樹脂からなる絶縁膜１８を形成する。
【０１３９】
当該絶縁膜１８を形成した後、第２の実施の形態と同様に、側壁面１２ｂから不載置面７３ｃに亘って配線層２４を形成するが、このとき、一部の配線層２４の他端が第２パッド６２と接続されるように形成する。
【０１４０】
その後、第２の実施の形態と同様に、光搭載部形成工程及び外部端子形成工程を順次行って（図１２（Ｂ））、半導体装置７６を得る（図１１（Ｂ）参照）。尚、ここでは第２の実施の形態で説明した製造方法を例に挙げて説明したが、これに限定されず、第３及び第４の実施の形態で説明した方法を適宜適用できる。
【０１４１】
上述した説明から明らかなように、この実施の形態の半導体装置では、第２の実施の形態と同様の効果を期待できる。
【０１４２】
さらに、この実施の形態では、パッケージ積層（スタック）型のＭＣＰ構造の半導体装置とすることができるので、従来よりも小型化されたカメラシステムを実現することができる。
【０１４３】
＜第６の実施の形態＞
図１３から図１６を参照して、この発明の第６の実施の形態に係る半導体装置２５及びその製造方法につき説明する。
【０１４４】
図１３は、この実施の形態のカメラシステム１２０の主要部の構成の一例を説明するための一部を、概略的な断面として示す図である。また、図１４（Ａ）は、この実施の形態のカメラシステム１２０のうちカメラ部６９を構成する撮像用半導体装置２５を概略的に示す平面図である。また、図１４（Ｂ）は、図１４（Ａ）とは必ずしも対応しないが、撮像用半導体装置２５の各構成要素の接続及び配置の様子を説明するために、その接続及び配置関係を変更して概略的に示した断面図である。
【０１４５】
図１３に示すように、この実施の形態のカメラシステム１２０は、カメラ部６９とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設され構成されている。尚、この構成例におけるカメラ部６９は、撮像用半導体装置２５が具える半田ボール２８が第１配線基板４６に直接実装されている。
【０１４６】
この構成例は、パッケージングされた撮像用半導体装置２５のうち光透過部であるガラス板１７が、半田ボール２８が形成された面とは反対側の面側に形成された構造、すなわちフェイスアップ構造となっている。
【０１４７】
続いて、図１４（Ａ）及び図１４（Ｂ）を参照して、この発明に係る撮像用半導体装置２５について以下詳細に説明する。
【０１４８】
撮像用半導体装置２５が具える第１半導体チップ１２は、第１の実施の形態と同様に、第１主表面としての主表面１２ａに、その受光面が露出されるようにセンサ部１４が配設されている。また、第１の実施の形態と同様に、センサ部１４の受光面１４ａを覆うような位置に、エポキシ樹脂等の光透過性の接着剤（不図示）によってガラス板１７がその裏面１７ｂを固定されている。また、第１半導体チップ１２の主表面１２ａ上には、第１パッド１６が当該主表面１２ａの外周に沿って所定間隔毎に配置されている。
【０１４９】
そして、この構成例での第１半導体チップ１２は、半導体チップ搭載部の第３主表面としての搭載面３３ａ上に載置されて固定されている。この半導体チップ搭載部として基板３３を用いる。
【０１５０】
また、基板３３には、当該基板の表裏間を導通するための導体部（銅めっき層）３９を有するスルーホール３８が形成されている。そして、当該導体部３９のうち第１平坦面側の端部には、銅箔による第１ランド４２が形成されている。導体部３９は、配線層２４と第１ランド４２を介して電気的に接続されている。 また、導体部３９のうち第４主表面３３ｉ側の端部には、第１配線基板４６に実装するための半田ボール２８が形成されている。尚、基板３３としては、片面基板、両面基板及び多層基板のいずれかとして、例えば、シリコン（Ｓｉ）基板、セラミック基板及び金属ベース基板等のいずれかの無機系材料基板、或いは、ガラスエポキシ基板及びポリイミド基板等のいずれかの有機系材料基板を用いることができる。
【０１５１】
より詳細には、基板の搭載面３３ａ上に、当該搭載面３３ａよりも小さな外形寸法を有する第１半導体チップ１２が載置され固定されている。第３主表面である搭載面３３ａのうち、第１半導体チップ１２が実際に載置される、すなわち第１主表面１２ａと対向する第２主表面である裏面１２ｃと対面する第１の領域部分を、載置面３３ｂとする。
【０１５２】
さらに、この構成例における第１半導体チップ１２の４つの側壁１２ｘは、第２の実施の形態と同様に、傾斜壁となっている。すなわち、この傾斜壁１２ｘの側壁面（傾斜側壁面）１２ｂは、載置面３３ｂに対して鋭角θ（０°＜θ＜９０°）で交差している。また、第１半導体チップ１２の第２主表面としての裏面１２ｃ及び載置面３３ｂ間は、ダイスボンド剤等の接着剤（不図示）によって固定されている。また、以下の説明において、第３主表面である搭載面３３ａのうち、第１半導体チップ１２が載置された第１の領域３３ｂ以外の領域であって、第１の領域３３ｂを囲んでいる第２の領域を不載置面３３ｃと称する。
【０１５３】
また、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面３３ｃには、第１半導体チップ１２の主表面１２ａ上の第１パッド１６の頂面と第１ランド４２の頂面とを露出させるように、エポキシ樹脂からなる絶縁膜１８が形成されている。尚、絶縁膜１８が、ポリイミド膜等の光透過性でない膜である場合は、第１パッド１６の頂面のほかにセンサ部１４の頂面も露出するような開口が形成されている構成とする。
【０１５４】
そして、この構成例における配線層２４は、その一端は第１パッド１６に接続されており、かつ第１パッド１６から第１半導体チップ１２の側壁面１２ｂ及び不載置面３３ｃ上を沿うように、第１半導体チップ１２の主表面１２ａと不載置面３３ｃとの間の高低差（段差）に応じてその切断面が屈曲するように延在している。そして、配線層２４は、第１パッド１６の接続先であるとして割り当てられている第１ランド４２に接続されている。
【０１５５】
すなわち、第１パッド１６は、当該第１パッド１６に対応する半田ボール２８と、配線層２４及び導体部３９を順次に介して電気的に個別に接続される構成である。
【０１５６】
また、第１半導体チップ１２の主表面１２ａ側には、ガラス板１７の上面１７ａを露出させるように、エポキシ樹脂等による封止層３０が形成されている。
【０１５７】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４と、第１ランド４２と、導体部３９とを介して半田ボール２８へ至る経路に伝送される。
【０１５８】
続いて、図１５及び図１６を参照して、この撮像用半導体装置２５の製造方法につき以下説明する。
【０１５９】
先ず、側壁面形成工程として、第１パッド１６が形成された第１主表面１２ａと、該第１主表面１２ａと対向しかつ第１主表面１２ａよりも大面積を有する第２主表面１２ｃとを有する第１半導体チップ１２に、第１主表面１２ａと第２主表面１２ｃとを接続する側壁面１２ｂを形成する。こうして、第１主表面１２ａよりも第２主表面１２ｃの面積が大きい、メサ型の第１半導体チップを得る。
【０１６０】
ここでは、第２の実施の形態で既に説明したように、側壁面形成工程を行えば良く（図６（Ｂ）参照）、その詳細な説明は割愛する。
【０１６１】
次に、搭載工程として、側壁面１２ｂが形成された第１半導体チップ１２の各々を、第１の領域３３ｂとこの第１の領域３３ｂを囲む第２の領域３３ｃとを有する第３主表面３３ａと、この第３主表面３３ａと対向する第４主表面３３ｉとを有する半導体チップ搭載部３３の、第１の領域３３ｂ上に所定間隔で搭載する。
【０１６２】
図１５（Ａ）に示すように、個片化した第１半導体チップ１２の各々を、所定位置にスルーホール３８と露出された第１ランド４２とが形成された共通基板３３の搭載面３３ａのうち、第１の領域である載置面３３ｂに所定間隔で載置する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面３３ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。尚、基板３３が具えるスルーホール３８（貫通部）は、例えば、当該基板３３にドリル等によって貫通孔を形成した後、めっき法等により当該貫通孔の内壁に導体部となる銅めっき層３９を形成することによって得られる。
【０１６３】
次に、配線層形成工程として、第１パッド１６の各々に一端が接続されるとともに、第１パッド１６から、第１主表面１２ａ及び側壁傾斜面１２ｂに沿って、第１半導体チップ１２の搭載面３３ａのうち、第１半導体チップ１２の周辺の不載置面３３ｃの上側へと延在する配線層（再配線層）２４を形成する。
【０１６４】
図１５（Ｂ）に示すように、先ず、第１半導体チップ１２の主表面１２ａ、傾斜側壁面１２ｂ及び不載置面３３ｃに亘って、第１パッド１６の頂面及び第１ランド４２の頂面４２ａを露出させるように、エポキシ樹脂膜からなる絶縁膜１８を形成する。
【０１６５】
このとき、絶縁膜１８の下地面を構成する第１半導体チップ１２の主表面１２ａと不載置面３３ｃとの間には高低差（段差）があるため、絶縁膜１８はこの段差に対応して形成される。
【０１６６】
続いて、銅からなる配線層２４を、第１パッド１６の各々にその一端が接続されるように、かつ絶縁膜１８上を傾斜壁（側壁）１２ｘの傾斜側壁面１２ｂからから不載置面３３ｃに亘って、上述した第１主表面１２ａと不載置面３３ｃとの間の高低差に応じてその切断面が屈曲して延在するとともに、その他端が第１ランド４２に接続されるように、ホトリソグラフィー工程及びスパッタ等によってパターニング形成する。
【０１６７】
次に、光透過部形成工程として、受光素子部であるセンサ部１４の受光面１４ａを覆うような位置に、当該センサ部１４への入射光を透過する位置に光透過部である平行平板状のガラス板１７を形成する。
【０１６８】
図１５（Ｃ）に示すように、それぞれのセンサ部１４の受光面１４ａ全体を覆うような位置に、光透過部であるガラス板１７を、その裏面１７ｂ側にエポキシ樹脂等の接着剤（不図示）を用いて固定（固着）する。尚、このガラス板１７の上面は、透過性を向上させるための鏡面加工が施されてある。
【０１６９】
次に、外部端子形成工程として、搭載部３３の表裏間を導通する導体部３９を介して、配線層２４と電気的に接続された外部端子２８を形成する。
【０１７０】
図１６に示すように、先ず、有機樹脂（エポキシ樹脂等）からなる封止材を、ガラス板１７の表面が露出する高さ（ガラス板１７の上面高さ）となるように、ポッティング或いは印刷法によって塗布した後、硬化させて封止層３０を形成する。然る後、ガラス板１７の表面が露出している基板３３を裏返して、露出している導体部３９の頂面上に、第１配線基板４６への接続用バンプである半田ボール２８をリフロー形成する。
【０１７１】
その後、通常のスクライビング用の、後続回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）２５毎に切り出す（図１４（Ｂ）参照）。
【０１７２】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待できる。
【０１７３】
さらに、この実施の形態では、フェイスダウン構造のように、パッケージングを取り付けるための第２配線基板を用いなくても良い。よって、カメラ部の構造を単純化できるので、製品コストの低減を図ることができる。
【０１７４】
＜第７の実施の形態＞
図１７及び図１８を参照して、この発明の第７の実施の形態に係る半導体装置６５及びその製造方法につき説明する。
【０１７５】
この実施の形態の撮像用半導体装置６５は、光透過部であるガラス板１７が、センサ部の上方のみならず搭載部である基板３３全面を覆うように形成されている点が第６の実施の形態との主な相違点である。
【０１７６】
この構成例は、第６の実施の形態と同様にフェイスアップ構造であるため、光透過部であるガラス板を設置するに当たり、フェイスダウン構造のようにポスト部や半田ボール等による配置の制約を受けない。
【０１７７】
よって、ガラス板１７が、半導体チップ１２の主表面１２ａ上に設けられた配線層２４の一部も覆うように設けられていても良く、また、ガラス板１７が半導体チップ１２をオーバーハングして設けられていても良く、また、基板３３を全て覆うような位置、すなわち、半導体装置（パッケージ）の表層全体に形成されるような位置に設けられていても良い。また、こうした構造とすることには、ガラス板１７をセンサ部１４の受光面１４ａを覆う位置に配置する際のマージンを確保できるので、半導体装置の信頼性の向上を図る観点からも好ましい。
【０１７８】
そこで、図１７に示すように、この実施の形態では、例えば、ガラス板１７が基板３３を全て覆うような位置に形成された構成とする。
【０１７９】
また、この実施の形態の半導体装置６５の製造方法は、第６の実施の形態と同様に配線層形成工程までを行う（図１５（Ｂ）参照）。
【０１８０】
その後、封止材塗布工程として、第１半導体チップ１２が埋め込まれるように、第１半導体チップ１２の主表面１２ａ及び不載置面３３ｃ上に光透過性の封止材としてのエポキシ樹脂をスピン塗布する（図１８（Ａ））。
【０１８１】
そして、この構成例では、光透過部形成工程を、塗布した封止材をキュアリング等によって硬化させ封止層３０とする前に行う。
【０１８２】
そこで、この構成例では、搭載面３３ａ上の複数の第１半導体チップ１２の各センサ部１４に対応するガラス板１７が連続してなる、光透過部連続体としての大型の平行板状のガラス２３を用いる。
【０１８３】
そして、このガラス板２３を、基板３３の搭載面３３ａと対向配置させて、複数のセンサ部１４に対する個々のガラス板１７を一括形成する（図１８（Ｂ））。
【０１８４】
こうすることにより、搭載面３３ａ上のすべての半導体チップ１２に対する個々のガラス板１７を一括形成できるのはもとより、封止層３０として形成したエポキシ樹脂をガラス板１７を固定するための接着剤としても兼用することができる。
【０１８５】
その後、第６の実施の形態と同様に外部端子形成工程を行い、半導体装置６５を得る（図１７参照）。
【０１８６】
上述した説明から明らかなように、この実施の形態では、第６の実施の形態と同様の効果を期待することができる。
【０１８７】
さらに、この実施の形態では、第６の実施の形態のように、各半導体チップ１２毎にガラス板１７を個別に形成せずに済むため、第６の実施の形態よりも製造工程の簡略化を図ることができる。
【０１８８】
よって、第６の実施の形態よりも半導体装置の製品コストを低減できるため、量産性の向上を図ることができる。
【０１８９】
＜第８の実施の形態＞
図１９及び図２０を参照して、この発明の第８の実施の形態に係る半導体装置及びその製造方法につき説明する。
【０１９０】
この実施の形態の撮像用半導体装置７５は、光透過部１７が、搭載部３３の膨張係数よりも大きな膨張係数を有する光透過性膜を接着層３０ａとして受光素子部１４の露出面である受光面１４ａを覆う位置に固定されているとき、第１半導体チップ１２を埋め込んで封止する封止層３０のうち不載置面に接する部分には、光透過性膜の膨張係数よりも小さな膨張係数を有する封止材からなる封止層３０ｂが形成されている点が第７の実施の形態との主な相違点である。
【０１９１】
一般に、光透過性であるエポキシ樹脂等の光透過性材料の線膨張係数は大きいことが知られている。
【０１９２】
その結果、エポキシ樹脂のみで封止層３０が形成された半導体装置（第７の実施の形態を参照。）の場合には、当該封止層３０と搭載部である基板３３との間の熱膨張係数の違いに起因してパッケージに反りが発生し、信頼性の低下を引き起こす場合がある。
【０１９３】
そこで、封止層３０のうち、少なくともセンサ部１４とガラス板１７との間の接着剤を兼ねる封止層３０ａをエポキシ樹脂等の光透過性の層とする一方で、その他の封止層部分の少なくとも一部を、当該反りを低減させるような線膨張係数を有する封止材からなる層３０ｂとする。
【０１９４】
そこで、図１９に示すように、撮像用半導体装置７５の封止層３０のうち、第１半導体チップ１２の主表面１２ａ上の絶縁膜１８の高さに至るまでの封止層３０ｂを、当該絶縁膜１８より上側の第１半導体チップ１２が埋め込まれる高さに亘って塗布されている光透過性の層３０ａよりも小さな膨張係数（ここでは、線膨張係数）を有するものとする。
【０１９５】
これにより、封止層３０と基板３３との膨張係数の違いに起因して発生するパッケージの不所望な反りを、抑制することができる。
【０１９６】
また、この実施の形態の半導体装置７５の製造方法は、第７の実施の形態と同様に配線層形成工程までを行う。
【０１９７】
その後、第７の実施の形態と同様に封止材塗布工程を行うが、この実施の形態では、先ず、フィラー含有のエポキシ樹脂（線膨張係数：０．８〜１．５×１０−５／℃）３０ｂを第１半導体チップ１２の主表面１２ａ上の絶縁膜１８の高さに至るまで、ポッティング或いは印刷法によって塗布する（図２０（Ａ））。
【０１９８】
続いて、絶縁膜１８より上側の第１半導体チップ１２が埋め込まれる高さにまで、エポキシ樹脂（線膨張係数：４〜７×１０−５／℃）３０ａをスピン塗布、ポッティング或いは印刷法等によって形成する。（図２０（Ｂ））。尚、さらに、各封止材の弾性率を考慮して、封止層３０ａと３０ｂとの組み合わせを調整すれば、より一層反りの発生を低減することができる。
【０１９９】
そして、封止材塗布工程後、この封止材をキュアリング等によって硬化させ封止層３０とする前に光透過部形成工程を行う（図２０（Ｃ））。
【０２００】
その後、第７の実施の形態と同様に外部端子形成工程を行い、半導体装置７５を得る（図１９参照）。
【０２０１】
上述した説明から明らかなように、この実施の形態では、第７の実施の形態と同様の効果を期待できる。
【０２０２】
さらに、この実施の形態では、封止層と搭載部である基板との間の熱膨張係数の違いに起因して発生するパッケージの反りを低減できるので、信頼性の低下を効果的に抑制できる。
【０２０３】
＜第９の実施の形態＞
図２１及び図２２を参照して、この発明の第９の実施の形態に係る半導体装置８５及びその製造方法につき説明する。
【０２０４】
この実施の形態の撮像用半導体装置８５は、第１半導体チップ１２の第１主表面１２ａ上の第１パッド１６に接続された配線層によって形成される凸設部に対応するように、光透過部１７のうち受光素子部１４の露出面と対向する側の面には凹部が形成されている点が第７の実施の形態との主な相違点である。
【０２０５】
ガラス板１７をセンサ部１４の露出面、従って受光面１４ａを覆う位置に固定するのに用いるエポキシ樹脂等の接着剤（不図示）の膜厚は、当該センサ部１４への入射光の透過率を損なわないためにも薄い方が望ましい。
【０２０６】
そこで、図２１に示すように、ガラス板１７を、既に図８を参照して説明したガラス連続体９１と同様に、受光面１４ａと対向する複数の凸部１７ｘと、この凸部１７ｘの周囲に設けられた凹部１７ｙとを具えた形態とする。但し、この場合には、ポスト部は、基板３３のガラス板１７側には設けられてはいないので、凸部１７ｘの突出高さは、ガラス連続体９１の凸設部９１ａの高さよりも低い。すなわち、この構成例では、ガラス板１７のうちセンサ部１４の受光面１４ａと対向する側の面に、第１主表面１２ａ上の第１パッド１６に接続された配線層２４によって、第１半導体チップ１２の上面１２ａに形成された凸設部に対応するような凹部（溝部）１７ｙが形成されている。この凹部１７ｙにより、ガラス板１７は、配線層２４との接触が回避される。
【０２０７】
これにより、ガラス板１７とセンサ部１４との間の接着剤の膜厚を、第７の実施の形態の場合よりも薄くすることができ、よって、透過率の向上を図ることができる。
【０２０８】
また、この実施の形態の半導体装置８５を製造するに当たり、先ず、光透過部連続体としての凹状ガラス４１を、第７の実施の形態で使用したのと同様な大型の板状のガラス板２３のうち、搭載面３３ａと対向させる面に、第１主表面１２ａの上側に凸設されている配線層２４に対応する凹部（溝部）を、エッチング等によって形成しておく。
【０２０９】
そして、第７の実施の形態と同様に配線層形成工程及び封止材塗布工程までを行う（図１８（Ａ）参照）。
【０２１０】
その後、封止材をキュアリング等によって硬化させる前に、光透過部形成工程として、先に説明した形状の凹状ガラス４１を、当該凹状ガラス４１の凸部が各センサ部１４を覆うような位置に配置して固定する（図２２）。
【０２１１】
その後、第７の実施の形態と同様に外部端子形成工程を行い、半導体装置８５を得る（図２１参照）。
【０２１２】
上述した説明から明らかなように、この実施の形態では、第７の実施の形態と同様の効果を期待できる。
【０２１３】
さらに、この実施の形態では、センサ部とガラスとの間の接着剤の膜厚を第７の実施の形態よりも薄くでき、よって、透過率の向上を期待できる。
【０２１４】
＜第１０の実施の形態＞
図２３から図２５を参照して、この発明の第１０の実施の形態に係る半導体装置６１及びその製造方法につき説明する。
【０２１５】
この実施の形態では、第６の実施の形態と同様にフェイスアップ構造ではあるが、半導体チップ搭載部を回路素子を具える第２半導体チップ６４とし、かつ当該第２半導体チップ６４を配線層２４と電気的に接続させている点が第６の実施の形態との主な相違点である。
【０２１６】
図２３は、この実施の形態のカメラシステム９３の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図２４（Ａ）は、この実施の形態のカメラシステム９３のうちカメラ部９２を構成する撮像用半導体装置６１を概略的に示す平面図である。また、図２４（Ｂ）は、図２４（Ａ）とは必ずしも対応しないが、撮像用半導体装置６１の各構成要素の接続及び配置の様子を説明するためにそれらの接続及び配置関係を変更して概略的に示した断面図である。
【０２１７】
図２３に示すように、この実施の形態のカメラシステム９３は、カメラ部９２のみが第１配線基板４６上に配設され構成されている。すなわち、ここでは、ＤＳＰ等の画像処理装置を配置するためのスペースが設けられていない。
【０２１８】
続いて、図２４（Ａ）及び図２４（Ｂ）を参照して、この発明に係る撮像用半導体装置６１について以下詳細に説明する。
【０２１９】
第１半導体チップ１２は、搭載部である第２半導体チップ６４上に載置され固定されている。そして、この第２半導体チップ６４の主表面である搭載面６４ａ上には、アルミニウムからなる第３パッド６６が、第２半導体チップ６４上に所定間隔毎に配置されている。そして、第２半導体チップ６４は、この第３パッド６６を介して配線層２４と電気的に接続された構成である。尚、第３パッド６６の配置個数と位置はこれに限定されない。
【０２２０】
そして、ここでの第２半導体チップを、例えばＤＳＰ６４する。これにより、撮像用半導体装置６１は、ＤＳＰ６４の載置面６４ｂ上に、第１半導体チップ１２が積層されたパッケージ積層（スタック）型のＭＣＰとなる。
【０２２１】
その結果、高実装度が実現された半導体装置となるため、第１配線基板４６上にＤＳＰ６４を実装するためのスペースを確保する必要がなく、よって、従来よりもカメラシステム９３自体の小型化を実現できる。
【０２２２】
また、ＤＳＰ６４には、当該ＤＳＰ６４の表裏間を導通するための導体部（銅めっき層）６８を有するスルーホール６７が形成されている。そして、当該導体部６８のうち第１平坦面側の端部には、銅箔による第２ランド９４が形成されている。こうして、導体部６８は、配線層２４と第２ランド９４を介して電気的に接続されている。また、導体部６８のうち第２平坦面側の端部には、第１配線基板４６に実装するための半田ボール２８が形成されている。尚、スルーホール６７の配置個数と位置はこれに限定されない。また、外部端子である半田ボール２８の位置についても導体部６８の第４主表面６４ｉ側の端部に限らず、ここから配線をさらに延在させ所定位置に設けられたランド上に半田ボールを形成しても良い。
【０２２３】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４と、第２ランド９４と、導体部６８とを介して半田ボール２８へ至る経路、及び、第１パッド１６から配線層２４と、第３パッド６６とを介して第２半導体チップ６４へ至る経路の双方またはいずれか一方の経路を経て伝送される。
【０２２４】
続いて、図２５を参照して、この半導体装置６１の製造方法につき、以下説明する。
【０２２５】
先ず、第６の実施の形態と同様に、側壁面形成工程を行う。
【０２２６】
その後、搭載工程では、個片化された第１半導体チップ１２の各々を、第２半導体チップであるＤＳＰ６４の第３主表面である搭載面６４ａのうち、第１の領域としての載置面６４ｂに所定間隔で載置する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面６４ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する（図２５（Ａ））。尚、ＤＳＰ６４が具えるスルーホール６７は、例えば、スルーホール形成予定領域に対してドライエッチングによって貫通孔を形成し、この貫通孔をシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）で内壁絶縁した後に、この貫通孔に銅等を充填して形成することができる。
【０２２７】
続いて、配線層形成工程では、第１パッド１６の頂面、第３パッド６６の頂面及び第２ランド９４の頂面を露出させるように、エポキシ樹脂からなる絶縁膜１８を形成する。
【０２２８】
絶縁膜１８を形成した後、第６の実施の形態と同様に、側壁面１２ｂから不載置面６４ｃに亘って配線層２４を形成するが、このとき、配線層２４の他端が、それぞれ接続関係が指定された第３パッド６６又は第２ランド９４と接続されるように形成する。
【０２２９】
その後、第６の実施の形態と同様に外部端子形成工程を行い、半導体装置６１を得る（図２４（Ｂ））。尚、ここでは第６の実施の形態で説明した製造方法を例に挙げて説明したが、これに限定されず、第７〜第９の実施の形態で説明した方法を適宜適用できる。
【０２３０】
上述した説明から明らかなように、この実施の形態では、第７の実施の形態と同様の効果を期待できる。
【０２３１】
さらに、この実施の形態では、パッケージ積層（スタック）型のＭＣＰ構造の半導体装置とすることができるので、従来よりも小型化されたカメラシステムを実現することができる。
【０２３２】
＜第１１の実施の形態＞
図２６から図２９を参照して、この発明の第１１の実施の形態に係る半導体装置１５０につき説明する。
【０２３３】
図２６は、この実施の形態のカメラシステム１７０の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図２７（Ａ）は、この実施の形態のカメラシステム１７０のうちカメラ部１６０を構成する撮像用半導体装置１５０を概略的に示す平面図である。また、図２７（Ｂ）は、図２７（Ａ）とは必ずしも対応しないが、撮像用半導体装置１５０の各構成要素の接続及び配置の様子を説明するためにそれらの接続及び配置関係を変更して概略的に示した断面図である。
【０２３４】
図２６に示すように、この実施の形態のカメラシステム１７０は、カメラ部１６０とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設され構成されている。
【０２３５】
この構成例は、第１の実施の形態と同様のフェイスダウン構造ではあるが、撮像用半導体装置１５０の構成が異なっている点で相違している。
【０２３６】
続いて、図２７（Ａ）及び２７（Ｂ）を参照して、この発明に係る撮像用半導体装置１５０について以下詳細に説明する。
【０２３７】
撮像用半導体装置１５０が具える第１半導体チップ１０４は、第１の実施の形態と同様に、第１主表面としての主表面１０４ａに、受光面が露出されるようにセンサ部１４が配設されている。そして、このセンサ部１４の受光面１４ａはガラス板１７によって覆われている。尚、センサ部１４とガラス板１７との間は、第１の実施の形態と同様に、エポキシ樹脂等の光透過性の接着剤（不図示）によって固定されている。
【０２３８】
また、第１半導体チップ１０４の主表面１０４ａ上には、第１パッド１６が主表面１２ａの外周に沿って所定間隔毎に配置されている。
【０２３９】
そして、この構成例での第１半導体チップ１０４は、支持部である基板１０３のうち第１半導体チップ１０４の搭載面１０３ｅ上に、載置され固定されている。この搭載面１０３ｅのうち、実際に第１半導体チップ１０４が載置されている領域を載置面１０３ｆとし、それ以外の領域を不載置面１０３ｇとする。
【０２４０】
この構成例での第１半導体チップ１０４は、基板１０３側の第２主表面である裏面１０４ｄと、裏面１０４ｄと反対側の第１主表面である主表面１０４ａと、この主表面１０４ａの周縁に接続する傾斜側壁面１０４ｂと、この傾斜側壁面１０４ｂと連続形成されている基板１０３の搭載面１０３ｅに垂直な垂直壁面１０４ｃとを有している。
【０２４１】
この傾斜側壁面１０４ｂは、第１半導体チップの主表面１０４ａと直交する壁面との稜部を斜めに面取りして形成され、その残部が垂直壁面１０４ｃである。
【０２４２】
また、第１半導体チップの裏面１０４ｄ及び基板の載置面１０３ｆ間は、ダイスボンド剤等（不図示）によって固定（固着）されている。また、この構成例の支持部としての基板１０３には、既に説明した種々の基板を使用可能であるが、支持部としての機能を果たすものであれば良い。
【０２４３】
さらに、基板の不載置面１０３ｇには、半導体チップ１０４の側壁を包囲するとともに傾斜側壁面１０４ｂの一部を少なくとも露出させるように、例えば、第１半導体チップ１０４の側壁１０４ｘのうち、傾斜側壁面１０４ｂに至る高さで当該第１半導体チップ１０４を取り囲む、第３主表面１０７ｊと該第３主表面１０７ｊと対向する第４主表面１０７ｋとを具える感光性樹脂（感光性ポリイミド等）からなる枠状部１０７が設けられている。
【０２４４】
また、第１半導体チップ１０４の主表面１０４ａ、傾斜側壁面１０４ｂ及び不載置面１０３ｇの上側には、第１半導体チップ１０４の主表面１０４ａ上の第１パッド１６の頂面を露出させるように、絶縁膜１８が設けられている。また、第１パッド１６は、第２配線基板５３に実装するための半田ボール２８と、専用の配線層２４を介して電気的に個別に接続されている。
【０２４５】
より詳細には、この構成例における配線層２４は、その一端は第１パッド１６に接続されるとともに、第１半導体チップ１０４の傾斜側壁面１０４ｂ上及び枠状部１０７の第３主表面１０７ｊ上を沿うように、主表面１０４ａと枠状部１０７の第３主表面１０７ｊとの間の高低差に応じてその切断面が屈曲するように延在している。
【０２４６】
この配線層２４の延在部分は、当該第１パッド１６と電気的な接続が指定されている半田ボール２８と、ポスト部２６を介して、電気的に接続されている。
【０２４７】
また、第１半導体チップ１０４及び枠状部１０７の上側には、絶縁膜１８及び配線層２４等を覆うように、かつポスト部２０の頂面及びガラス板１７の上面を露出させるように、エポキシ樹脂等による封止層３０が形成されている。この封止層３０の上面は平坦面とする。そして、このポスト部２６上に、第２配線基板５３への接続用の外部端子となる半田ボール２８が形成されている。
【０２４８】
また、この構成例での第１半導体チップ１０４からの出力信号は、各第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路に伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【０２４９】
続いて、図２８及び図２９を参照して、この半導体装置１５０の製造方法につき以下説明する。
【０２５０】
先ず、傾斜側壁面形成工程として、第１パッド１６が形成された第１主表面１０４ａ、第１主表面１０４ａと対向する第２主表面１０４ｄ、及び第１及び第２主表面間（１０４ａ、１０４ｄ）を接続している側壁面を有する第１半導体チップのうち第１主表面１０４ａと側壁面との稜部の面取りを行って、傾斜側壁面１０４ｂを有し、かつ第１主表面１０４ａよりも第２主表面１０４ｄの面積が大きいメサ型の第１半導体チップ１０４を得る。
【０２５１】
そのため、図２８（Ａ）に示すように、先ず、個片化前の第１半導体チップ１０４’を複数個具える半導体ウェハ８１を用意する。
【０２５２】
個片化前の第１半導体チップ１０４’には、その主表面１０４ａ上に第１パッド１６が所定間隔で形成されている。このウェハ８１の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ４３で接着して固定する。尚、図中には便宜上約２個の個片化前の第１半導体チップ１０４’が図示されているが、これに限定されるものではない。また、半導体ウェハ８１のうち隣接する前駆第１半導体チップ１０４’間には、不図示のスクライブライン（不図示）が形成されている。
【０２５３】
続いて、図２８（Ｂ）に示すように、高速回転するブレード（切削工具）７９等によって、各前駆第１半導体チップ１０４’の稜部の面取りを行う。このとき使用するブレードの刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜φ＜９０°程度）を有する。このとき、Ｖ字型に切削された溝８９の形成に伴い、前駆第１半導体チップ１０４’に傾斜側壁面１０４ｂが形成される。そして、この傾斜側壁面１０４ｂを形成した後、スクライビング用の、通常のブレード７９等によって個々の第１半導体チップ１０４毎に個片化、すなわち、分離する。
【０２５４】
次に、枠状部形成工程として、第１半導体チップ１０４を、傾斜側壁面１０４ｂの一部を少なくとも露出するように、嵌め込みできる開口部を有する枠状部１０７を支持部１０３上に形成する。
【０２５５】
すなわち、支持部である基板１０３上に枠状部１０７を形成するが、このとき、後述するように後工程においてその枠の内側に第１半導体チップ１０４を、その側壁を包囲するとともに傾斜側壁面１０４ｂの一部を少なくとも露出させるように、収容する。
【０２５６】
すなわち、図２８（Ｃ）に示すように、共通の基板１０３上に、枠状部１０７を構成する感光性樹脂材をスピン塗布した後、例えば、ホトリソグラフィ工程及びキュアリング処理により第３主表面１０７ｊ及び第４主表面１０７ｋを有する枠状部１０７を形成する。尚、枠状部１０７の形成には、この他にも高精度印刷方式等を適用することができる。基板の搭載面１０３ｅのうち、この枠状部１０７で囲まれた基板１０３の露出表面が載置面１０３ｆである。
【０２５７】
次に、搭載工程として、第１半導体チップ１０４を開口部内にはめ込んで支持部１０３上に搭載する。そのため、この第１半導体チップ１０４は、この枠状部１０７に、実質的に隙間なく嵌め込まれる大きさとなっている。
【０２５８】
図２９（Ａ）に示すように、個片化した第１半導体チップ１０４の各々を、共通基板１０３上の所定位置、ここでは載置面１０３ｆに載置する。この載置面１０３ｆに第１半導体チップ１０４を載置すると、第１半導体チップ１０４の側壁が枠状部１０７によって包囲される。このとき、第１半導体チップ１０４の裏面１０４ｄと載置面１０３ｆとの間を、例えば、ダイスボンド剤等（不図示）によって固定する。尚、この構成例では、枠状部１０７を構成する感光性樹脂を完全に硬化させる前（例えば、予備硬化時等）に第１半導体チップ１０４を載置面１０３ｆ上に載置することにより、第１半導体チップ１０４及び感光性樹脂１０７間の密着性をさらに向上させることができる。その結果、第１半導体チップ１０４及び感光性樹脂１０７間の隙間（ボイド）の発生を抑制でき、耐湿性に優れた界面を形成できる。
【０２５９】
次に、配線層形成工程として、第１パッド１６に一端が電気的に接続されるとともに、該第１パッド１６から、第１主表面１０４ａ及び傾斜側壁面１０４ｂに沿って、枠状部１０７の第１平坦面である主表面１０７ｊの上側へと延在する配線層２４を形成する。
【０２６０】
そこで、図２９（Ｂ）に示すように、先ず、第１半導体チップ１０４の主表面１０４ａ及び傾斜側壁面１０４ｂと枠状部１０７の主表面１０７ｊとに亘って、第１パッド１６の頂面を露出させるように、エポキシ樹脂からなる絶縁膜１８を形成する。
【０２６１】
絶縁膜１８の下地面を構成する第１半導体チップ１０４の主表面１０４ａと枠状部１０７の表面との間には高低差（段差）があるため、絶縁膜はこの段差に対応して形成される。
【０２６２】
続いて、銅からなる配線層２４を、第１パッド１６にその一端が接続されるように、かつ絶縁膜１８上を傾斜側壁面１０４ｂから枠状部１０７の主表面１０７ｊ上に亘って、上述した主表面１０４ａと枠状部１０７の第３主表面１０７ｊとの間の高低差に応じてその切断面が屈曲して延在するように、ホトリソグラフィー工程及びスパッタ等によってパターニング形成する。
【０２６３】
このとき、配線層２４のうち、主表面１０４ａと傾斜側壁面１０４ｂとの境界上、及び傾斜側壁面１０４ｂと第３主表面との境界上に位置する部分（図中ｚで囲まれた部分）の、配線層２４の延在方向と実質直交する方向（図示の紙面と直交する方向）に有する幅を、配線層２４の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。
【０２６４】
その結果、衝撃や応力の集中に弱いこうした境界上の配線層２４を補強することができる。
【０２６５】
次に、光透過部形成工程として、受光素子部であるセンサ部１４の受光面１４ａを覆うような位置に、当該センサ部１４への入射光を透過する位置に光透過部であるガラス板１７を形成する。
【０２６６】
図２９（Ｃ）に示すように、先ず、絶縁膜１８の表面に延在している配線層２４上に、銅からなるポスト部２６をホトリソグラフィー工程及びめっき等によって形成する。また、銅ポスト部２６を形成した後、熱酸化等によりポスト部２６の表面に薄い酸化膜を形成しても良い。この場合、ポスト部２６及び後述する封止層３０間の密着性が高まり両者界面からの水分侵入を抑制できるので、さらに信頼性が向上する。
【０２６７】
続いて、各センサ部１４の受光面１４ａの全体を覆うような位置に、光透過部であるガラス板１７をエポキシ樹脂等の接着剤（不図示）によってそれぞれ個別に固定（固着）する。このガラス板１７の上面１７ａは、透過性を向上させるための鏡面加工が施されてある。
【０２６８】
次に、外部端子形成工程として、配線層２４を介して第１パッド１６と電気的に接続される外部端子を形成する。
【０２６９】
図２９（Ｄ）に示すように、エポキシ樹脂等の封止材からなる封止層３０を、トランスファーモールド法や印刷法を用いてポスト部２６が隠れる程度に形成する。その後、ポスト部２６及び封止層３０がガラス板１７の上面と同一の高さになるように、グラインダー（研磨工具）等によってグラインド（研磨）する。この研磨によって、全てのポスト部２６頂面を露出させて外部端子（半田ボール）用の搭載面を形成する。尚、ポスト部２６を形成する際に、ポスト部２６のそれぞれを鉛直方向に同一高さに形成可能な場合は、フィルム成形法等によって外部端子用搭載面形成のための研磨工程を省略することも可能である。
【０２７０】
然る後、この露出する外部端子用の搭載面上に、第２配線基板５３への接続用の外部端子である半田ボール２８をリフロー形成する。尚、必要に応じて、外部端子搭載面と半田ボール２８との間にバリアメタル層等を形成しても良い。
【０２７１】
その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）１５０毎に切り出す（図２７（Ｂ）参照）。
【０２７２】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待することができる。
【０２７３】
さらに、この実施の形態では、第１半導体チップの側壁の一部に上述したような傾斜側壁面を設けたことにより、第１半導体チップの側壁のうち当該枠状部から露出する部分を傾斜側壁面とすれば良い。そのため、この実施の形態では、第１半導体チップの傾斜側壁面以外の側壁を、垂直壁（垂直端面）とすることができる。
【０２７４】
よって、第２の実施の形態のように、チップの裏面に至るダイシングにより傾斜した側壁面を形成する場合に比べて当該傾斜側壁面形成のためのダイシングの深さを浅くできるので、ウェハのダイシングラインの幅を縮めることができる。
【０２７５】
その結果、ウェハ１枚当たりのチップ収集数の向上を図ることができ、半導体装置の製品コストの上昇を抑制することができる。
【０２７６】
また、摩耗し易いＶ字型刃ブレードの使用量を低減できるので、第１の実施の形態に比べて、当該ブレードの寿命が長くなるうえに第１半導体チップ毎に個片化する際の切削時間を短縮できる。
【０２７７】
＜第１２の実施の形態＞
図３０を参照して、この発明の第１２の実施の形態に係る半導体装置１８０につき説明する。
【０２７８】
図３０に示すように、この実施の形態の半導体装置１８０には支持部である基板１０３が具備されていない点が、第１１の実施の形態との主な相違点である。
【０２７９】
また、この実施の形態の半導体装置１８０の製造方法は、第１１の実施の形態で説明した搭載工程を行うに当たり、支持部として、低接着な表面特性を有する基板（不図示）を用いる。尚、低接着性な表面特性を有する基板としては、例えば、光プラズマによるアッシング処理やＣＦ４プラズマ処理による疎水基の導入等が施された、硬化後のポリイミド膜等を使用することができる。
【０２８０】
そして、第１１の実施の形態と同様にして外部端子形成工程まで行った後、この実施の形態では、基板１０３をバキューム等によって剥離して除去する支持部除去工程を行って半導体装置１８０を得る。
【０２８１】
上述した説明から明らかように、この実施の形態では、第２の実施の形態と同様の効果を得ることができる。
【０２８２】
さらに、この実施の形態では、支持部である基板１０３を具備しない構成であるため、第１１の実施の形態よりも半導体装置の薄膜化を図ることができる。
【０２８３】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【０２８４】
例えば、上述した各実施の形態ではＢＧＡ型について説明したが、この発明をＬＧＡ型に任意好適に適用させても良い。
【０２８５】
【発明の効果】
上述した説明から明らかなように、この発明によれば、撮像用半導体装置として用いて好適な半導体装置を、従来よりも少ない工程数によって、かつ単純化された構造として得ることができる。
【０２８６】
その結果、半導体装置及び当該半導体装置を用いたカメラシステムの製造コストを従来よりも低減でき、生産性の向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図２】（Ａ）は、この発明の第１の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１の実施の形態の半導体装置の一部を示す概略断面図である。
【図３】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図４】この発明の第２の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図５】（Ａ）は、この発明の第２の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第２の実施の形態の半導体装置の一部を示す概略断面図である。
【図６】（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図７】（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図８】この発明の第３の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図９】（Ａ）〜（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１０】この発明の第５の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図１１】（Ａ）は、この発明の第５の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第５の実施の形態の半導体装置の一部を示す概略断面図である。
【図１２】（Ａ）及び（Ｂ）は、この発明の第５の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１３】この発明の第６の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図１４】（Ａ）は、この発明の第６の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第６の実施の形態の半導体装置の一部を示す概略断面図である。
【図１５】（Ａ）〜（Ｃ）は、この発明の第６の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１６】この発明の第６の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１７】この発明の第７の実施の形態の半導体装置を示す概略断面図である。
【図１８】（Ａ）及び（Ｂ）は、この発明の第７の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１９】この発明の第８の実施の形態の半導体装置を示す概略断面図である。
【図２０】（Ａ）〜（Ｃ）は、この発明の第８の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２１】この発明の第９の実施の形態の半導体装置を示す概略断面図である。
【図２２】この発明の第９の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２３】この発明の第１０の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図２４】（Ａ）は、この発明の第１０の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１０の実施の形態の半導体装置の一部を示す概略断面図である。
【図２５】（Ａ）及び（Ｂ）は、この発明の第１０の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２６】この発明の第１１の実施の形態の半導体装置を具えるカメラシステムを示す概略側面図である。
【図２７】（Ａ）は、この発明の第１１の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１１の実施の形態の半導体装置の一部を示す概略断面図である。
【図２８】（Ａ）〜（Ｃ）は、この発明の第１１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２９】（Ａ）〜（Ｄ）は、この発明の第１１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図３０】この発明の第１２の実施の形態の半導体装置を示す概略断面図である。
【符号の説明】
５、１２、１０４：第１半導体チップ
５ａ、１２ａ、１０４ａ：第１半導体チップの主表面（第１主表面）
１０、２５、６１、６５、７５、８５、９５、１５０、１８０：撮像用半導体装置（半導体装置）
１２ｂ：第１半導体チップの側壁面
１２ｃ：第１半導体チップの裏面（第２主表面）
１２ｘ：第１半導体チップの側壁
１２’、１０４’：個片化前の第１半導体チップ
１４：センサ部（受光素子部）
１４ａ：センサ部の受光面
１５、１５’：周辺回路部
１５ａ：周辺取り巻き領域
１６：第１パッド
１６ａ：第１パッドの頂面
１７：ガラス板（光透過部）
１７ａ：ガラス板の上面
１７ｂ：ガラス板の裏面
１７ｘ：ガラス連続体の凸部
１７ｙ：ガラス連続体の凹部（溝）
１８：絶縁膜
２３：板状ガラス（光透過部連続体）
２４：配線層（再配線層）
２６：ポスト部
２６ａ：ポスト部の頂面
２８：半田ボール（外部端子）
２９：板状ガラス（予備ガラス板）
３０、３０ａ、３０ｂ：封止層
３３、３４：基板（半導体チップ搭載部）
３３ａ、３４ａ：基板の搭載面（第３主表面）
３３ｂ、３４ｂ：基板の載置面
３３ｃ、３４ｃ：基板の不載置面
３３ｉ、３４ｉ；基板の裏面（第４主表面）
３５、４７、８１：半導体ウェハ
３８、６７：スルーホール（貫通孔）
３９、６８：導体部
４１：凹状ガラス（光透過部連続体）
４２：第１ランド
４２ａ：第１ランドの頂面
４３：ウェハ固定用テープ
４４：ブレード（Ｖ字型刃付き）
４５：ＤＳＰ（画像処理装置）
４６：第１配線基板（マザーボード）
５０、６９、７９、８０、９２、１６０：カメラ部
５１：レンズ
５３：第２配線基板
５５：カバー
５７：ピン
５９：溝
６２：第２パッド
６２ａ：第２パッドの頂面
６６：第３パッド
６４、７３：ＤＳＰ（第２半導体チップ（半導体チップ搭載部））
６４ａ、７３ａ：ＤＳＰの搭載面（第３主表面）
６４ｂ、７３ｂ：ＤＳＰの載置面
６４ｃ、７３ｃ：ＤＳＰの不載置面
６４ｉ、７３ｉ：ＤＳＰの裏面（第４主表面）
７１：第１構造体
７７：第２構造体（光透過部連続体）
７７ａ：第２構造体の凹部
７７ｂ：第２構造体の凸部
７９：ブレード（Ｖ字型刃無し）
８１、９３、１００、１２０、１４０、１７０：カメラシステム
８８’：前駆治具
８８：治具
９１：ガラス連続体（光透過部連続体）
９１ａ：ガラス連続体の凸部
９１ｂ：ガラス連続体の凹部（溝）
９４：第２ランド
１０３：基板（支持部）
１０３ｅ：基板の搭載面
１０３ｆ：基板の載置面
１０３ｇ：基板の不載置面
１０４ｂ：第１半導体チップの傾斜側壁面
１０４ｃ：第１半導体チップの垂直壁面
１０４ｄ：第１半導体チップの裏面（第２主表面）
１０４ｘ：第１半導体チップの側壁
１０７：感光性樹脂（枠状部）
１０７ｊ：感光性樹脂の主表面（第３主表面）
１０７ｋ：感光性樹脂の裏面（第４主表面）
【発明の属する技術分野】
この発明は、半導体装置、特に、カメラシステム（カメラユニット）の構成に用いて好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年の携帯電話やパソコン等の電子器機には、ＣＣＤイメージセンサやＣＭＯＳイメージセンサ等を具えるカメラシステム（カメラユニット）が搭載されているものがある。
【０００３】
このカメラシステムは、主に、カメラ部と、カメラ部が当該カメラ部への入射光に応答して発生する画像信号（信号電荷）を処理する画像処理装置（例えば、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｓｏｒ）等）と、画像処理装置で処理された画像信号に応じた画像を表示するディスプレイ装置等とによって構成されている。
【０００４】
カメラ部は、主に、配線基板（マザーボード）に実装される受光素子部を具える撮像用の半導体装置（以下、単に撮像用半導体装置と称する場合もある。）とレンズとによって構成されている。カメラ部では、撮像用半導体装置において受光素子部に入射されるレンズからの集光を信号電荷に変換した後、当該信号電荷を画像処理装置に出力する。
【０００５】
従来、上述した撮像用半導体装置は、金属細線（ワイヤ）を介して配線基板に実装されていた（ワイヤボンディング方式）。
【０００６】
しかしながら、こうしたワイヤボンディング方式は、ボンディング部分のインダクタンスが高くなることから、撮像用半導体装置内の回路とのインピーダンス整合が困難であった。
【０００７】
また、ワイヤのループによって撮像半導体装置の占有容積が大きくうえに、撮像用半導体装置自体の占有領域が広く解決すべき問題も多い。
【０００８】
そのため、近年では、撮像用半導体装置と基板配線とを、半田ボール等の外部端子によって結線する、ワイヤレスボンディング方式の研究が盛んに行われている。
【０００９】
現在、ワイヤレスボンディング方式を採用した構造として、ＷＣＳＰ（Ｗａｆｅｒｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている（例えば、特許文献１参照）。
【００１０】
ＷＣＳＰとは、半導体チップの外形寸法とほぼ同じ外形寸法でパッケージされたＣＳＰのうち、特に、製造コストの低減化の目的からウェハ状態で外部端子形成工程までを完了させた後、個片化したものをいう。
【００１１】
このＷＣＳＰは、半導体チップと電気的に接続される外部端子とを再配線層によって所望位置に再配置できることから、配線設計の自由度が向上する利点を有する。また、ＷＢ方式に比べて当該信号の減衰を抑制でき、かつ当該信号線の特性インピーダンスと半導体チップのインピーダンスとの整合が容易に図れるため、優れた高周波特性を有する。
【００１２】
また、近年の電子機器の小型化の傾向に伴い、高密度実装された半導体装置の技術開発も進められている。
【００１３】
そこで、高密度実装を実現するために、１つのパッケージ内に複数のチップを平面的に配置または半導体チップの厚み方向に積層（スタック）させた、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）が提案されている。
【００１４】
【特許文献１】
特表２００２−２４３６号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、ＷＣＳＰ構造が採用された従来の撮像用半導体装置（特許文献１参照）は、半導体チップと外部端子とを電気的に接続する再配線層がコの字状に複雑に屈曲された形状を呈している。
【００１６】
その結果、装置構造自体ならびに製造工程が複雑となるため、これまで半導体装置の高コスト化が懸念されていた。
【００１７】
そこで、この発明の目的は、その有意性から今後さらにその適用範囲の拡大が切望されるＷＣＳＰ構造及びその製造プロセスに基づいて、従来よりも少ない工程数によって製造でき、かつ従来よりも単純化された構造の半導体装置、及び従来よりも小型化が実現されたカメラシステムを提供することにある。
【００１８】
【課題を解決するための手段】
そこで、この発明の半導体装置は、下記のような構成上の特徴を有する。
【００１９】
すなわち、この発明の半導体装置は、第１半導体チップの外形寸法と実質的に同一の外形寸法でパッケージングされた構成の装置とする。
【００２０】
そして、この半導体チップの主表面には、当該半導体チップが有する回路素子と電気的に接続された電極パッドである第１パッドが形成されている。そして、半導体チップの主表面には、その受光面が露出するように受光素子部が形成されている。そして、この受光素子部の受光面を覆うような位置に、当該受光素子部への入射光を透過する光透過部が形成されている。そして、当該第１パッドに電気的に接続されているとともに、当該第１パッドから、第１半導体チップの主表面に沿うように配線層が延在されている。そして、当該配線層と対向する位置には、第１パッドと配線層を介して電気的に接続された外部端子が形成されている。
【００２１】
また、この発明の半導体装置の製造は、下記のようにして行う。
【００２２】
すなわち、この方法では、先ず、第１パッドを具える主表面とこの主表面が形成されており、かつその主表面に受光面が露出するように受光素子部が設けられた第１半導体チップを用意する。この発明の処理工程には、この第１半導体チップに対して、下記のような処理工程、すなわち、第１パッドにその一端が電気的に接続されるとともに、この半導体チップの主表面に沿って延在する配線層を形成する配線層形成工程と、受光素子部の受光面を覆うような位置に、受光素子部への入射光を透過する光透過部を形成する光透過部形成工程と、当該配線層と対向する位置に、第１パッドと配線層を介して電気的に接続される外部端子を形成する外部端子形成工程とを含んでいる。
【００２３】
上述したこれらの構成によれば、従来のＷＣＳＰ構造（特許文献１参照）よりも単純化された構造を有する半導体装置を、従来よりも少ない工程数で得ることができる。
【００２４】
さらに、この構成によれば、ＷＢ方式を採用した従来の半導体装置に比べて、小型化された半導体装置を得ることができる。
【００２５】
【発明の実施の形態】
以下、図１から図３０を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の一構成例を概略的に示してある。また、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明をこれら図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。また、以下の説明では、半導体装置や半導体チップの平面形状を四角形として説明するが、これらの形状は設計に応じて任意好適な形状とすることができる。
【００２６】
また、以下の各実施の形態では、この発明に係る半導体装置を、カメラシステムを構成する撮像用半導体装置として用いた例につき説明する。
【００２７】
＜第１の実施の形態＞
図１から図３を参照して、この発明の第１の実施の形態に係る撮像用半導体装置１０及びその製造方法につき説明する。
【００２８】
図１は、この実施の形態のカメラシステム（カメラユニット）１００の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図２（Ａ）は、この実施の形態のカメラシステム１００のうちカメラ部５０を構成する撮像用半導体装置１０を概略的に示す平面図である。また、図２（Ｂ）は、図２（Ａ）とは必ずしも対応しないが、半導体装置１０の各構成要素の接続及び配置の様子を説明するために、それら接続及び配置関係を変更して概略的に示した断面図である。尚、図２（Ａ）では、ポスト部２６上に形成される外部端子（半田ボール）２８等の図示を省略するとともに、第１パッド１６、配線層２４及びポスト部２６の一部の概要は、図中破線Ｑで囲まれた領域（以下、Ｑ領域と称する。）を除きその図示を省略してある（以下の各実施の形態についても同様）。
【００２９】
図１に示すように、この実施の形態のカメラシステム１００は、カメラ部５０とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設されて構成されている（尚、ここでは、便宜上、通常カメラシステムを構成しているディスプレイ装置等は割愛する（以下の各実施の形態についても同様））。
【００３０】
この構成例におけるカメラ部５０は、受光素子部であるセンサ部１４を具える撮像用半導体装置１０と、当該撮像用半導体装置１０への入射光を集光する、撮像用のレンズ５１と、撮像用半導体装置１０が具える外部端子（半田ボール）２８が実装される第２配線基板５３と、レンズ５１及び第２配線基板５３を支持する支持部であるカバー５５と、第１配線基板４６と第２配線基板５３とを電気的に接続する、例えば、鉄（Ｆｅ）／ニッケル（Ｎｉ）合金や銅（Ｃｕ）からなるピン５７とを具えている。尚、光透過部であるレンズには、可視光、紫外光、又は、赤外光等を透過するレンズを目的に応じて用いることができるが、以下の各実施の形態では、入射光を可視光とする場合を例に挙げて説明する。
【００３１】
この構成例は、パッケージングされた撮像用半導体装置１０のうち光透過部であるガラス板１７が、半田ボール２８と同じ面側に形成された構造、すなわちフェイスダウン構造となっている。
【００３２】
続いて、図２（Ａ）及び図２（Ｂ）を参照して、この発明に係る撮像用半導体装置１０について以下詳細に説明する。
【００３３】
撮像用半導体装置１０が具える第１半導体チップ５は、複数の回路素子によって構成された受光素子部であるセンサ部１４と、当該センサ部１４を駆動する複数の回路素子等によって構成された周辺回路部１５とを含んで構成されている。
【００３４】
この構成例のセンサ部１４は、例えば、フォトダイオード等の受光素子の受光面（不図示）が第１半導体チップ５の主表面５ａに露出するように配設されて、形成されていている。また、この第１半導体チップ５の主表面５ａのうちセンサ部１４以外の領域上には、周辺回路部１５における回路素子と電気的に接続される、電極パッド１６が第１半導体チップ５の主表面５ａの外周に沿って所定間隔毎に配置されている。これら電極パッドを、ここでは第１パッドと称する。この第１パッド１６は、例えば、アルミニウム（Ａｌ）によって形成される。図２（Ａ）に示す例では、第１半導体チップ５の平面形状は四角であるので、当該四角の各辺に沿って、第１パッド１６が直線状に配列されている。尚、第１パッド１６の配置個数と位置は、設計に応じて任意好適に設定することができる（以下の各実施の形態についても同様）。
【００３５】
また、第１半導体チップ５上には、これら第１パッド１６の頂面を露出させるように、例えば、光透過性の絶縁膜（可視光であれば、例えば、エポキシ樹脂膜やシリコーン樹脂膜等）１８が形成されている。尚、絶縁膜１８を光透過性でない膜（例えば、可視光であれば、ポリイミド膜等）とする場合は、この絶縁膜は、当該絶縁膜に、第１パッド１６の頂面のほかに、センサ部１４の受光面も露出するように、開口が形成されている構成とする。
【００３６】
この絶縁膜１８を挟んでセンサ部１４と反対側には、センサ部１４への入射光を透過する光透過部としての、例えば、平行平面板状のガラス板１７が、センサ部１４を覆うように形成されている。このとき、センサ部１４とガラス板１７との間は、エポキシ樹脂等の光透過膜（不図示）を接着剤として固定（固着）されている。尚、光透過部材料はガラスのみに限られず、センサ部１４への入射光の透過率の低下を妨げず、また、センサ部１４に対する外部からの衝撃等を抑制できるものを適宜選択して利用できる。
【００３７】
また、第１パッド１６の各々は、絶縁膜１８上を第１半導体チップ５の中心方向に延出する例えば銅からなる専用の配線層２４を介して、銅からなるポスト部２６と個別に電気的に接続されている。この配線層２４は、ポスト部２６上に形成される半田ボール２８を、第１パッド１６の位置に依らず所望位置に再配置可能な再配線層として機能している。尚、配線層２４はパターニング形成されているので、配線パターンとも称する。
【００３８】
また、第１半導体チップ５の上側には、エポキシ樹脂等の封止層３０が、ポスト部２６の頂面（すなわち、端面）２６ａ及びガラス板１７の上面１７ａを露出させるように形成されている。また、各ポスト部２６の頂面には、第２配線基板５３への接続用の外部端子である半田ボール２８が形成されている。尚、この構成例では、ガラス板１７の上面１７ａとは、センサ部１４の露出面と対向する側の表面、すなわちガラス板の裏面１７ｂとは反対側のガラス板の表面をいう。
【００３９】
また、この構成例の撮像用半導体装置１０は、センサ部１４がレンズ５１を通して受光した像を画像信号（電気信号）に変換し、ＤＳＰ等の画像処理装置４５に出力する。そして、画像処理装置４５では、入力された画像信号を画像データに変換・処理してディスプレイ装置（不図示）に出力する。そして、ディスプレイ装置では、画像データに応じた画像を表示する。
【００４０】
詳細には、この構成例での第１半導体チップ５からの出力信号が、第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路に伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【００４１】
続いて、図３を参照して、この撮像用半導体装置１０の製造方法につき以下説明する。
【００４２】
配線層形成工程として、先ず、その主表面５ａに第１パッド１６が設けられているとともに、該主表面５ａに受光面１４ａが露出するように受光素子部（すなわち、センサ部）１４が設けられている第１半導体チップ５を用意する。その後、第１パッド１６に一端が接続され、かつ第１半導体チップ５の主表面５ａに沿うように延在する配線層２４を形成する。
【００４３】
具体的には、図３（Ａ）に示すように、複数個の第１半導体チップ５を具える半導体ウェハ３５を用意する。また、第１半導体チップ５は、センサ部１４のほかに、センサ部１４を駆動する回路素子等の周辺回路部１５を具えている。また、第１半導体チップ５の主表面５ａのうち、センサ部１４の受光面１４ａ以外の領域、すなわち受光面を取り巻く周辺取り巻き領域１５ａには、第１パッド１６が複数設けられている。この第１パッド１６は、例えば、アルミニウムによって形成されており、第１半導体チップ５が具える所定の回路素子と接続されている。尚、図中には便宜上約２個の第１半導体チップ５のみが図示されているが、これに限定されるものではない。
【００４４】
そこで、先ず、第１半導体チップ５の主表面５ａの全面上に、第１パッド１６の頂面１６ａを露出させるように、光（可視光）透過性であるエポキシ樹脂膜になる絶縁膜１８を形成する。この構成例では、エポキシ樹脂膜１８がセンサ部１４への入射光（ここでは、可視光とする。）の透過を妨げない光透過性を有するため、この樹脂膜１８を当該センサ部１４上を覆うように設けてある。しかし、ポリイミド膜等のような可視光を透過しない膜を絶縁膜１８として用いる場合は、当該絶縁膜に、センサ部１４の受光面１４ａも露出するような開口を形成しておく。
【００４５】
続いて、例えば、銅からなる配線層２４を、第１パッド１６の各々にその一端が接続され且つ第１半導体チップ５の主表面５ａを沿うように、スパッタ及びホトリソグラフィー工程等によって形成する。尚、配線層２４はパターニング形成されているので、配線パターンとも称する。
【００４６】
次に、光透過部形成工程として、センサ部１４を覆うような位置に、当該センサ部１４への入射光を透過する光透過部であるガラス板１７を形成する。
【００４７】
図３（Ｂ）に示すように、先ず、絶縁膜１８の表面に延在している配線層２４上に、銅からなるポスト部２６を、ホトリソグラフィー工程及びめっき等によって形成する。尚、ポスト部２６の形成には、銅のほかに金（Ａｕ）等を用いても良い。また、銅ポスト部２６を形成した後、熱酸化等によりポスト部２６の表面に薄い酸化膜を形成しても良い。この場合、ポスト部２６及び後述する封止層３０間の密着性が高まり両者界面からの水分侵入を抑制できるので、さらに信頼性が向上する。
【００４８】
続いて、絶縁膜１８上の各センサ部１４の受光面１４ａ全体を覆う位置に、ガラス板１７を設ける。このガラス板１７は、個片化された光透過部であり、エポキシ樹脂等を接着剤（不図示）として、各第１半導体チップ１５に対してそれぞれ個別に固定（固着）する。尚、このガラス板１７の上面は、透過性を向上させるための鏡面加工が施されてある。
【００４９】
次に、外部端子形成工程として、配線層２４を介して第１パッド１６と電気的に接続される外部端子を形成する。
【００５０】
図３（Ｃ）に示すように、エポキシ樹脂等の封止材からなる封止層３０を、トランスファーモールド法や印刷法を用いてポスト部２６が隠れる程度に形成する。その後、ポスト部２６の頂面２６ａ及び封止層３０の上面３０ａが、ガラス板１７の上面１７ａの高さと同一レベルになるように、グラインダー（研磨工具）等によってグラインド（研磨）する。この研磨によって、全てのポスト部２６の頂面２６ａを露出させて外部端子（半田ボール）用の搭載面を形成する。
【００５１】
然る後、この露出する外部端子用の搭載面上に、半田ボール２８をリフロー形成する。これら半田ボール２８は、第２配線基板５３への接続用の外部端子となる。尚、必要に応じて、外部端子用の搭載面と半田ボール２８との間にバリアメタル層等を形成しても良い。
【００５２】
その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）１０毎に切り出す（図２（Ｂ）参照）。
上述した説明から明らかなように、この実施の形態では、従来よりも少ない工程数によって、ＷＣＳＰ構造を有する撮像用半導体装置を得ることができる。
【００５３】
その結果、従来よりも撮像用半導体装置の製品コストを低減でき、量産性の向上を期待できる。
【００５４】
また、こうして得られた撮像用半導体装置のパッケージサイズは、従来のワイヤボンディング方式を採用した構造よりも小型化されているため、その適用範囲の拡大をさらに期待することができる。
【００５５】
＜第２の実施の形態＞
図４から図７を参照して、この発明の第２の実施の形態に係る撮像用半導体装置９５及びその製造方法につき説明する。
【００５６】
図４は、この実施の形態のカメラシステム１４０の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図５（Ａ）は、この実施の形態のカメラシステム１４０のうちカメラ部８０を構成する撮像用半導体装置９５を概略的に示す平面図である。また、図５（Ｂ）は、図５（Ａ）とは必ずしも対応しないが、撮像用半導体装置９５の各構成要素の接続及び配置の様子を説明するために、その接続及び配置関係を変更して概略的に示した断面図である。
【００５７】
図４に示すように、この実施の形態のカメラシステム１４０は、カメラ部８０とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設されて構成されている。
【００５８】
この構成例は、第１の実施の形態と同様のフェイスダウン構造ではあるが、撮像用半導体装置９５の構成が異なっている点で相違している。
【００５９】
そこで、図５（Ａ）及び図５（Ｂ）を参照して、この発明に係る撮像用半導体装置９５について以下詳細に説明する。
【００６０】
撮像用半導体装置９５が具える第１半導体チップ１２は、第１の実施の形態と同様に、第１主表面としての主表面１２ａに、その受光面が露出されるようにセンサ部１４が配設されている。そして、このセンサ部１４はガラス板１７によって覆われている。センサ部１４とガラス板１７との間は、エポキシ樹脂等の光透過性の接着剤（不図示）によって固定されている。また、第１半導体チップ１２の主表面１２ａ上には、第１パッド１６が主表面１２ａの外周に沿って所定間隔毎に配置されている。
【００６１】
そして、この構成例での第１半導体チップ１２は、半導体チップ搭載部３４の第３主表面としての搭載面３４ａ上に載置され固定されている。この構成例では、半導体チップ搭載部として基板３４を用いる。
【００６２】
より詳細には、基板の搭載面３４ａ上に、当該搭載面３４ａよりも小さな外形寸法を有する第１半導体チップ１２が載置されている。第３主表面である搭載面３４ａのうち、第１半導体チップ１２が実際に載置される、すなわち第１主表面１２ａと対向する第２主表面である裏面１２ｃと対面する第１の領域部分を、載置面３４ｂとする。
【００６３】
この構成例における第１半導体チップ１２の４つの側壁１２ｘは、傾斜壁となっている。この傾斜壁の側壁面（傾斜側壁面）１２ｂは、載置面３４ｂに対して鋭角θ（０°＜θ＜９０°）で交差している。尚、この構成例では、各側壁１２ｘは１つの傾斜した側壁面１２ｂを有しているがこれに限定されない。すなわち、スパッタ等による配線層のパターニングが可能であれば、１つの側壁に対して複数段の段差が形成された構成であっても良い。
【００６４】
また、第１半導体チップ１２の第２主表面としての裏面１２ｃ及び載置面３４ｂ間は、ダイスボンド剤等の接着剤（不図示）によって固定（固着）されている。また、以下の説明において、第３主表面である搭載面３４ａのうち、第１半導体チップ１２が載置された第１の領域３４ｂ以外の領域であって、第１の領域３４ｂを囲んでいる第２の領域を不載置面３４ｃと称する。また、基板３４としては、片面基板、両面基板及び多層基板のいずれかとして、例えば、シリコン（Ｓｉ）基板、セラミック基板及び金属ベース基板等のいずれかの無機系材料基板、或いは、ガラスエポキシ基板及びポリイミド基板等のいずれかの有機系材料基板を用いることができる。また、この構成例では、半導体チップ搭載部として基板３４を例に挙げて説明したがこれに限られず、半導体チップ搭載部としての機能を果たすものであれば良い。また、搭載面３４ａと側壁面１２ｂとの交差角を鋭角θとし、この鋭角θを４５°から６０°の範囲内の値となるように設けることにより、ウェハ１枚当たりのチップ収集数の向上はもとより、チップ毎に個片化する際のブレード等のブレによるチップ損傷を回避するマージンを確保でき望ましい。
【００６５】
また、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面３４ｃには、第１半導体チップ１２の主表面１２ａ上の第１パッド１６の端部、例えば、頂面を露出させるようにして、エポキシ樹脂等の光透過絶縁膜１８が設けられている。尚、絶縁膜１８が、ポリイミド膜等のように光透過性でない膜である場合は、第１パッド１６の頂面のほかにセンサ部１４の受光面１４ａも露出するような開口が形成されている構成とする。
【００６６】
そして、この構成例における配線層２４は、その一端は第１パッド１６に接続されており、かつ第１パッド１６から第１半導体チップ１２の側壁面１２ｂ及び不載置面３４ｃ上を沿うように、第１半導体チップ１２の主表面１２ａと不載置面３４ｃとの間の高低差（段差）に応じてその切断面が屈曲するように延在している。そして、配線層２４は、第１パッド１６の接続先であるとして割り当てられている半田ボール２８とポスト部２６を介して電気的に接続されている。
【００６７】
また、第１半導体チップ１２の主表面１２ａ側には、絶縁膜１８及び配線層２４等を覆うように、かつポスト部２６の頂面とガラス板１７の一方の板面である上面１７ａとを露出させるように、エポキシ樹脂等による封止層３０が形成されている。また、各ポスト部２６の頂面には、第２配線基板５３への接続用の外部端子となる半田ボール２８が形成されている。
【００６８】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路に伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【００６９】
続いて、図６及び図７を参照して、この半導体装置９５の製造方法につき以下説明する。
【００７０】
先ず、側壁面形成工程として、第１パッド１６が形成された第１主表面１２ａと、該第１主表面１２ａと対向しかつ第１主表面１２ａよりも大面積を有する第２主表面１２ｃとを有する第１半導体チップ１２に、第１主表面１２ａと第２主表面１２ｃとの間を接続する側壁面１２ｂを形成する。こうして、第１主表面１２ａよりも第２主表面１２ｃの面積が大きい、メサ型の第１半導体チップ１２を得る。
【００７１】
そのため、先ず、図６（Ａ）に示すように、センサ部１４と周辺回路部１５’とを具える個片化前の第１半導体チップ１２’を複数個具える半導体ウェハ４７を用意する。この個片化前の第１半導体チップ１２’の主表面１２ａには、第１パッド１６が所定間隔（ピッチ）毎に形成されている。また、このウェハ４７の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ４３で接着して固定する。尚、図中には便宜上約２個の前駆第１半導体チップ１２’が図示されているが、これに限定されるものではない。また、半導体ウェハ４７のうち隣接する個片化前の第１半導体チップ１２’間には、不図示のスクライブラインが形成されている。
【００７２】
続いて、図６（Ｂ）に示すように、高速回転するブレード（切削工具）４４等によってスクライブライン（不図示）に沿い、個々の第１半導体チップ１２毎に個片化、すなわち、分離する。このとき使用するブレード４４の刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜φ＜９０°程度）を有する。このとき、Ｖ字型に切削された溝５９の形成に伴い、第１半導体チップ１２の側壁１２ｘに鋭角θ（０°＜θ＜９０°）をなす側壁面１２ｂが形成される。その後、ＵＶ照射等により粘着剤の粘着性を低下させ、個々の第１半導体チップ１２をウェハ固定用テープ４３から分離する。
【００７３】
次に、搭載工程として、側壁面１２ｂが形成された第１半導体チップ１２の各々を、第１の領域３４ｂとこの第１の領域３４ｂを囲む第２の領域３４ｃとを有する第３主表面３４ａと、この第３主表面３４ａと対向する第４主表面３４ｉとを有する半導体チップ搭載部３４の、第１の領域３４ｂ上に所定間隔で搭載する。
【００７４】
図６（Ｃ）に示すように、個片化した第１半導体チップ１２の各々を、基板３４の第３主表面である搭載面３４ａのうち第１の領域である載置面３４ｂ上に所定間隔毎に載置する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面３４ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。
【００７５】
次に、配線層形成工程として、第１パッド１６に電気的に接続されるとともに、第１パッド１６から第１主表面１２ａ及び傾斜した側壁面１２ｂに沿って、搭載面３４ａのうち第１半導体チップ１２の周辺の第２の領域である不載置面３４ｃの上側へと延在する配線層（再配線層）２４を形成する。
【００７６】
そこで、図７（Ａ）に示すように、先ず、第１半導体チップ１２の第１主表面１２ａ、側壁面１２ｂ及び不載置面３４ｃに亘って、第１パッド１６の頂面を露出させるようにして、エポキシ樹脂膜からなる絶縁膜１８を形成する。
【００７７】
このとき、絶縁膜１８の下地面を構成する第１半導体チップ１２の主表面１２ａと不載置面３４ｃとの間には高低差（段差）があるため、絶縁膜１８はこの段差に対応して形成される。
【００７８】
続いて、銅からなる配線層２４を、第１パッド１６にその一端が接続されるように、かつ絶縁膜１８上を傾斜壁（側壁）１２ｘの側壁面１２ｂからから不載置面３４ｃに亘って、上述した第１主表面１２ａと不載置面３４ｃとの間の高低差に応じてその切断面が屈曲して延出されるように、ホトリソ及びスパッタ等によってパターニング形成する。
【００７９】
このとき、配線層２４のうち、第１主表面１２ａと側壁面１２ｂとの境界上、及び側壁面１２ｂと不載置面３４ｃとの境界上に位置する部分（図中ｚで囲まれた部分）の、当該配線層２４の延在方向と実質直交する方向に有する幅を、配線層の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。
【００８０】
その結果、衝撃や応力の集中に弱いこうした境界上の配線層２４を補強することができる。尚、配線層２４はパターニング形成されているので、配線パターンとも称する。
【００８１】
次に、光透過部形成工程として、受光素子部であるセンサ部１４の受光面１４ａを覆うような位置に、当該センサ部１４への入射光を透過する光透過部であるガラス板１７を形成する。尚、受光面１４ａは、第１主表面１２ａの一部分を占有して構成されている。
【００８２】
図７（Ｂ）に示すように、先ず、絶縁膜１８の表面に延在している配線層２４上に、銅からなるポスト部２６をホトリソグラフィー工程及びめっき等によって形成する。また、銅ポスト部２６を形成した後、熱酸化等によりポスト部２６の表面に薄い酸化膜を形成しても良い。この場合、ポスト部２６及び後述する封止層３０間の密着性が高まり両者界面からの水分侵入を抑制できるので、さらに信頼性が向上する。
【００８３】
続いて、それぞれのセンサ部１４の受光面１４ａの全体を覆うような位置に、光透過部であるガラス板１７をエポキシ樹脂等の接着剤（不図示）によって、各第１半導体チップ１２に対してそれぞれ個別に固定（固着）する。尚、このガラス板１７の上面１７ａは、透過性を向上させるための鏡面加工が施されてある。
【００８４】
次に、外部端子形成工程として、配線層２４を介して第１パッド１６と電気的に接続される外部端子を形成する。
【００８５】
図７（Ｃ）に示すように、エポキシ樹脂等の封止材からなる封止層３０を、トランスファーモールド法や印刷法を用いてポスト部２６が隠れる程度に形成する。その後、ポスト部２６の頂面２６ａ及び封止層３０の上面３０ａが、ガラス板１７の上面１７ａの高さと同一レベルになるように、グラインダー（研磨工具）等によってグラインド（研磨）する。この研磨によって、全てのポスト部２６頂面を露出させて外部端子である半田ボール用の搭載面を形成する。尚、ポスト部２６を形成する際に、ポスト部２６のそれぞれを、搭載面３４ａに対し鉛直方向に、同一高さに形成できる場合は、フィルム成形法等によって外部端子用搭載面形成のための研磨工程を省略することも可能である。
【００８６】
然る後、この露出する外部端子用の搭載面上に、第２配線基板５３への接続用の外部端子である半田ボール２８をリフロー形成する。尚、必要に応じて、外部端子搭載面と半田ボール２８との間にバリアメタル層等を形成しても良い。
【００８７】
その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）９５毎に切り出す（図５（Ｂ）参照）。
【００８８】
上述した説明から明らかなように、この実施の形態では、従来よりも簡略化された工程によって、撮像用半導体装置を得ることができる。
【００８９】
その結果、従来よりも撮像用半導体装置の製品コストを低減でき、量産性の向上を期待できる。
【００９０】
また、こうして得られた撮像用半導体装置のパッケージサイズは、従来のワイヤボンディング方式の場合よりも小型化されているため、その適用範囲をさらに拡大させることができる。
【００９１】
さらに、この実施の形態の半導体装置は、第１半導体チップを半導体チップ搭載部に搭載した構成としたことにより、第１半導体チップ上方（すなわち、ファンイン部）に外部端子が形成された構造（ファンイン構造）はもとより、第１半導体チップの主表面から側壁面及び不載置面上へと延在する配線層による第１半導体チップ上方以外の領域（すなわち、ファンアウト部）にも外部端子が形成された構造（ファンアウト構造）となる。よって、第１の実施の形態に比べて多ピン化に対応できる半導体装置となる。
【００９２】
そのため、従来の半導体装置によれば、通常のＷＣＳＰのチップサイズを多ピン化のためにのみ不所望に増大させてしまい、ウェハ１枚当たりのチップ収集数を低減させてしまっていたが、この実施の形態によれば、この従来の場合とは異なり、外部端子の配置位置を拡張可能とする拡張部として機能する半導体チップ搭載部によって、半導体装置をファンアウト構造とすることができる。
【００９３】
さらに、この実施の形態では、第１の実施の形態のように、第１半導体チップと対向する位置にのみ外部端子を形成する構成ではないため、第１半導体チップのサイズを第１の実施の形態よりも小さくすることができる。その結果、小チップ化に伴って、半導体装置の製品コストを低減することができる。
【００９４】
＜第３の実施の形態＞
図８を参照して、この発明の第３の実施の形態に係る半導体装置９５及びその製造方法につき説明する。
【００９５】
この実施の形態では、第２の実施の形態の半導体装置９５を製造するための光透過部形成工程において、搭載面３４ａ上に搭載された複数の第１半導体チップ１２に対して、光透過部連続体９１を用いて、複数の第１半導体チップ１２への光透過部１７の形成を同時に行っている点が第２の実施の形態との主な相違点である。
【００９６】
第２の実施の形態では、光透過部形成工程において、各センサ部１４に対応するガラス板１７を、それぞれ個別に形成していた（図７（Ｂ）参照）。
【００９７】
しかし、この構成例では、搭載面３４ａ上に設けられた複数のセンサ部１４に対応するガラス板１７を含んでなる光透過部連続体としてのガラス連続体９１を用いて、複数の第１半導体チップ１２に対するガラス板１７を一括形成する。
【００９８】
このガラス連続体９１は、平行平板状のガラス板の、第１半導体チップのぞれぞれに対応した位置に、平坦な頂面を有する四角状のブロック形態の凸部９１ａを有した構造体としてある。この凸部９１ａの頭部側の部分は、既に説明したガラス板１７に相当する。従って、凸部９１ａの頂面がセンサ部１４の受光面１４ａを覆うように第１半導体チップ１２上に、絶縁膜１８を介して固定される。
【００９９】
一方、このガラス連続体９１は、この凸部９１ａの周囲に、丁度凹部すなわち溝９１ｂが形成されている形態を有している。そして、この溝９１ｂは、第１主表面１２ａ及び不載置面３４ｃの上側に凸設されているポスト部２６を収容できるように、エッチング等によって形成されている。
【０１００】
より詳細には、この凹部の深さは、ガラス連続体９１の下向きに形成された凸部９１ａを各センサ部１４を覆う所定の位置に配置したときに、ガラス連続体９１が凸設されたポスト部２６と接触しないで、センサ部１４の受光面１４ａを覆うことができる深さとする。尚、ガラス連続体９１の凸部とセンサ部１４との間は光透過性の接着剤（不図示）によって固定するので、透過率の向上の観点からも接着剤の厚みが極力薄くなるように凹部を設計・形成するのが好ましい。
【０１０１】
そして、撮像用半導体装置９５を製造するに当たり、第２の実施の形態と同様にして、傾斜側壁面形成工程からポスト部２６形成までを行う。
【０１０２】
その後、図８に示すように、先に説明した形状を有するガラス連続体９１を、エポキシ樹脂等の光透過性の接着剤（不図示）によって、当該ガラス連続体９１の凸部９１ａを、各センサ部１４を覆うような位置に配置して固定する。
【０１０３】
このとき、この構成例では、搭載面３４ａ上に搭載された、すべての第１半導体チップ１２のセンサ部１４を覆う位置に、ガラス板１７に相当する部分が同時に形成される。
【０１０４】
その後は、第２の実施の形態と同様に、外部端子形成工程（封止層の形成、グラインドを含む。）を行い、半導体装置９５を得る（図５（Ｂ）参照）。尚、この構成例のグラインドには、ガラス板１７の上面に対する鏡面加工も含まれる。
【０１０５】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待することができる。
【０１０６】
さらに、この実施の形態では、第２の実施の形態のように、各半導体チップ１２毎にガラス板１７を個別に形成せずに済むため、第２の実施の形態よりも製造工程の簡略化を図ることができる。
【０１０７】
よって、第２の実施の形態よりも半導体装置の製品コストを低減できるため、量産性の向上を図ることができる。
【０１０８】
＜第４の実施の形態＞
図９を参照して、この発明の第４の実施の形態に係る半導体装置９５及びその製造方法につき説明する。
【０１０９】
この実施の形態では、第２の実施の形態の半導体装置９５を製造するための光透過部形成工程において、所定距離離間させて複数の光透過部１７が接着された治具８８の当該光透過部１７が、受光素子部１４の露出面、すなわち受光面１４ａを覆うような所定位置に配置した後、光透過部１７を、治具８８から除去して残置させることにより形成している点が第３の実施の形態との主な相違点である。
【０１１０】
第３の実施の形態では、搭載面３４ａ上に設けられた複数の第１半導体チップ１２に対するガラス板１７を、一括形成できる利点を有している。
【０１１１】
しかし、第３の実施の形態では、封止層３０を形成した後のグラインドにおいて、ガラス面の切削及び鏡面加工を新たに行う必要がある。
【０１１２】
その結果、あらかじめ高精度な鏡面加工が上面に施されているガラス板（第２の実施の形態（図７（Ｂ）のガラス板１７）を参照のこと。）を用いる場合と比べ、透過率の低いガラス面となり、信頼性が低下する懸念がある。
【０１１３】
そこで、この構成例では、光透過部連続体７７を用いるとともに、後工程において当該ガラス面の切削及び鏡面加工が不要な構成とする。
【０１１４】
そこで、先ず、図９（Ａ）に示すように、ガラスやシリコンウェハ等からなる前駆治具８８’上に、平行平板状の予備ガラス板２９が形成された第１構造体７１を用意する。また、予備ガラス板２９のうち前駆治具８８’と対向する面には、鏡面加工が施されている。
【０１１５】
このとき、前駆治具８８’と予備ガラス板２９との間を、後に説明する製造工程において治具８８をガラス板１７から容易に除去（剥離）可能な接着剤（不図示）によって接着させておく。こうした接着剤には、高軟化点ワックス（例えば、日本精蝋（株）製のＦＮＰ−０１１５）、高温で発泡して粘着性が低下するテープ（例えば、日東電工（株）製の熱剥離シートリバアルファ）、紫外線硬化型の接着剤（例えば、古川電工（株）製のダイシング用ＵＶテープ）等を使用することができる。
【０１１６】
その後、図９（Ｂ）に示すように、予備ガラス板２９と前駆治具８８’とに対し加工処理を行って、治具８８にガラス板１７が残存した第２構造体７７を得る。このため、先ず、第１構造体７１に対し、予備ガラス板２９側からブレードによる切削またはエッチング等を行う。この加工や処理によって、第１構造体７１のうち、搭載面３４ａと対向配置させる面に、第１主表面１２ａ及び不載置面３４ｃの上側に凸設されているポスト部２６に対応する凹部（溝部）を形成することができる。こうして、光透過部連続体としての第２構造体７７を得る。
【０１１７】
より詳細には、この凹部７７ａの深さは、第２構造体７７の下向きに形成された凸部７７ｂを各センサ部１４を覆う所定の位置に配置したときに、第２構造体７７が凸設されたポスト部２６等と接触しない深さとする。尚、第２構造体７７の凸部７７ｂとセンサ部１４との間は光透過性の接着剤（不図示）によって固定するため、透過率の向上の観点からも接着剤の厚みが極力薄くなるように凹部を設計・形成するのが好ましい。
【０１１８】
そして、撮像用半導体装置９５を製造するに当たり、第２の実施の形態と同様にして、傾斜側壁面形成工程からポスト部２６形成までを行う。
【０１１９】
その後、図９（Ｃ）に示すように、先に説明した形状の第２構造体７７は、その先頭部にガラス板１７を有している。このガラス板１７の露出面を、エポキシ樹脂等の光透過性の接着剤（不図示）によって、各センサ部１４の受光面１４ａを覆うような位置に配置して固定する。
【０１２０】
然る後、上述した接着層の種類に応じた処理（例えば、加温や紫外線照射等）を行って、第２構造体７７から治具８８のみを剥離して、センサ部１４を覆う位置にガラス板１７を残留（残置）させる。
【０１２１】
その後は、第２の実施の形態と同様に、外部端子形成工程（封止層の形成、グラインドを含む。）を行い、半導体装置９５を得る（図５（Ｂ）参照）。
【０１２２】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待することができる。
【０１２３】
さらに、この実施の形態では、ガラス材からなるガラス連続体を用いた第３の実施の形態に比べ、治具を繰り返し使用することができるので製品コストの低減を図ることができる。
【０１２４】
また、ガラス板１７の上面にはあらかじめ鏡面加工が施されているので、第３の実施の形態のように、ガラス連続体を切削して鏡面を形成しなくても良い。よって、製造工程の簡略化をさらに図ることができる。
【０１２５】
また、第３の実施の形態に比べ、あらかじめ高精度な鏡面加工が上面に施されているガラス板を用いることができるので、透過率の向上を図ることができる。
【０１２６】
＜第５の実施の形態＞
図１０から図１２を参照して、この発明の第５の実施の形態に係る半導体装置７６及びその製造方法につき説明する。
【０１２７】
この実施の形態では、第２の実施の形態と同様にフェイスダウン構造ではあるが、半導体チップ搭載部を回路素子を具える第２半導体チップ７３とし、かつ第２半導体チップが配線層２４と電気的に接続させている点が、第２の実施の形態との主な相違点である。
【０１２８】
図１０は、この実施の形態のカメラシステム８１の主要部の構成の一例を説明するための一部を、断面として概略的に示す図である。また、図１１（Ａ）は、この実施の形態のカメラシステム８１のうちカメラ部７９を構成する撮像用半導体装置７６を概略的に示す平面図である。また、図１１（Ｂ）は、図１１（Ａ）とは必ずしも対応しないが、撮像用半導体装置７６の各構成要素の接続及び配置の様子を説明するために、その接続及び配置関係を変更して概略的に示した断面図である。
【０１２９】
図１０に示すように、この実施の形態のカメラシステム８１は、カメラ部７９のみが第１配線基板（マザーボード）４６上に配設され構成されている。すなわち、ここでは、ＤＳＰ等の画像処理装置４５を配置するためのスペースが設けられていない。
【０１３０】
続いて、図１１（Ａ）及び図１１（Ｂ）を参照して、この発明に係る撮像用半導体装置７６について以下詳細に説明する。
【０１３１】
第１半導体チップ１２は、半導体チップ搭載部である第２半導体チップ７３の第３主表面としての搭載面７３ａ上に載置され固定されている。そして、この第２半導体チップ７３の主表面である搭載面７３ａ上には、アルミニウムからなる第２パッド、すなわち電極パッド６２が、第２半導体チップ７３の外周に沿って所定間隔毎に配置されている。そして、第２半導体チップ７３は、この第２パッド６２を介して配線層２４と電気的に接続された構成である。尚、第２パッド６２の配置個数と位置はこれに限定されない。
【０１３２】
そして、ここでの第２半導体チップを、例えばＤＳＰ７３とする。これにより、撮像用半導体装置７６は、ＤＳＰ７３の載置面７３ｂ上に第１半導体チップ１２が積層されてなるパッケージ積層（スタック）型のＭＣＰとなる。
【０１３３】
その結果、高実装度が実現された半導体装置となるため、第１配線基板４６上にＤＳＰ７３を実装するためのスペースを確保する必要がなく、よって、従来よりもカメラシステム８１自体の小型化を実現できる。
【０１３４】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路、及び第１パッド１６から配線層２４と第２パッド６２とを介して第２半導体チップであるＤＳＰ７３へ至る経路の双方またはいずれか一方の経路を経て伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【０１３５】
続いて、図１２を参照して、この半導体装置７６の製造方法につき以下説明する。
【０１３６】
先ず、第２の実施の形態と同様に、側壁面形成工程までを行う（図６（Ｂ）参照）。
【０１３７】
続いて、搭載工程では、図１２（Ａ）に示すように、個片化された第１半導体チップ１２の各々を、第１の領域７３ｂとこの第１の領域７３ｂを囲む第２の領域７３ｃとを有する第３主表面７３ａと、この第３主表面７３ａと対向する第４主表面７３ｉとを有する第２半導体チップ７３の、第１の領域７３ｂ上に所定間隔で搭載する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面７３ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。
【０１３８】
続いて、配線層形成工程では、先ず、第１パッド１６の頂面１６ａと第２パッド６２の頂面６２ａとを露出させるように、エポキシ樹脂からなる絶縁膜１８を形成する。
【０１３９】
当該絶縁膜１８を形成した後、第２の実施の形態と同様に、側壁面１２ｂから不載置面７３ｃに亘って配線層２４を形成するが、このとき、一部の配線層２４の他端が第２パッド６２と接続されるように形成する。
【０１４０】
その後、第２の実施の形態と同様に、光搭載部形成工程及び外部端子形成工程を順次行って（図１２（Ｂ））、半導体装置７６を得る（図１１（Ｂ）参照）。尚、ここでは第２の実施の形態で説明した製造方法を例に挙げて説明したが、これに限定されず、第３及び第４の実施の形態で説明した方法を適宜適用できる。
【０１４１】
上述した説明から明らかなように、この実施の形態の半導体装置では、第２の実施の形態と同様の効果を期待できる。
【０１４２】
さらに、この実施の形態では、パッケージ積層（スタック）型のＭＣＰ構造の半導体装置とすることができるので、従来よりも小型化されたカメラシステムを実現することができる。
【０１４３】
＜第６の実施の形態＞
図１３から図１６を参照して、この発明の第６の実施の形態に係る半導体装置２５及びその製造方法につき説明する。
【０１４４】
図１３は、この実施の形態のカメラシステム１２０の主要部の構成の一例を説明するための一部を、概略的な断面として示す図である。また、図１４（Ａ）は、この実施の形態のカメラシステム１２０のうちカメラ部６９を構成する撮像用半導体装置２５を概略的に示す平面図である。また、図１４（Ｂ）は、図１４（Ａ）とは必ずしも対応しないが、撮像用半導体装置２５の各構成要素の接続及び配置の様子を説明するために、その接続及び配置関係を変更して概略的に示した断面図である。
【０１４５】
図１３に示すように、この実施の形態のカメラシステム１２０は、カメラ部６９とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設され構成されている。尚、この構成例におけるカメラ部６９は、撮像用半導体装置２５が具える半田ボール２８が第１配線基板４６に直接実装されている。
【０１４６】
この構成例は、パッケージングされた撮像用半導体装置２５のうち光透過部であるガラス板１７が、半田ボール２８が形成された面とは反対側の面側に形成された構造、すなわちフェイスアップ構造となっている。
【０１４７】
続いて、図１４（Ａ）及び図１４（Ｂ）を参照して、この発明に係る撮像用半導体装置２５について以下詳細に説明する。
【０１４８】
撮像用半導体装置２５が具える第１半導体チップ１２は、第１の実施の形態と同様に、第１主表面としての主表面１２ａに、その受光面が露出されるようにセンサ部１４が配設されている。また、第１の実施の形態と同様に、センサ部１４の受光面１４ａを覆うような位置に、エポキシ樹脂等の光透過性の接着剤（不図示）によってガラス板１７がその裏面１７ｂを固定されている。また、第１半導体チップ１２の主表面１２ａ上には、第１パッド１６が当該主表面１２ａの外周に沿って所定間隔毎に配置されている。
【０１４９】
そして、この構成例での第１半導体チップ１２は、半導体チップ搭載部の第３主表面としての搭載面３３ａ上に載置されて固定されている。この半導体チップ搭載部として基板３３を用いる。
【０１５０】
また、基板３３には、当該基板の表裏間を導通するための導体部（銅めっき層）３９を有するスルーホール３８が形成されている。そして、当該導体部３９のうち第１平坦面側の端部には、銅箔による第１ランド４２が形成されている。導体部３９は、配線層２４と第１ランド４２を介して電気的に接続されている。 また、導体部３９のうち第４主表面３３ｉ側の端部には、第１配線基板４６に実装するための半田ボール２８が形成されている。尚、基板３３としては、片面基板、両面基板及び多層基板のいずれかとして、例えば、シリコン（Ｓｉ）基板、セラミック基板及び金属ベース基板等のいずれかの無機系材料基板、或いは、ガラスエポキシ基板及びポリイミド基板等のいずれかの有機系材料基板を用いることができる。
【０１５１】
より詳細には、基板の搭載面３３ａ上に、当該搭載面３３ａよりも小さな外形寸法を有する第１半導体チップ１２が載置され固定されている。第３主表面である搭載面３３ａのうち、第１半導体チップ１２が実際に載置される、すなわち第１主表面１２ａと対向する第２主表面である裏面１２ｃと対面する第１の領域部分を、載置面３３ｂとする。
【０１５２】
さらに、この構成例における第１半導体チップ１２の４つの側壁１２ｘは、第２の実施の形態と同様に、傾斜壁となっている。すなわち、この傾斜壁１２ｘの側壁面（傾斜側壁面）１２ｂは、載置面３３ｂに対して鋭角θ（０°＜θ＜９０°）で交差している。また、第１半導体チップ１２の第２主表面としての裏面１２ｃ及び載置面３３ｂ間は、ダイスボンド剤等の接着剤（不図示）によって固定されている。また、以下の説明において、第３主表面である搭載面３３ａのうち、第１半導体チップ１２が載置された第１の領域３３ｂ以外の領域であって、第１の領域３３ｂを囲んでいる第２の領域を不載置面３３ｃと称する。
【０１５３】
また、第１半導体チップ１２の主表面１２ａ、側壁面１２ｂ及び不載置面３３ｃには、第１半導体チップ１２の主表面１２ａ上の第１パッド１６の頂面と第１ランド４２の頂面とを露出させるように、エポキシ樹脂からなる絶縁膜１８が形成されている。尚、絶縁膜１８が、ポリイミド膜等の光透過性でない膜である場合は、第１パッド１６の頂面のほかにセンサ部１４の頂面も露出するような開口が形成されている構成とする。
【０１５４】
そして、この構成例における配線層２４は、その一端は第１パッド１６に接続されており、かつ第１パッド１６から第１半導体チップ１２の側壁面１２ｂ及び不載置面３３ｃ上を沿うように、第１半導体チップ１２の主表面１２ａと不載置面３３ｃとの間の高低差（段差）に応じてその切断面が屈曲するように延在している。そして、配線層２４は、第１パッド１６の接続先であるとして割り当てられている第１ランド４２に接続されている。
【０１５５】
すなわち、第１パッド１６は、当該第１パッド１６に対応する半田ボール２８と、配線層２４及び導体部３９を順次に介して電気的に個別に接続される構成である。
【０１５６】
また、第１半導体チップ１２の主表面１２ａ側には、ガラス板１７の上面１７ａを露出させるように、エポキシ樹脂等による封止層３０が形成されている。
【０１５７】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４と、第１ランド４２と、導体部３９とを介して半田ボール２８へ至る経路に伝送される。
【０１５８】
続いて、図１５及び図１６を参照して、この撮像用半導体装置２５の製造方法につき以下説明する。
【０１５９】
先ず、側壁面形成工程として、第１パッド１６が形成された第１主表面１２ａと、該第１主表面１２ａと対向しかつ第１主表面１２ａよりも大面積を有する第２主表面１２ｃとを有する第１半導体チップ１２に、第１主表面１２ａと第２主表面１２ｃとを接続する側壁面１２ｂを形成する。こうして、第１主表面１２ａよりも第２主表面１２ｃの面積が大きい、メサ型の第１半導体チップを得る。
【０１６０】
ここでは、第２の実施の形態で既に説明したように、側壁面形成工程を行えば良く（図６（Ｂ）参照）、その詳細な説明は割愛する。
【０１６１】
次に、搭載工程として、側壁面１２ｂが形成された第１半導体チップ１２の各々を、第１の領域３３ｂとこの第１の領域３３ｂを囲む第２の領域３３ｃとを有する第３主表面３３ａと、この第３主表面３３ａと対向する第４主表面３３ｉとを有する半導体チップ搭載部３３の、第１の領域３３ｂ上に所定間隔で搭載する。
【０１６２】
図１５（Ａ）に示すように、個片化した第１半導体チップ１２の各々を、所定位置にスルーホール３８と露出された第１ランド４２とが形成された共通基板３３の搭載面３３ａのうち、第１の領域である載置面３３ｂに所定間隔で載置する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面３３ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する。尚、基板３３が具えるスルーホール３８（貫通部）は、例えば、当該基板３３にドリル等によって貫通孔を形成した後、めっき法等により当該貫通孔の内壁に導体部となる銅めっき層３９を形成することによって得られる。
【０１６３】
次に、配線層形成工程として、第１パッド１６の各々に一端が接続されるとともに、第１パッド１６から、第１主表面１２ａ及び側壁傾斜面１２ｂに沿って、第１半導体チップ１２の搭載面３３ａのうち、第１半導体チップ１２の周辺の不載置面３３ｃの上側へと延在する配線層（再配線層）２４を形成する。
【０１６４】
図１５（Ｂ）に示すように、先ず、第１半導体チップ１２の主表面１２ａ、傾斜側壁面１２ｂ及び不載置面３３ｃに亘って、第１パッド１６の頂面及び第１ランド４２の頂面４２ａを露出させるように、エポキシ樹脂膜からなる絶縁膜１８を形成する。
【０１６５】
このとき、絶縁膜１８の下地面を構成する第１半導体チップ１２の主表面１２ａと不載置面３３ｃとの間には高低差（段差）があるため、絶縁膜１８はこの段差に対応して形成される。
【０１６６】
続いて、銅からなる配線層２４を、第１パッド１６の各々にその一端が接続されるように、かつ絶縁膜１８上を傾斜壁（側壁）１２ｘの傾斜側壁面１２ｂからから不載置面３３ｃに亘って、上述した第１主表面１２ａと不載置面３３ｃとの間の高低差に応じてその切断面が屈曲して延在するとともに、その他端が第１ランド４２に接続されるように、ホトリソグラフィー工程及びスパッタ等によってパターニング形成する。
【０１６７】
次に、光透過部形成工程として、受光素子部であるセンサ部１４の受光面１４ａを覆うような位置に、当該センサ部１４への入射光を透過する位置に光透過部である平行平板状のガラス板１７を形成する。
【０１６８】
図１５（Ｃ）に示すように、それぞれのセンサ部１４の受光面１４ａ全体を覆うような位置に、光透過部であるガラス板１７を、その裏面１７ｂ側にエポキシ樹脂等の接着剤（不図示）を用いて固定（固着）する。尚、このガラス板１７の上面は、透過性を向上させるための鏡面加工が施されてある。
【０１６９】
次に、外部端子形成工程として、搭載部３３の表裏間を導通する導体部３９を介して、配線層２４と電気的に接続された外部端子２８を形成する。
【０１７０】
図１６に示すように、先ず、有機樹脂（エポキシ樹脂等）からなる封止材を、ガラス板１７の表面が露出する高さ（ガラス板１７の上面高さ）となるように、ポッティング或いは印刷法によって塗布した後、硬化させて封止層３０を形成する。然る後、ガラス板１７の表面が露出している基板３３を裏返して、露出している導体部３９の頂面上に、第１配線基板４６への接続用バンプである半田ボール２８をリフロー形成する。
【０１７１】
その後、通常のスクライビング用の、後続回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）２５毎に切り出す（図１４（Ｂ）参照）。
【０１７２】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待できる。
【０１７３】
さらに、この実施の形態では、フェイスダウン構造のように、パッケージングを取り付けるための第２配線基板を用いなくても良い。よって、カメラ部の構造を単純化できるので、製品コストの低減を図ることができる。
【０１７４】
＜第７の実施の形態＞
図１７及び図１８を参照して、この発明の第７の実施の形態に係る半導体装置６５及びその製造方法につき説明する。
【０１７５】
この実施の形態の撮像用半導体装置６５は、光透過部であるガラス板１７が、センサ部の上方のみならず搭載部である基板３３全面を覆うように形成されている点が第６の実施の形態との主な相違点である。
【０１７６】
この構成例は、第６の実施の形態と同様にフェイスアップ構造であるため、光透過部であるガラス板を設置するに当たり、フェイスダウン構造のようにポスト部や半田ボール等による配置の制約を受けない。
【０１７７】
よって、ガラス板１７が、半導体チップ１２の主表面１２ａ上に設けられた配線層２４の一部も覆うように設けられていても良く、また、ガラス板１７が半導体チップ１２をオーバーハングして設けられていても良く、また、基板３３を全て覆うような位置、すなわち、半導体装置（パッケージ）の表層全体に形成されるような位置に設けられていても良い。また、こうした構造とすることには、ガラス板１７をセンサ部１４の受光面１４ａを覆う位置に配置する際のマージンを確保できるので、半導体装置の信頼性の向上を図る観点からも好ましい。
【０１７８】
そこで、図１７に示すように、この実施の形態では、例えば、ガラス板１７が基板３３を全て覆うような位置に形成された構成とする。
【０１７９】
また、この実施の形態の半導体装置６５の製造方法は、第６の実施の形態と同様に配線層形成工程までを行う（図１５（Ｂ）参照）。
【０１８０】
その後、封止材塗布工程として、第１半導体チップ１２が埋め込まれるように、第１半導体チップ１２の主表面１２ａ及び不載置面３３ｃ上に光透過性の封止材としてのエポキシ樹脂をスピン塗布する（図１８（Ａ））。
【０１８１】
そして、この構成例では、光透過部形成工程を、塗布した封止材をキュアリング等によって硬化させ封止層３０とする前に行う。
【０１８２】
そこで、この構成例では、搭載面３３ａ上の複数の第１半導体チップ１２の各センサ部１４に対応するガラス板１７が連続してなる、光透過部連続体としての大型の平行板状のガラス２３を用いる。
【０１８３】
そして、このガラス板２３を、基板３３の搭載面３３ａと対向配置させて、複数のセンサ部１４に対する個々のガラス板１７を一括形成する（図１８（Ｂ））。
【０１８４】
こうすることにより、搭載面３３ａ上のすべての半導体チップ１２に対する個々のガラス板１７を一括形成できるのはもとより、封止層３０として形成したエポキシ樹脂をガラス板１７を固定するための接着剤としても兼用することができる。
【０１８５】
その後、第６の実施の形態と同様に外部端子形成工程を行い、半導体装置６５を得る（図１７参照）。
【０１８６】
上述した説明から明らかなように、この実施の形態では、第６の実施の形態と同様の効果を期待することができる。
【０１８７】
さらに、この実施の形態では、第６の実施の形態のように、各半導体チップ１２毎にガラス板１７を個別に形成せずに済むため、第６の実施の形態よりも製造工程の簡略化を図ることができる。
【０１８８】
よって、第６の実施の形態よりも半導体装置の製品コストを低減できるため、量産性の向上を図ることができる。
【０１８９】
＜第８の実施の形態＞
図１９及び図２０を参照して、この発明の第８の実施の形態に係る半導体装置及びその製造方法につき説明する。
【０１９０】
この実施の形態の撮像用半導体装置７５は、光透過部１７が、搭載部３３の膨張係数よりも大きな膨張係数を有する光透過性膜を接着層３０ａとして受光素子部１４の露出面である受光面１４ａを覆う位置に固定されているとき、第１半導体チップ１２を埋め込んで封止する封止層３０のうち不載置面に接する部分には、光透過性膜の膨張係数よりも小さな膨張係数を有する封止材からなる封止層３０ｂが形成されている点が第７の実施の形態との主な相違点である。
【０１９１】
一般に、光透過性であるエポキシ樹脂等の光透過性材料の線膨張係数は大きいことが知られている。
【０１９２】
その結果、エポキシ樹脂のみで封止層３０が形成された半導体装置（第７の実施の形態を参照。）の場合には、当該封止層３０と搭載部である基板３３との間の熱膨張係数の違いに起因してパッケージに反りが発生し、信頼性の低下を引き起こす場合がある。
【０１９３】
そこで、封止層３０のうち、少なくともセンサ部１４とガラス板１７との間の接着剤を兼ねる封止層３０ａをエポキシ樹脂等の光透過性の層とする一方で、その他の封止層部分の少なくとも一部を、当該反りを低減させるような線膨張係数を有する封止材からなる層３０ｂとする。
【０１９４】
そこで、図１９に示すように、撮像用半導体装置７５の封止層３０のうち、第１半導体チップ１２の主表面１２ａ上の絶縁膜１８の高さに至るまでの封止層３０ｂを、当該絶縁膜１８より上側の第１半導体チップ１２が埋め込まれる高さに亘って塗布されている光透過性の層３０ａよりも小さな膨張係数（ここでは、線膨張係数）を有するものとする。
【０１９５】
これにより、封止層３０と基板３３との膨張係数の違いに起因して発生するパッケージの不所望な反りを、抑制することができる。
【０１９６】
また、この実施の形態の半導体装置７５の製造方法は、第７の実施の形態と同様に配線層形成工程までを行う。
【０１９７】
その後、第７の実施の形態と同様に封止材塗布工程を行うが、この実施の形態では、先ず、フィラー含有のエポキシ樹脂（線膨張係数：０．８〜１．５×１０−５／℃）３０ｂを第１半導体チップ１２の主表面１２ａ上の絶縁膜１８の高さに至るまで、ポッティング或いは印刷法によって塗布する（図２０（Ａ））。
【０１９８】
続いて、絶縁膜１８より上側の第１半導体チップ１２が埋め込まれる高さにまで、エポキシ樹脂（線膨張係数：４〜７×１０−５／℃）３０ａをスピン塗布、ポッティング或いは印刷法等によって形成する。（図２０（Ｂ））。尚、さらに、各封止材の弾性率を考慮して、封止層３０ａと３０ｂとの組み合わせを調整すれば、より一層反りの発生を低減することができる。
【０１９９】
そして、封止材塗布工程後、この封止材をキュアリング等によって硬化させ封止層３０とする前に光透過部形成工程を行う（図２０（Ｃ））。
【０２００】
その後、第７の実施の形態と同様に外部端子形成工程を行い、半導体装置７５を得る（図１９参照）。
【０２０１】
上述した説明から明らかなように、この実施の形態では、第７の実施の形態と同様の効果を期待できる。
【０２０２】
さらに、この実施の形態では、封止層と搭載部である基板との間の熱膨張係数の違いに起因して発生するパッケージの反りを低減できるので、信頼性の低下を効果的に抑制できる。
【０２０３】
＜第９の実施の形態＞
図２１及び図２２を参照して、この発明の第９の実施の形態に係る半導体装置８５及びその製造方法につき説明する。
【０２０４】
この実施の形態の撮像用半導体装置８５は、第１半導体チップ１２の第１主表面１２ａ上の第１パッド１６に接続された配線層によって形成される凸設部に対応するように、光透過部１７のうち受光素子部１４の露出面と対向する側の面には凹部が形成されている点が第７の実施の形態との主な相違点である。
【０２０５】
ガラス板１７をセンサ部１４の露出面、従って受光面１４ａを覆う位置に固定するのに用いるエポキシ樹脂等の接着剤（不図示）の膜厚は、当該センサ部１４への入射光の透過率を損なわないためにも薄い方が望ましい。
【０２０６】
そこで、図２１に示すように、ガラス板１７を、既に図８を参照して説明したガラス連続体９１と同様に、受光面１４ａと対向する複数の凸部１７ｘと、この凸部１７ｘの周囲に設けられた凹部１７ｙとを具えた形態とする。但し、この場合には、ポスト部は、基板３３のガラス板１７側には設けられてはいないので、凸部１７ｘの突出高さは、ガラス連続体９１の凸設部９１ａの高さよりも低い。すなわち、この構成例では、ガラス板１７のうちセンサ部１４の受光面１４ａと対向する側の面に、第１主表面１２ａ上の第１パッド１６に接続された配線層２４によって、第１半導体チップ１２の上面１２ａに形成された凸設部に対応するような凹部（溝部）１７ｙが形成されている。この凹部１７ｙにより、ガラス板１７は、配線層２４との接触が回避される。
【０２０７】
これにより、ガラス板１７とセンサ部１４との間の接着剤の膜厚を、第７の実施の形態の場合よりも薄くすることができ、よって、透過率の向上を図ることができる。
【０２０８】
また、この実施の形態の半導体装置８５を製造するに当たり、先ず、光透過部連続体としての凹状ガラス４１を、第７の実施の形態で使用したのと同様な大型の板状のガラス板２３のうち、搭載面３３ａと対向させる面に、第１主表面１２ａの上側に凸設されている配線層２４に対応する凹部（溝部）を、エッチング等によって形成しておく。
【０２０９】
そして、第７の実施の形態と同様に配線層形成工程及び封止材塗布工程までを行う（図１８（Ａ）参照）。
【０２１０】
その後、封止材をキュアリング等によって硬化させる前に、光透過部形成工程として、先に説明した形状の凹状ガラス４１を、当該凹状ガラス４１の凸部が各センサ部１４を覆うような位置に配置して固定する（図２２）。
【０２１１】
その後、第７の実施の形態と同様に外部端子形成工程を行い、半導体装置８５を得る（図２１参照）。
【０２１２】
上述した説明から明らかなように、この実施の形態では、第７の実施の形態と同様の効果を期待できる。
【０２１３】
さらに、この実施の形態では、センサ部とガラスとの間の接着剤の膜厚を第７の実施の形態よりも薄くでき、よって、透過率の向上を期待できる。
【０２１４】
＜第１０の実施の形態＞
図２３から図２５を参照して、この発明の第１０の実施の形態に係る半導体装置６１及びその製造方法につき説明する。
【０２１５】
この実施の形態では、第６の実施の形態と同様にフェイスアップ構造ではあるが、半導体チップ搭載部を回路素子を具える第２半導体チップ６４とし、かつ当該第２半導体チップ６４を配線層２４と電気的に接続させている点が第６の実施の形態との主な相違点である。
【０２１６】
図２３は、この実施の形態のカメラシステム９３の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図２４（Ａ）は、この実施の形態のカメラシステム９３のうちカメラ部９２を構成する撮像用半導体装置６１を概略的に示す平面図である。また、図２４（Ｂ）は、図２４（Ａ）とは必ずしも対応しないが、撮像用半導体装置６１の各構成要素の接続及び配置の様子を説明するためにそれらの接続及び配置関係を変更して概略的に示した断面図である。
【０２１７】
図２３に示すように、この実施の形態のカメラシステム９３は、カメラ部９２のみが第１配線基板４６上に配設され構成されている。すなわち、ここでは、ＤＳＰ等の画像処理装置を配置するためのスペースが設けられていない。
【０２１８】
続いて、図２４（Ａ）及び図２４（Ｂ）を参照して、この発明に係る撮像用半導体装置６１について以下詳細に説明する。
【０２１９】
第１半導体チップ１２は、搭載部である第２半導体チップ６４上に載置され固定されている。そして、この第２半導体チップ６４の主表面である搭載面６４ａ上には、アルミニウムからなる第３パッド６６が、第２半導体チップ６４上に所定間隔毎に配置されている。そして、第２半導体チップ６４は、この第３パッド６６を介して配線層２４と電気的に接続された構成である。尚、第３パッド６６の配置個数と位置はこれに限定されない。
【０２２０】
そして、ここでの第２半導体チップを、例えばＤＳＰ６４する。これにより、撮像用半導体装置６１は、ＤＳＰ６４の載置面６４ｂ上に、第１半導体チップ１２が積層されたパッケージ積層（スタック）型のＭＣＰとなる。
【０２２１】
その結果、高実装度が実現された半導体装置となるため、第１配線基板４６上にＤＳＰ６４を実装するためのスペースを確保する必要がなく、よって、従来よりもカメラシステム９３自体の小型化を実現できる。
【０２２２】
また、ＤＳＰ６４には、当該ＤＳＰ６４の表裏間を導通するための導体部（銅めっき層）６８を有するスルーホール６７が形成されている。そして、当該導体部６８のうち第１平坦面側の端部には、銅箔による第２ランド９４が形成されている。こうして、導体部６８は、配線層２４と第２ランド９４を介して電気的に接続されている。また、導体部６８のうち第２平坦面側の端部には、第１配線基板４６に実装するための半田ボール２８が形成されている。尚、スルーホール６７の配置個数と位置はこれに限定されない。また、外部端子である半田ボール２８の位置についても導体部６８の第４主表面６４ｉ側の端部に限らず、ここから配線をさらに延在させ所定位置に設けられたランド上に半田ボールを形成しても良い。
【０２２３】
また、この構成例での第１半導体チップ１２からの出力信号は、第１パッド１６から配線層２４と、第２ランド９４と、導体部６８とを介して半田ボール２８へ至る経路、及び、第１パッド１６から配線層２４と、第３パッド６６とを介して第２半導体チップ６４へ至る経路の双方またはいずれか一方の経路を経て伝送される。
【０２２４】
続いて、図２５を参照して、この半導体装置６１の製造方法につき、以下説明する。
【０２２５】
先ず、第６の実施の形態と同様に、側壁面形成工程を行う。
【０２２６】
その後、搭載工程では、個片化された第１半導体チップ１２の各々を、第２半導体チップであるＤＳＰ６４の第３主表面である搭載面６４ａのうち、第１の領域としての載置面６４ｂに所定間隔で載置する。このとき、第１半導体チップ１２の裏面１２ｃ及び載置面６４ｂ間を、例えば、ダイスボンド剤（不図示）等によって固定する（図２５（Ａ））。尚、ＤＳＰ６４が具えるスルーホール６７は、例えば、スルーホール形成予定領域に対してドライエッチングによって貫通孔を形成し、この貫通孔をシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）で内壁絶縁した後に、この貫通孔に銅等を充填して形成することができる。
【０２２７】
続いて、配線層形成工程では、第１パッド１６の頂面、第３パッド６６の頂面及び第２ランド９４の頂面を露出させるように、エポキシ樹脂からなる絶縁膜１８を形成する。
【０２２８】
絶縁膜１８を形成した後、第６の実施の形態と同様に、側壁面１２ｂから不載置面６４ｃに亘って配線層２４を形成するが、このとき、配線層２４の他端が、それぞれ接続関係が指定された第３パッド６６又は第２ランド９４と接続されるように形成する。
【０２２９】
その後、第６の実施の形態と同様に外部端子形成工程を行い、半導体装置６１を得る（図２４（Ｂ））。尚、ここでは第６の実施の形態で説明した製造方法を例に挙げて説明したが、これに限定されず、第７〜第９の実施の形態で説明した方法を適宜適用できる。
【０２３０】
上述した説明から明らかなように、この実施の形態では、第７の実施の形態と同様の効果を期待できる。
【０２３１】
さらに、この実施の形態では、パッケージ積層（スタック）型のＭＣＰ構造の半導体装置とすることができるので、従来よりも小型化されたカメラシステムを実現することができる。
【０２３２】
＜第１１の実施の形態＞
図２６から図２９を参照して、この発明の第１１の実施の形態に係る半導体装置１５０につき説明する。
【０２３３】
図２６は、この実施の形態のカメラシステム１７０の主要部の構成の一例を説明するための一部分を、断面として概略的に示す図である。また、図２７（Ａ）は、この実施の形態のカメラシステム１７０のうちカメラ部１６０を構成する撮像用半導体装置１５０を概略的に示す平面図である。また、図２７（Ｂ）は、図２７（Ａ）とは必ずしも対応しないが、撮像用半導体装置１５０の各構成要素の接続及び配置の様子を説明するためにそれらの接続及び配置関係を変更して概略的に示した断面図である。
【０２３４】
図２６に示すように、この実施の形態のカメラシステム１７０は、カメラ部１６０とＤＳＰ等による画像処理装置４５とが、共通の第１配線基板（マザーボード）４６上に配設され構成されている。
【０２３５】
この構成例は、第１の実施の形態と同様のフェイスダウン構造ではあるが、撮像用半導体装置１５０の構成が異なっている点で相違している。
【０２３６】
続いて、図２７（Ａ）及び２７（Ｂ）を参照して、この発明に係る撮像用半導体装置１５０について以下詳細に説明する。
【０２３７】
撮像用半導体装置１５０が具える第１半導体チップ１０４は、第１の実施の形態と同様に、第１主表面としての主表面１０４ａに、受光面が露出されるようにセンサ部１４が配設されている。そして、このセンサ部１４の受光面１４ａはガラス板１７によって覆われている。尚、センサ部１４とガラス板１７との間は、第１の実施の形態と同様に、エポキシ樹脂等の光透過性の接着剤（不図示）によって固定されている。
【０２３８】
また、第１半導体チップ１０４の主表面１０４ａ上には、第１パッド１６が主表面１２ａの外周に沿って所定間隔毎に配置されている。
【０２３９】
そして、この構成例での第１半導体チップ１０４は、支持部である基板１０３のうち第１半導体チップ１０４の搭載面１０３ｅ上に、載置され固定されている。この搭載面１０３ｅのうち、実際に第１半導体チップ１０４が載置されている領域を載置面１０３ｆとし、それ以外の領域を不載置面１０３ｇとする。
【０２４０】
この構成例での第１半導体チップ１０４は、基板１０３側の第２主表面である裏面１０４ｄと、裏面１０４ｄと反対側の第１主表面である主表面１０４ａと、この主表面１０４ａの周縁に接続する傾斜側壁面１０４ｂと、この傾斜側壁面１０４ｂと連続形成されている基板１０３の搭載面１０３ｅに垂直な垂直壁面１０４ｃとを有している。
【０２４１】
この傾斜側壁面１０４ｂは、第１半導体チップの主表面１０４ａと直交する壁面との稜部を斜めに面取りして形成され、その残部が垂直壁面１０４ｃである。
【０２４２】
また、第１半導体チップの裏面１０４ｄ及び基板の載置面１０３ｆ間は、ダイスボンド剤等（不図示）によって固定（固着）されている。また、この構成例の支持部としての基板１０３には、既に説明した種々の基板を使用可能であるが、支持部としての機能を果たすものであれば良い。
【０２４３】
さらに、基板の不載置面１０３ｇには、半導体チップ１０４の側壁を包囲するとともに傾斜側壁面１０４ｂの一部を少なくとも露出させるように、例えば、第１半導体チップ１０４の側壁１０４ｘのうち、傾斜側壁面１０４ｂに至る高さで当該第１半導体チップ１０４を取り囲む、第３主表面１０７ｊと該第３主表面１０７ｊと対向する第４主表面１０７ｋとを具える感光性樹脂（感光性ポリイミド等）からなる枠状部１０７が設けられている。
【０２４４】
また、第１半導体チップ１０４の主表面１０４ａ、傾斜側壁面１０４ｂ及び不載置面１０３ｇの上側には、第１半導体チップ１０４の主表面１０４ａ上の第１パッド１６の頂面を露出させるように、絶縁膜１８が設けられている。また、第１パッド１６は、第２配線基板５３に実装するための半田ボール２８と、専用の配線層２４を介して電気的に個別に接続されている。
【０２４５】
より詳細には、この構成例における配線層２４は、その一端は第１パッド１６に接続されるとともに、第１半導体チップ１０４の傾斜側壁面１０４ｂ上及び枠状部１０７の第３主表面１０７ｊ上を沿うように、主表面１０４ａと枠状部１０７の第３主表面１０７ｊとの間の高低差に応じてその切断面が屈曲するように延在している。
【０２４６】
この配線層２４の延在部分は、当該第１パッド１６と電気的な接続が指定されている半田ボール２８と、ポスト部２６を介して、電気的に接続されている。
【０２４７】
また、第１半導体チップ１０４及び枠状部１０７の上側には、絶縁膜１８及び配線層２４等を覆うように、かつポスト部２０の頂面及びガラス板１７の上面を露出させるように、エポキシ樹脂等による封止層３０が形成されている。この封止層３０の上面は平坦面とする。そして、このポスト部２６上に、第２配線基板５３への接続用の外部端子となる半田ボール２８が形成されている。
【０２４８】
また、この構成例での第１半導体チップ１０４からの出力信号は、各第１パッド１６から配線層２４とポスト部２６とを介して半田ボール２８へ至る経路に伝送される。尚、伝送経路は上述に限られず、目的や設計に応じて種々の配線経路として形成することができる。
【０２４９】
続いて、図２８及び図２９を参照して、この半導体装置１５０の製造方法につき以下説明する。
【０２５０】
先ず、傾斜側壁面形成工程として、第１パッド１６が形成された第１主表面１０４ａ、第１主表面１０４ａと対向する第２主表面１０４ｄ、及び第１及び第２主表面間（１０４ａ、１０４ｄ）を接続している側壁面を有する第１半導体チップのうち第１主表面１０４ａと側壁面との稜部の面取りを行って、傾斜側壁面１０４ｂを有し、かつ第１主表面１０４ａよりも第２主表面１０４ｄの面積が大きいメサ型の第１半導体チップ１０４を得る。
【０２５１】
そのため、図２８（Ａ）に示すように、先ず、個片化前の第１半導体チップ１０４’を複数個具える半導体ウェハ８１を用意する。
【０２５２】
個片化前の第１半導体チップ１０４’には、その主表面１０４ａ上に第１パッド１６が所定間隔で形成されている。このウェハ８１の裏面側を、粘着剤（不図示）が塗られたウェハ固定用テープ４３で接着して固定する。尚、図中には便宜上約２個の個片化前の第１半導体チップ１０４’が図示されているが、これに限定されるものではない。また、半導体ウェハ８１のうち隣接する前駆第１半導体チップ１０４’間には、不図示のスクライブライン（不図示）が形成されている。
【０２５３】
続いて、図２８（Ｂ）に示すように、高速回転するブレード（切削工具）７９等によって、各前駆第１半導体チップ１０４’の稜部の面取りを行う。このとき使用するブレードの刃先は、先端の断面形状がＶ字型となるような角度（頂角）φ（例えば、６０°＜φ＜９０°程度）を有する。このとき、Ｖ字型に切削された溝８９の形成に伴い、前駆第１半導体チップ１０４’に傾斜側壁面１０４ｂが形成される。そして、この傾斜側壁面１０４ｂを形成した後、スクライビング用の、通常のブレード７９等によって個々の第１半導体チップ１０４毎に個片化、すなわち、分離する。
【０２５４】
次に、枠状部形成工程として、第１半導体チップ１０４を、傾斜側壁面１０４ｂの一部を少なくとも露出するように、嵌め込みできる開口部を有する枠状部１０７を支持部１０３上に形成する。
【０２５５】
すなわち、支持部である基板１０３上に枠状部１０７を形成するが、このとき、後述するように後工程においてその枠の内側に第１半導体チップ１０４を、その側壁を包囲するとともに傾斜側壁面１０４ｂの一部を少なくとも露出させるように、収容する。
【０２５６】
すなわち、図２８（Ｃ）に示すように、共通の基板１０３上に、枠状部１０７を構成する感光性樹脂材をスピン塗布した後、例えば、ホトリソグラフィ工程及びキュアリング処理により第３主表面１０７ｊ及び第４主表面１０７ｋを有する枠状部１０７を形成する。尚、枠状部１０７の形成には、この他にも高精度印刷方式等を適用することができる。基板の搭載面１０３ｅのうち、この枠状部１０７で囲まれた基板１０３の露出表面が載置面１０３ｆである。
【０２５７】
次に、搭載工程として、第１半導体チップ１０４を開口部内にはめ込んで支持部１０３上に搭載する。そのため、この第１半導体チップ１０４は、この枠状部１０７に、実質的に隙間なく嵌め込まれる大きさとなっている。
【０２５８】
図２９（Ａ）に示すように、個片化した第１半導体チップ１０４の各々を、共通基板１０３上の所定位置、ここでは載置面１０３ｆに載置する。この載置面１０３ｆに第１半導体チップ１０４を載置すると、第１半導体チップ１０４の側壁が枠状部１０７によって包囲される。このとき、第１半導体チップ１０４の裏面１０４ｄと載置面１０３ｆとの間を、例えば、ダイスボンド剤等（不図示）によって固定する。尚、この構成例では、枠状部１０７を構成する感光性樹脂を完全に硬化させる前（例えば、予備硬化時等）に第１半導体チップ１０４を載置面１０３ｆ上に載置することにより、第１半導体チップ１０４及び感光性樹脂１０７間の密着性をさらに向上させることができる。その結果、第１半導体チップ１０４及び感光性樹脂１０７間の隙間（ボイド）の発生を抑制でき、耐湿性に優れた界面を形成できる。
【０２５９】
次に、配線層形成工程として、第１パッド１６に一端が電気的に接続されるとともに、該第１パッド１６から、第１主表面１０４ａ及び傾斜側壁面１０４ｂに沿って、枠状部１０７の第１平坦面である主表面１０７ｊの上側へと延在する配線層２４を形成する。
【０２６０】
そこで、図２９（Ｂ）に示すように、先ず、第１半導体チップ１０４の主表面１０４ａ及び傾斜側壁面１０４ｂと枠状部１０７の主表面１０７ｊとに亘って、第１パッド１６の頂面を露出させるように、エポキシ樹脂からなる絶縁膜１８を形成する。
【０２６１】
絶縁膜１８の下地面を構成する第１半導体チップ１０４の主表面１０４ａと枠状部１０７の表面との間には高低差（段差）があるため、絶縁膜はこの段差に対応して形成される。
【０２６２】
続いて、銅からなる配線層２４を、第１パッド１６にその一端が接続されるように、かつ絶縁膜１８上を傾斜側壁面１０４ｂから枠状部１０７の主表面１０７ｊ上に亘って、上述した主表面１０４ａと枠状部１０７の第３主表面１０７ｊとの間の高低差に応じてその切断面が屈曲して延在するように、ホトリソグラフィー工程及びスパッタ等によってパターニング形成する。
【０２６３】
このとき、配線層２４のうち、主表面１０４ａと傾斜側壁面１０４ｂとの境界上、及び傾斜側壁面１０４ｂと第３主表面との境界上に位置する部分（図中ｚで囲まれた部分）の、配線層２４の延在方向と実質直交する方向（図示の紙面と直交する方向）に有する幅を、配線層２４の他（残り）の部分の当該幅よりも広くなるように形成するのが良い。
【０２６４】
その結果、衝撃や応力の集中に弱いこうした境界上の配線層２４を補強することができる。
【０２６５】
次に、光透過部形成工程として、受光素子部であるセンサ部１４の受光面１４ａを覆うような位置に、当該センサ部１４への入射光を透過する位置に光透過部であるガラス板１７を形成する。
【０２６６】
図２９（Ｃ）に示すように、先ず、絶縁膜１８の表面に延在している配線層２４上に、銅からなるポスト部２６をホトリソグラフィー工程及びめっき等によって形成する。また、銅ポスト部２６を形成した後、熱酸化等によりポスト部２６の表面に薄い酸化膜を形成しても良い。この場合、ポスト部２６及び後述する封止層３０間の密着性が高まり両者界面からの水分侵入を抑制できるので、さらに信頼性が向上する。
【０２６７】
続いて、各センサ部１４の受光面１４ａの全体を覆うような位置に、光透過部であるガラス板１７をエポキシ樹脂等の接着剤（不図示）によってそれぞれ個別に固定（固着）する。このガラス板１７の上面１７ａは、透過性を向上させるための鏡面加工が施されてある。
【０２６８】
次に、外部端子形成工程として、配線層２４を介して第１パッド１６と電気的に接続される外部端子を形成する。
【０２６９】
図２９（Ｄ）に示すように、エポキシ樹脂等の封止材からなる封止層３０を、トランスファーモールド法や印刷法を用いてポスト部２６が隠れる程度に形成する。その後、ポスト部２６及び封止層３０がガラス板１７の上面と同一の高さになるように、グラインダー（研磨工具）等によってグラインド（研磨）する。この研磨によって、全てのポスト部２６頂面を露出させて外部端子（半田ボール）用の搭載面を形成する。尚、ポスト部２６を形成する際に、ポスト部２６のそれぞれを鉛直方向に同一高さに形成可能な場合は、フィルム成形法等によって外部端子用搭載面形成のための研磨工程を省略することも可能である。
【０２７０】
然る後、この露出する外部端子用の搭載面上に、第２配線基板５３への接続用の外部端子である半田ボール２８をリフロー形成する。尚、必要に応じて、外部端子搭載面と半田ボール２８との間にバリアメタル層等を形成しても良い。
【０２７１】
その後、通常のスクライビング用の、高速回転ブレード（切削工具）等（不図示）によって、各半導体装置（パッケージ）１５０毎に切り出す（図２７（Ｂ）参照）。
【０２７２】
上述した説明から明らかなように、この実施の形態では、第２の実施の形態と同様の効果を期待することができる。
【０２７３】
さらに、この実施の形態では、第１半導体チップの側壁の一部に上述したような傾斜側壁面を設けたことにより、第１半導体チップの側壁のうち当該枠状部から露出する部分を傾斜側壁面とすれば良い。そのため、この実施の形態では、第１半導体チップの傾斜側壁面以外の側壁を、垂直壁（垂直端面）とすることができる。
【０２７４】
よって、第２の実施の形態のように、チップの裏面に至るダイシングにより傾斜した側壁面を形成する場合に比べて当該傾斜側壁面形成のためのダイシングの深さを浅くできるので、ウェハのダイシングラインの幅を縮めることができる。
【０２７５】
その結果、ウェハ１枚当たりのチップ収集数の向上を図ることができ、半導体装置の製品コストの上昇を抑制することができる。
【０２７６】
また、摩耗し易いＶ字型刃ブレードの使用量を低減できるので、第１の実施の形態に比べて、当該ブレードの寿命が長くなるうえに第１半導体チップ毎に個片化する際の切削時間を短縮できる。
【０２７７】
＜第１２の実施の形態＞
図３０を参照して、この発明の第１２の実施の形態に係る半導体装置１８０につき説明する。
【０２７８】
図３０に示すように、この実施の形態の半導体装置１８０には支持部である基板１０３が具備されていない点が、第１１の実施の形態との主な相違点である。
【０２７９】
また、この実施の形態の半導体装置１８０の製造方法は、第１１の実施の形態で説明した搭載工程を行うに当たり、支持部として、低接着な表面特性を有する基板（不図示）を用いる。尚、低接着性な表面特性を有する基板としては、例えば、光プラズマによるアッシング処理やＣＦ４プラズマ処理による疎水基の導入等が施された、硬化後のポリイミド膜等を使用することができる。
【０２８０】
そして、第１１の実施の形態と同様にして外部端子形成工程まで行った後、この実施の形態では、基板１０３をバキューム等によって剥離して除去する支持部除去工程を行って半導体装置１８０を得る。
【０２８１】
上述した説明から明らかように、この実施の形態では、第２の実施の形態と同様の効果を得ることができる。
【０２８２】
さらに、この実施の形態では、支持部である基板１０３を具備しない構成であるため、第１１の実施の形態よりも半導体装置の薄膜化を図ることができる。
【０２８３】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【０２８４】
例えば、上述した各実施の形態ではＢＧＡ型について説明したが、この発明をＬＧＡ型に任意好適に適用させても良い。
【０２８５】
【発明の効果】
上述した説明から明らかなように、この発明によれば、撮像用半導体装置として用いて好適な半導体装置を、従来よりも少ない工程数によって、かつ単純化された構造として得ることができる。
【０２８６】
その結果、半導体装置及び当該半導体装置を用いたカメラシステムの製造コストを従来よりも低減でき、生産性の向上を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図２】（Ａ）は、この発明の第１の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１の実施の形態の半導体装置の一部を示す概略断面図である。
【図３】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図４】この発明の第２の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図５】（Ａ）は、この発明の第２の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第２の実施の形態の半導体装置の一部を示す概略断面図である。
【図６】（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図７】（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図８】この発明の第３の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図９】（Ａ）〜（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１０】この発明の第５の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図１１】（Ａ）は、この発明の第５の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第５の実施の形態の半導体装置の一部を示す概略断面図である。
【図１２】（Ａ）及び（Ｂ）は、この発明の第５の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１３】この発明の第６の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図１４】（Ａ）は、この発明の第６の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第６の実施の形態の半導体装置の一部を示す概略断面図である。
【図１５】（Ａ）〜（Ｃ）は、この発明の第６の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１６】この発明の第６の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１７】この発明の第７の実施の形態の半導体装置を示す概略断面図である。
【図１８】（Ａ）及び（Ｂ）は、この発明の第７の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図１９】この発明の第８の実施の形態の半導体装置を示す概略断面図である。
【図２０】（Ａ）〜（Ｃ）は、この発明の第８の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２１】この発明の第９の実施の形態の半導体装置を示す概略断面図である。
【図２２】この発明の第９の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２３】この発明の第１０の実施の形態の半導体装置を具えるカメラシステムを示す概略断面図である。
【図２４】（Ａ）は、この発明の第１０の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１０の実施の形態の半導体装置の一部を示す概略断面図である。
【図２５】（Ａ）及び（Ｂ）は、この発明の第１０の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２６】この発明の第１１の実施の形態の半導体装置を具えるカメラシステムを示す概略側面図である。
【図２７】（Ａ）は、この発明の第１１の実施の形態の半導体装置を示す概略平面図であり、（Ｂ）は、この発明の第１１の実施の形態の半導体装置の一部を示す概略断面図である。
【図２８】（Ａ）〜（Ｃ）は、この発明の第１１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図２９】（Ａ）〜（Ｄ）は、この発明の第１１の実施の形態の半導体装置の製造工程の説明に供する概略断面図である。
【図３０】この発明の第１２の実施の形態の半導体装置を示す概略断面図である。
【符号の説明】
５、１２、１０４：第１半導体チップ
５ａ、１２ａ、１０４ａ：第１半導体チップの主表面（第１主表面）
１０、２５、６１、６５、７５、８５、９５、１５０、１８０：撮像用半導体装置（半導体装置）
１２ｂ：第１半導体チップの側壁面
１２ｃ：第１半導体チップの裏面（第２主表面）
１２ｘ：第１半導体チップの側壁
１２’、１０４’：個片化前の第１半導体チップ
１４：センサ部（受光素子部）
１４ａ：センサ部の受光面
１５、１５’：周辺回路部
１５ａ：周辺取り巻き領域
１６：第１パッド
１６ａ：第１パッドの頂面
１７：ガラス板（光透過部）
１７ａ：ガラス板の上面
１７ｂ：ガラス板の裏面
１７ｘ：ガラス連続体の凸部
１７ｙ：ガラス連続体の凹部（溝）
１８：絶縁膜
２３：板状ガラス（光透過部連続体）
２４：配線層（再配線層）
２６：ポスト部
２６ａ：ポスト部の頂面
２８：半田ボール（外部端子）
２９：板状ガラス（予備ガラス板）
３０、３０ａ、３０ｂ：封止層
３３、３４：基板（半導体チップ搭載部）
３３ａ、３４ａ：基板の搭載面（第３主表面）
３３ｂ、３４ｂ：基板の載置面
３３ｃ、３４ｃ：基板の不載置面
３３ｉ、３４ｉ；基板の裏面（第４主表面）
３５、４７、８１：半導体ウェハ
３８、６７：スルーホール（貫通孔）
３９、６８：導体部
４１：凹状ガラス（光透過部連続体）
４２：第１ランド
４２ａ：第１ランドの頂面
４３：ウェハ固定用テープ
４４：ブレード（Ｖ字型刃付き）
４５：ＤＳＰ（画像処理装置）
４６：第１配線基板（マザーボード）
５０、６９、７９、８０、９２、１６０：カメラ部
５１：レンズ
５３：第２配線基板
５５：カバー
５７：ピン
５９：溝
６２：第２パッド
６２ａ：第２パッドの頂面
６６：第３パッド
６４、７３：ＤＳＰ（第２半導体チップ（半導体チップ搭載部））
６４ａ、７３ａ：ＤＳＰの搭載面（第３主表面）
６４ｂ、７３ｂ：ＤＳＰの載置面
６４ｃ、７３ｃ：ＤＳＰの不載置面
６４ｉ、７３ｉ：ＤＳＰの裏面（第４主表面）
７１：第１構造体
７７：第２構造体（光透過部連続体）
７７ａ：第２構造体の凹部
７７ｂ：第２構造体の凸部
７９：ブレード（Ｖ字型刃無し）
８１、９３、１００、１２０、１４０、１７０：カメラシステム
８８’：前駆治具
８８：治具
９１：ガラス連続体（光透過部連続体）
９１ａ：ガラス連続体の凸部
９１ｂ：ガラス連続体の凹部（溝）
９４：第２ランド
１０３：基板（支持部）
１０３ｅ：基板の搭載面
１０３ｆ：基板の載置面
１０３ｇ：基板の不載置面
１０４ｂ：第１半導体チップの傾斜側壁面
１０４ｃ：第１半導体チップの垂直壁面
１０４ｄ：第１半導体チップの裏面（第２主表面）
１０４ｘ：第１半導体チップの側壁
１０７：感光性樹脂（枠状部）
１０７ｊ：感光性樹脂の主表面（第３主表面）
１０７ｋ：感光性樹脂の裏面（第４主表面）
Claims (21)
- 第１半導体チップの外形寸法と実質的に同一の外形寸法でパッケージングされている半導体装置であって、
前記第１半導体チップの主表面に設けられた第１パッドと、
前記第１半導体チップの前記主表面にその受光面が露出するように設けられた受光素子部と、
前記受光素子部の受光面を覆うように設けられ、前記受光素子部への入射光を透過する光透過部と、
前記第１パッドに電気的に接続されていて、前記第１パッドから、前記第１半導体チップの前記主表面に沿って延在している配線層と、
前記配線層と対向する位置に設けられていて、前記第１パッドと前記配線層を介して電気的に接続された外部端子と
を具えることを特徴とする半導体装置。 - 第１主表面、該第１主表面と対向していて該第１主表面よりも大面積の第２主表面、及び該第１主表面と第２主表面との間を接続する側壁面を有する第１半導体チップと、
前記第１半導体チップの第１主表面に設けられた第１パッドと、
前記第１半導体チップの第１主表面にその受光面が露出するように設けられた受光素子部と、
前記受光素子部の受光面を覆うように設けられ、前記受光素子への入射光を透過する光透過部と、
前記第１半導体チップの第２主表面が対面する第１の領域と該第１の領域を囲む第２の領域とを有する第３主表面と、該第３主表面と対向する第４主表面とを有する半導体チップ搭載部と、
前記第１パッドに電気的に接続されていて、前記第１パッドから、前記第１主表面及び前記側壁面に沿って、前記第２の領域上へと延在している配線層と、
前記第２の領域の上側に設けられていて、前記第１パッドと前記配線層を介して電気的に接続された外部端子と
を具えることを特徴とする半導体装置。 - 第１主表面、該第１主表面と対向していて該第１主表面よりも大面積の第２主表面、及び該第１主表面と第２主表面との間を接続する側壁面を有する第１半導体チップと、
前記第１半導体チップの第１主表面に設けられた第１パッドと、
前記第１半導体チップの第１主表面にその受光面が露出するように設けられた受光素子部と、
前記受光素子部の受光面を覆うように設けられ、前記受光素子部への入射光を透過する光透過部と、
前記第１半導体チップの第２主表面が対面する第１の領域と該第１の領域を囲む第２の領域とを有する第３主表面と、該第３主表面と対向する第４主表面とを有する半導体チップ搭載部と、
前記第１パッドに電気的に接続されていて、前記第１パッドから、前記第１主表面及び前記側壁面に沿って、前記第２の領域上へと延在している配線層と、
前記第４主表面側に設けられていて、前記搭載部の表裏を導通する導体部を介して前記配線層と電気的に接続された外部端子と
を具えることを特徴とする半導体装置。 - 請求項３に記載の半導体装置において、前記光透過部は、光透過性膜を接着層として前記受光素子部の受光面を覆う位置に固定されており、及び
前記光透過性膜は、前記第１半導体チップを埋め込んで封止する封止層を形成していることを特徴とする半導体装置。 - 請求項３に記載の半導体装置において、前記光透過部は、前記搭載部の膨張係数よりも大きな膨張係数を有する光透過性膜を接着層として前記受光素子部の受光面を覆う位置に固定されており、及び
前記光透過部の下側に、前記第１半導体チップを埋め込んで封止する封止層を具え、
該封止層のうち前記第２の領域の上側には、前記光透過性膜の膨張係数よりも小さな膨張係数を有する封止材で形成されていることを特徴とする半導体装置。 - 請求項３ないし５のいずれか一項に記載の半導体装置にお て、前記光透過部のうち前記受光素子部の受光面と対向する面の面積が、前記受光素子部の受光面よりも大面積となるように形成されており、及び
前記光透過部は凸部と該凸部の周囲に設けられた凹部を具え、前記凸部は前記受光面と対向配置されており、前記凹部は前記配線層と非接触状態で該配線層と対向配置されていることを特徴とする半導体装置。 - 請求項２ないし６のいずれか一項に記載の半導体装置において、前記半導体チップ搭載部を第２半導体チップとし、該第２半導体チップは前記配線層と電気的に接続されていること特徴とする半導体装置。
- 第１主表面、該第１主表面と対向していて該第１主表面よりも大面積の第２主表面、及び該第１主表面と第２主表面との間を接続している側壁面であって、該側壁面と前記第１主表面との稜部が面取りされて形成された傾斜側壁面が設けられた前記側壁面を有する第１半導体チップと、
前記第１半導体チップの第１主表面に設けられた第１パッドと、
前記第１半導体チップの第１主表面にその受光面が露出するように設けられた受光素子部と、
前記受光素子部の受光面を覆うように設けられ、前記受光素子への入射光を透過する光透過部と、
前記傾斜側壁面の、少なくとも前記第１主表面側の面領域を露出させるように、前記第１半導体チップを包囲していて、第３主表面と該第３主表面と対向する第４主表面とを有する枠状部と、
前記第１パッドに電気的に接続されていて、前記第１パッドから、前記第１主表面及び前記傾斜側壁面に沿って、前記第３主表面上へと延在している配線層と、
前記第３主表面上に設けられていて、前記第１パッドと前記配線層を介して電気的に接続された外部端子と
を具えることを特徴とする半導体装置。 - 請求項１、２、７及び８のいずれか一項に記載の半導体装置において、前記配線層と前記外部端子との間に設けられたポスト部と、前記配線層上及び前記ポスト部の側面上に設けられた封止層とを具え、前記ポスト部の表面には酸化膜が形成されていることを特徴とする半導体装置。
- 請求項２ないし９のいずれか一項に記載の半導体装置において、前記配線層のうち、前記第１主表面と前記側壁面との境界上に位置する部分の幅が、前記配線層の残りの部分よりも幅広に形成されていることを特徴とする半導体装置。
- 請求項１ないし１０のいずれか一項に記載の半導体装置と、前記受光素子部と対向配置されており該受光素子部への入射光を集光するレンズと、前記半導体装置が前記受光素子部への入射光に応答して出力する電気信号を処理する画像処理装置とを具えることを特徴とするカメラシステム。
- 第１パッドを具える主表面と、該主表面にその受光面が露出するように受光素子部が形成された第１半導体チップに、前記第１パッドに電気的に接続されるとともに、前記第１パッドから、前記主表面へと延在する配線層を形成する配線層形成工程と、
前記受光素子部の受光面を覆うような位置に、該受光素子部への入射光を透過する光透過部を形成する光透過部形成工程と、
前記配線層と対向する位置に、前記第１パッドと前記配線層を介して電気的に接続される外部端子を形成する外部端子形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 第１パッドを具える第１主表面と、該第１主表面と対向していて該第１主表面よりも大面積を有する第２主表面とを具えており、前記第１主表面にその受光面が露出するように受光素子部が形成された第１半導体チップに、前記第１主表面と第２主表面との間を接続する側壁面を形成する側壁面形成工程と、
前記側壁面が形成された前記第１半導体チップを、第１の領域と該第１の領域を囲む第２の領域とを有する第３主表面と、該第３主表面と対向する第４主表面とを有する半導体チップ搭載部の、前記第１の領域上に搭載する搭載工程と、
前記第１パッドに電気的に接続されるとともに、前記第１パッドから、前記第１主表面及び前記側壁面に沿って、前記第２の領域上へと延在する配線層を形成する配線層形成工程と、
前記受光素子部の受光面を覆うような位置に、該受光素子部への入射光を透過する光透過部を形成する光透過部形成工程と、
前記第２の領域の上側に、前記第１パッドと前記配線層を介して電気的に接続されるように外部端子を形成する外部端子形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 第１パッドを具える第１主表面と、該第１主表面と対向していて該第１主表面よりも大面積を有する第２主表面とを具えており、前記第１主表面にその受光面が露出するように受光素子部が形成された第１半導体チップに、前記第１主表面と第２主表面との間を接続する側壁面を形成する側壁面形成工程と、
前記側壁面が形成された前記第１半導体チップを、第１の領域と該第１の領域を囲む第２の領域とを有する第３主表面と、該第３主表面と対向する第４主表面とを有する半導体チップ搭載部の、前記第１の領域上に搭載する搭載工程と、
前記第１パッドに電気的に接続されるとともに、前記第１パッドから、前記第１主表面及び前記側壁面に沿って、前記第２の領域上へと延在する配線層を形成する配線層形成工程と、
前記受光素子部の受光面を覆うような位置に、該受光素子部への入射光を透過する光透過部を形成する光透過部形成工程と、
前記第４主表面側に、前記搭載部の表裏を導通する導体部を介して前記配線層と電気的に接続された外部端子を形成する外部端子形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項１４に記載の半導体装置の製造方法において、前記配線層形成工程の後であって前記光透過部形成工程の前に、前記半導体チップ搭載部及び前記第１半導体チップの上側に、前記第１半導体チップが埋め込まれるように光透過性の封止材を塗布する封止材塗布工程を行い、前記光透過部形成工程を、前記受光素子部を覆う位置に塗布された前記封止材の硬化前に行うことを特徴とする半導体装置の製造方法。
- 請求項１４に記載の半導体装置の製造方法において、前記配線層形成工程の後であって前記光透過部形成工程の前に、前記半導体チップ搭載部及び前記第１半導体チップの上側に前記第１半導体チップが埋め込まれるように封止層を形成する封止材塗布工程を行うに当たり、前記受光素子部の受光面を覆う位置に前記半導体チップ搭載部の膨張係数よりも大きな膨張係数を有する光透過性の封止材を塗布する場合には、少なくとも前記第２の領域の上側に、前記光透過性膜の膨張係数よりも小さな膨張係数を有する封止材を塗布するとともに、前記光透過部形成工程を、前記受光素子部の受光面を覆う位置に塗布された前記光透過性の封止材の硬化前に行うことを特徴とする半導体装置の製造方法
- 請求項１４ないし１６のいずれか一項に記載の半導体装置の製造方法において、前記光透過部形成工程で、前記光透過部の前記受光素子部の受光面と対向する面の面積を前記受光面よりも大面積とする場合には、前記光透過部として、前記受光面と対向する位置に凸部が形成されており、かつ該凸部の周囲であって前記配線層と非接触な状態で対向する位置に凹部が形成されたものを用いることを特徴とする半導体装置の製造方法。
- 第１パッドを具える第１主表面と、該第１主表面と対向していて該第１主表面よりも大面積を有する第２主表面とを具えており、前記第１主表面にその受光面が露出するように受光素子部が形成された第１半導体チップの、前記第１主表面と、前記第１主表面と前記第２主表面との間を接続する側壁面との稜部の面取りを行って、傾斜側壁面を形成する傾斜側壁面形成工程と、
支持部上に、第３主表面と該第３主表面と対向する第４主表面とを有するとともに、前記傾斜側壁面の少なくとも前記第１主表面側の面領域を露出させて配置するための開口部を有する枠状部を、前記第４主表面と前記支持部とが対向配置されるように形成する枠状部形成工程と、
前記第１半導体チップを前記開口部内に配置して、該第１半導体チップを前記支持部上に搭載する搭載工程と、
前記第１パッドに電気的に接続されるとともに、該第１パッドから、前記第１主表面及び前記傾斜側壁面に沿って、前記第３主表面上へと延在する配線層を形成する配線層形成工程と、
前記受光素子部の受光面を覆うような位置に、該受光素子部への入射光を透過する光透過部を形成する光透過部形成工程と、
前記第３主表面上に、前記第１パッドと前記配線層を介して電気的に接続されるように外部端子を形成する外部端子形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項１８に記載の半導体装置の製造方法において、前記搭載工程の後に、前記支持部を除去する支持部除去工程を含むことを特徴とする半導体装置の製造方法。
- 請求項１２、１３または１８のいずれか一項に記載の半導体装置の製造方法において、前記光透過部形成工程では、所定距離離間された複数の前記光透過部が接着された治具を、前記光透過部が前記受光素子部の受光面を覆うような所定位置に配置して接着させた後、前記光透過部を前記治具から剥離して残置させることを特徴とする半導体装置の製造方法。
- 請求項１２ないし２０のいずれか一項に記載の半導体装置の製造方法において、前記光透過部形成工程では、複数の前記第１半導体チップに対して共通の光透過部連続体によって、前記複数の第１半導体チップに対する前記光透過部の形成を同時に行うことを特徴とする半導体装置の製造方法。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100372116C (zh) * | 2004-09-22 | 2008-02-27 | 日月光半导体制造股份有限公司 | 接触式传感器封装构造及其制造方法 |
| JP2008085195A (ja) * | 2006-09-28 | 2008-04-10 | Fujifilm Corp | 固体撮像装置の製造方法及び固体撮像装置 |
| JP2008219854A (ja) * | 2007-02-05 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 光学デバイス，光学デバイスウエハおよびそれらの製造方法、ならびに光学デバイスを搭載したカメラモジュールおよび内視鏡モジュール |
| JP2010027821A (ja) * | 2008-07-18 | 2010-02-04 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP4759677B2 (ja) * | 2004-06-29 | 2011-08-31 | ラウンド ロック リサーチ リミテッド ライアビリティー カンパニー | パッケージ化マイクロ電子イメージャおよびマイクロ電子イメージャをパッケージ化する方法 |
| JP2011198852A (ja) * | 2010-03-17 | 2011-10-06 | Fujifilm Corp | マイクロレンズ非搭載の光電変換膜積層型固体撮像素子及びその製造方法並びに撮像装置 |
| US8455902B2 (en) | 2007-02-05 | 2013-06-04 | Panasonic Corporation | Optical device and method for manufacturing optical device, and camera module and endoscope module equipped with optical device |
| US9190443B2 (en) | 2013-03-12 | 2015-11-17 | Optiz Inc. | Low profile image sensor |
| US9666730B2 (en) | 2014-08-18 | 2017-05-30 | Optiz, Inc. | Wire bond sensor package |
| US9996725B2 (en) | 2016-11-03 | 2018-06-12 | Optiz, Inc. | Under screen sensor assembly |
| US10396060B2 (en) | 2017-11-17 | 2019-08-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10259795A1 (de) * | 2002-12-19 | 2004-07-08 | Siemens Ag | Bilderzeugungsvorrichtung zum Einbau im Dachbereich oder im Aussenspiegel eines Kraftfahrzeuges |
| TWI234884B (en) * | 2003-12-31 | 2005-06-21 | Advanced Semiconductor Eng | Image sensor package and method for manufacturing the same |
| KR100664316B1 (ko) * | 2004-12-23 | 2007-01-04 | 삼성전자주식회사 | 이미지 센서 패키지, 고체촬상장치 및 그 제조방법 |
| JP2006270009A (ja) * | 2005-02-25 | 2006-10-05 | Seiko Epson Corp | 電子装置の製造方法 |
| WO2006120309A2 (fr) * | 2005-05-11 | 2006-11-16 | Stmicroelectronics Sa | Microplaquette de silicium ayant des plages de contact inclinees et module electronique comprenant une telle microplaquette |
| TWI268627B (en) * | 2005-07-27 | 2006-12-11 | Impac Technology Co Ltd | Image sensing module and method for packing the same |
| KR100790994B1 (ko) * | 2006-08-01 | 2008-01-03 | 삼성전자주식회사 | 이미지 센서 패키지, 그 제조 방법 및 이미지 센서패키지를 포함하는 이미지 센서 모듈 |
| US7772107B2 (en) * | 2006-10-03 | 2010-08-10 | Sandisk Corporation | Methods of forming a single layer substrate for high capacity memory cards |
| KR100769722B1 (ko) * | 2006-10-10 | 2007-10-24 | 삼성전기주식회사 | 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법 |
| US8138027B2 (en) | 2008-03-07 | 2012-03-20 | Stats Chippac, Ltd. | Optical semiconductor device having pre-molded leadframe with window and method therefor |
| JP5692217B2 (ja) * | 2010-03-16 | 2015-04-01 | 日本電気株式会社 | 機能素子内蔵基板 |
| JP4970606B1 (ja) * | 2011-03-31 | 2012-07-11 | 株式会社東芝 | テレビジョン装置及び電子機器 |
| CN104051489B (zh) * | 2013-03-12 | 2017-09-08 | 奥普蒂兹公司 | 小轮廓图像传感器 |
| US9219091B2 (en) * | 2013-03-12 | 2015-12-22 | Optiz, Inc. | Low profile sensor module and method of making same |
| US20150130000A1 (en) * | 2013-11-12 | 2015-05-14 | Teng Yen Lin | Chip package structure and method for manufacturing the same |
| JP6479536B2 (ja) * | 2015-03-31 | 2019-03-06 | パナソニック デバイスＳｕｎｘ株式会社 | 光電センサ |
| US10672937B2 (en) * | 2015-09-02 | 2020-06-02 | Pixart Imaging Inc. | Optical sensor module and sensor chip thereof |
| US20190181115A1 (en) | 2017-12-08 | 2019-06-13 | Dialog Semiconductor (Uk) Limited | Wafer Level Molded PPGA (Pad Post Grid Array) for Low Cost Package |
| US20220173256A1 (en) * | 2020-12-02 | 2022-06-02 | Texas Instruments Incorporated | Optical sensor packages with glass members |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964049A (ja) * | 1995-08-30 | 1997-03-07 | Oki Electric Ind Co Ltd | チップサイズパッケージ及びその製造方法 |
| JPH09199701A (ja) * | 1996-01-16 | 1997-07-31 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2000323510A (ja) * | 1999-05-11 | 2000-11-24 | Shinko Electric Ind Co Ltd | 柱状電極付き半導体ウエハ及びその製造方法並びに半導体装置 |
| JP2000353762A (ja) * | 1999-06-11 | 2000-12-19 | Toppan Printing Co Ltd | 配線材料及びそれを用いた導体配線層 |
| JP2001144204A (ja) * | 1999-11-16 | 2001-05-25 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001298050A (ja) * | 2000-04-14 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2002118207A (ja) * | 2000-07-24 | 2002-04-19 | Tobu Denshi Kk | 半導体パッケージ及びその製造方法 |
| JP2002270859A (ja) * | 2000-11-27 | 2002-09-20 | Mitsui Chemicals Inc | 光電素子用パッケージおよびその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4388128A (en) * | 1980-03-17 | 1983-06-14 | Matsushita Electric Industrial Co., Ltd. | Solid-state color-image sensor and process for fabricating the same |
| IL106892A0 (en) * | 1993-09-02 | 1993-12-28 | Pierre Badehi | Methods and apparatus for producing integrated circuit devices |
| IL108359A (en) * | 1994-01-17 | 2001-04-30 | Shellcase Ltd | Method and device for creating integrated circular devices |
| US5622608A (en) * | 1994-05-05 | 1997-04-22 | Research Foundation Of State University Of New York | Process of making oxidation resistant high conductivity copper layers |
| IL123207A0 (en) | 1998-02-06 | 1998-09-24 | Shellcase Ltd | Integrated circuit device |
| JP3497722B2 (ja) * | 1998-02-27 | 2004-02-16 | 富士通株式会社 | 半導体装置及びその製造方法及びその搬送トレイ |
| US6333565B1 (en) * | 1998-03-23 | 2001-12-25 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument |
| JP3420703B2 (ja) * | 1998-07-16 | 2003-06-30 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3769997B2 (ja) | 1999-09-22 | 2006-04-26 | セイコーエプソン株式会社 | マルチチップパッケージの製造方法 |
| JP2001156250A (ja) | 1999-11-24 | 2001-06-08 | Seiko Epson Corp | 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器 |
| JP3829562B2 (ja) | 1999-12-27 | 2006-10-04 | セイコーエプソン株式会社 | マルチチップ、マルチチップパッケージ、半導体装置および電子機器 |
| JP2001358997A (ja) | 2000-06-12 | 2001-12-26 | Mitsubishi Electric Corp | 半導体装置 |
| US6740950B2 (en) * | 2001-01-15 | 2004-05-25 | Amkor Technology, Inc. | Optical device packages having improved conductor efficiency, optical coupling and thermal transfer |
-
2002
- 2002-11-08 JP JP2002325771A patent/JP2004165191A/ja active Pending
-
2003
- 2003-10-31 US US10/697,315 patent/US7525167B2/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0964049A (ja) * | 1995-08-30 | 1997-03-07 | Oki Electric Ind Co Ltd | チップサイズパッケージ及びその製造方法 |
| JPH09199701A (ja) * | 1996-01-16 | 1997-07-31 | Olympus Optical Co Ltd | 固体撮像装置 |
| JP2000323510A (ja) * | 1999-05-11 | 2000-11-24 | Shinko Electric Ind Co Ltd | 柱状電極付き半導体ウエハ及びその製造方法並びに半導体装置 |
| JP2000353762A (ja) * | 1999-06-11 | 2000-12-19 | Toppan Printing Co Ltd | 配線材料及びそれを用いた導体配線層 |
| JP2001144204A (ja) * | 1999-11-16 | 2001-05-25 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001298050A (ja) * | 2000-04-14 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2002118207A (ja) * | 2000-07-24 | 2002-04-19 | Tobu Denshi Kk | 半導体パッケージ及びその製造方法 |
| JP2002270859A (ja) * | 2000-11-27 | 2002-09-20 | Mitsui Chemicals Inc | 光電素子用パッケージおよびその製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4759677B2 (ja) * | 2004-06-29 | 2011-08-31 | ラウンド ロック リサーチ リミテッド ライアビリティー カンパニー | パッケージ化マイクロ電子イメージャおよびマイクロ電子イメージャをパッケージ化する方法 |
| CN100372116C (zh) * | 2004-09-22 | 2008-02-27 | 日月光半导体制造股份有限公司 | 接触式传感器封装构造及其制造方法 |
| JP2008085195A (ja) * | 2006-09-28 | 2008-04-10 | Fujifilm Corp | 固体撮像装置の製造方法及び固体撮像装置 |
| US8455902B2 (en) | 2007-02-05 | 2013-06-04 | Panasonic Corporation | Optical device and method for manufacturing optical device, and camera module and endoscope module equipped with optical device |
| JP2008219854A (ja) * | 2007-02-05 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 光学デバイス，光学デバイスウエハおよびそれらの製造方法、ならびに光学デバイスを搭載したカメラモジュールおよび内視鏡モジュール |
| JP2010027821A (ja) * | 2008-07-18 | 2010-02-04 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2011198852A (ja) * | 2010-03-17 | 2011-10-06 | Fujifilm Corp | マイクロレンズ非搭載の光電変換膜積層型固体撮像素子及びその製造方法並びに撮像装置 |
| US9190443B2 (en) | 2013-03-12 | 2015-11-17 | Optiz Inc. | Low profile image sensor |
| KR101571964B1 (ko) | 2013-03-12 | 2015-11-25 | 옵티즈 인코포레이티드 | 로우 프로파일 이미지 센서 |
| US9666730B2 (en) | 2014-08-18 | 2017-05-30 | Optiz, Inc. | Wire bond sensor package |
| US9893213B2 (en) | 2014-08-18 | 2018-02-13 | Optiz, Inc. | Method of forming a wire bond sensor package |
| US9996725B2 (en) | 2016-11-03 | 2018-06-12 | Optiz, Inc. | Under screen sensor assembly |
| US10396060B2 (en) | 2017-11-17 | 2019-08-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060043514A1 (en) | 2006-03-02 |
| US7525167B2 (en) | 2009-04-28 |
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