JP3769997B2 - マルチチップパッケージの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はマルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを三次元的に積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、特許第２８７０５３０号公報に開示されているように、半導体チップをインターポーザに実装したモジュールを形成し、これらモジュール同士を互いにハンダバンプにより電気的接続を図って積層する構造のものが一般的である。また、インターポーザを用いない構成例として特許第２８７１６３６号公報に開示しているものがある。これはチップを絶縁樹脂を介在させて積層し、この積層体の電極部分にレーザ照射により開孔を形成し、導電性樹脂で孔を埋め込み、最下層のチップ部分でハンダバンプによりプリント基板に実装するような構造としている。
【０００４】
【発明が解決しようとする課題】
ところが、前者のインターポーザを用いた積層構造のマルチチップパッケージでは積層厚さが厚くなっていしまい、薄型パッケージとすることができない。また、後者のようにチップを直接接合するタイプでは、各層のチップ電極相互を接続するのに導電性樹脂をスルーホールに注入する構成となっているが、層間でチップ電極と導電性樹脂との電気的接続を確実になすことは困難で、特に数十μｍの間に導電性樹脂が的確に充填されずに接続不良を発生するおそれがあった。しかも、この後者のパッケージでは、開孔部分に導電性樹脂を孔に埋め込む方法の開示がない。
【０００５】
本発明は、上記従来の問題点に着目してなされたもので、積層される半導体チップの電極と層間接続をなすスルーホールに設定される導通手段との電気的接続を確実に実現できるとともに、積層してマルチチップ化する場合の接合作業を効率よく実現できるようにした半導体チップ、ならびにこれを利用したマルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法を提供することを目的とする。また、マルチチップパッケージをマザーボードに実装する場合の配線距離を短くすることができ、これにより電気的特性が良好な半導体装置や電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチチップパッケージは、積層された半導体チップに共通する電極パッド部分を貫通し一直線上に配列されたスルーホールを有し、各チップのスルーホール開口部分に設けられ前記チップ電極パッドと導通されるメタライズ層を有し、一直線上に配列されたスルーホール内には溶解ハンダにより形成前記メタライズ層と導通された柱状導電シャフトを埋め込んでなることを特徴としている。
【０００７】
また、本発明に係る半導体装置は、積層された半導体チップに共通する電極パッド部分を貫通し一直線上に配列されたスルーホールを有し、各チップのスルーホール開口部分に設けられ前記チップ電極パッドと導通されるメタライズ層を有し、一直線上に配列されたスルーホール内には溶解ハンダにより形成され前記メタライズ層と導通された柱状導電シャフトを埋め込んでなるマルチチップパッケージを備え、このマルチチップパッケージを前記半導体チップにおける電極パッドと同一の配列パターンにて形成された外部電極を有するマザーボードに実装してなることを特徴とするものである。
【０００８】
更に、本発明に係る電子機器は、上述のマルチパッケージまたは半導体装置を備えた構成としている。
【０００９】
本発明に係るマルチチップパッケージの製造方法は、信号入出力用の電極パッドを有する半導体チップに前記電極パッド部分にてチップを貫通するスルーホールを形成した後、このスルーホールの開口部に前記電極パッドと導通されるメタライズ層を延設形成した後、スルーホール開口部のメタライズ層上にハンダボールを搭載して半導体チップを前記スルーホールが一直線上に配列するように複数枚積層し、このチップ積層体をリフロー処理することにより前記ハンダボールを一括溶解して一直線上に配列したスルーホール内に溶解ハンダを封入して各電極パッドを導通する柱状導電シャフトを形成することを特徴とする。
【００１０】
この場合において、前記スルーホールは電極パッドの中心開口部に臨まれたシリコン基板に異方性エッチングを施すことにより断面Ｖ字状の開口を形成し、基板裏面をラッピングすることにより形成すればよく、あるいは、前記スルーホールは電極パッドの中心開口部に臨まれたシリコン基板部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板表裏面に形成することにより連通形成するように構成することができる。
【００１１】
更に本発明に係るマルチチップパッケージの製造方法としては、信号入出力用の電極パッドを有する半導体チップに対し、前記電極パッドの中心開口部に臨まれたシリコン基板部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板表裏面に形成することにより連通形成されたスルーホールを形成した後、当該スルーホールの電極パッド側開口部に前記電極パッドと導通されるメタライズ層を延設形成し、スルーホール開口部のメタライズ層上にハンダボールを搭載して半導体チップを複数積層するとともに、前記ハンダボールにより前記スルーホールが一直線上に配列するようにセルフアライメントを行わせ、このチップ積層体をリフロー処理することにより前記ハンダボールを一括溶解して一直線上に配列したスルーホール内に溶解ハンダを封入して各電極パッドを導通する柱状導電シャフトを形成するようにしてもよい。
【００１２】
【発明の実施の形態】
以下に、本発明に係るマルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法の具体的実施の形態を図面を参照して詳細に説明する。
【００１３】
図１は実施形態に係る半導体マルチチップパッケージ１０を実装した半導体装置１２の模式図である。半導体マルチチップパッケージ１０を構成する半導体チップ１４は複数枚（図示の例では４枚）を積層一体化して構成される。各チップ１４はメモリ素子として構成した場合、電源ライン、データライン、アドレスラインの各電極あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、これらのチップ電極はチップ平面上において共通配置することができるので、チップ１４を積層することで垂直方向に共通の電極が同一の縁直線上に配置され、上下間のチップ電極の導通を図ることで、実装密度をチップ積層枚数分まで増大することができる。
【００１４】
この実施形態に係るマルチチップパッケージ１０は、積層された半導体チップ１４に共通する電極パッド１６部分を貫通し一直線上に配列されたスルーホール１８を有し、各チップ１４のスルーホール１８の開口部分に設けられ前記電極パッド１６と導通されるメタライズ層２０を有し、一直線上に配列されたスルーホール１８内には溶解ハンダにより形成前記メタライズ層２０と導通された柱状導電シャフト２２を埋め込んだ構造とされている。
【００１５】
このようなマルチチップパッケージ１０は、メモリ素子として用いられる半導体チップ１４を積層一体化して形成されるが、予め半導体チップ１４の電極パッド１６部分にスルーホール１８を形成し、スルーホール１８の開口に電極パッド１６と導通するメタライズ層２０を形成した上で積層するようにしている。この具体的な製造工程を図３を参照して説明する。
【００１６】
半導体チップ１４は、トランジスタ、抵抗素子、配線などの各種素子が形成されている結晶面方位が（１００）面のシリコン単結晶基板２４の表面に層間分離用の酸化シリコン膜２６Ａを介してアルミニウムからなる電極パッド１６が形成されている。更に最上表層には保護用の酸化シリコン膜２６Ｂが電極パッド１６の外表面部のみを臨ませるように形成されている。電極パッド１６は中央部分を矩形に開孔したもので、このくり貫き開口部分から層間分離用の酸化膜２６Ａが臨まれせている。このような半導体チップ１４に対し、まず、電極パッド１６の中央部から臨む酸化シリコン膜２６Ａを開口させ、単結晶シリコン基板２４を露出させる（図３（１））。そして、この開口窓２８部分を通じて異方性エッチング（ＴＭＡＨ）を行なうようにしている。この異方性エッチングにより、（１００）面と５４．７４度をなす（１１１）面で囲まれた断面Ｖ字形で全体的には逆ピラミッド状のくぼみ３０が形成される（図３（２））。このくぼみ３０の深さは（１１１）面が互いに交わる終端部まで進行させることができ、前記窓２８の開口幅Ｗを調整することで正確に制御することができる、実施形態ではくぼみ３０の底部幅Ｂが５０〜１００μｍ程度になるまでエッチングを進行させるようにしている。
【００１７】
このような異方性エッチングを行なった後、半導体チップ１４の裏面側のラッピングを行なってくぼみ３０の底を開口させることによりチップ１４の表裏面に貫通するスルーホール１８を形成している（図３（３））。次いで、スルーホール１８の内面およびチップ裏面を含む前面に絶縁用シリコン膜３２を形成する（図３（４））。これによってスルーホール１８やチップ裏面に露出している単結晶シリコンとの間の絶縁が確保される。絶縁用シリコン膜３２は外部素子との間で信号の入出力をする電極パッド１６の表面にも形成されるので、このパッド部分の酸化シリコン膜３２の開口を行なわせる（図３（５））。信号入出力の経路を確保するためである。
【００１８】
このようにしてスルーホール１８が形成され、当該スルーホール１８の形成によって露出状態となるシリコン面上に絶縁酸化シリコン膜３２を形成した後は、前記チップ電極パッド１６と導通されるメタライズ層２０をスルーホール１８の傾斜面まで延長形成するようにしている。このメタライズ処理は導電性金属材料のスパッタにより行なうようにしている。実施形態ではＣｒ／Ａｕスパッタによるメタライズ層２０を形成した後、パターニングを行なって、図２に示すように、逆ピラミッド状のくぼみ３０の相対向する傾斜面に延設させている（図３（６））。
【００１９】
次に、上述のように異方性エッチングとバックラッピングによりスルーホール１８を形成し、当該スルーホール１８の開口面に延設されたメタライズ層２０を形成してなる半導体チップ１４の積層化処理が行なわれる。これは、各半導体チップ１４のスルーホール１８が断面Ｖ字状に開口されているので、ここにハンダボール３４を搭載しておき、このハンダボール３４搭載のチップ１４を必要枚数だけ重ね合わせるとともに、チップ間で共通する電極パッド１６が一直線上に配列するようにアライメントして積層配置するのである（図３（７））。このとき積層される半導体チップ１４間にポリイミドなどの接着層を介在させてもよい。この場合には電極パッド１６部分を開口させた構成としておけばよい。
【００２０】
このようにハンダボール３４を介在させたチップ積層体１４Ｍは図示しないリフロー炉に供給され、ハンダボール３４を一括して溶解させることにより、図１に示すように、一直線上に配列したスルーホール１８内に溶解ハンダを封入して各電極パッド１６を導通する柱状導電シャフト２２を形成するのである。このとき、最下層の半導体チップ１４のスルーホール出口部分に柱状導電シャフト２２の先端部を突出させ、これが外部接続端子３６となるようにチップ積層体１４Ｍの下面部分に型枠を配置しておけばよい。ハンダボール３４は各半導体チップ１４のスルーホール１８の内容積を埋め込み可能な体積量を有するものを用いればよく、このため、リフロー炉に供給されるチップ積層体１４Ｍの積層高さが、溶解ハンダの固化後のマルチチップパッケージ１０とされた場合の積層高さより高くなる場合があるが、これはチップ積層体１４Ｍを挟着保持する治具を用いてリフロー炉に供給すればよい。
【００２１】
このようにして得られたマルチチップパッケージ１０は、個々の半導体チップ１４における共通する電極パッド１６同士がメタライズ層２０を通じて柱状導電シャフト２２と導通状態となっており、当該柱状導電シャフト２２の最下端に突出形成された部分は、パッケージとしての外部接続端子３６として利用することができる。したがって、図１に示しているように、マザーボード３８に半導体チップ１４の電極パッド１６と同様に外部電極パッド４０を配列しておき、この外部電極パッド４０に搭載されたハンダボール４２に上記外部接続端子３６を溶着することで、マルチチップパッケージ１０をマザーボード３８にフェイスダウン方式で実装することができる。このようにすることで、マルチチップパッケージ１０とマザーボード３８の配線距離を最短に設定することができるのである。
【００２２】
次に、図４には第２の実施形態に係るマルチチップパッケージの製造方法を示す工程図を示している。この実施形態は、半導体チップ１４にスルーホール１８を形成するのにバックラッピングを行なわず、電極パッド１６の中心開口部に臨まれたシリコン基板２４部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板２４の表裏面に形成することにより連通形成するようにした点が異なる。
【００２３】
すなわち、第１の実施形態の場合と同様に、半導体チップ１４は、トランジスタ、抵抗素子、配線などの各種素子が形成されている結晶面方位が（１００）面のシリコン単結晶基板２４の表面に層間分離用の酸化シリコン膜２６Ａを介してアルミニウムからなる電極パッド１６が形成されている。更に最上表層には保護用の酸化シリコン膜２６Ｂが電極パッド１６の外表面部のみを臨ませるように形成されている。電極パッド１６は中央部分を矩形に開孔したもので、このくり貫き開口部分から層間分離用の酸化膜２６Ａが臨ませている。このような半導体チップ１４に対し、裏面側にも耐Ｓｉエッチング膜となる酸化シリコン膜２７を形成しておく。そして、まず、電極パッド１６の中央開口部分に臨む酸化シリコン膜２６Ａを開口させ、またチップ裏面の酸化シリコン膜２７をこの開口と対称となるように開口させ、単結晶シリコン基板２４を露出させる（図４（１））。そして、この開口窓２８、２９部分を通じて異方性エッチング（ＴＭＡＨ）を行なうようにしている。この異方性エッチングにより、（１００）面と５４．７４度をなす（１１１）面で囲まれた断面Ｖ字形で全体的には逆ピラミッド状のくぼみ３０がシリコン基板２４の表裏面に形成される（図４（２））。前記窓２８、２９の開口幅Ｗを調整することで、シリコン基板２４の厚み方向の中央部で上記くぼみ３０同士が連通状態になる。これにより中央部が絞られたスルーホール１８が形成される。中央の絞り部分の開口幅が５０〜１００μｍ程度になるように開口幅を設定すればよい。
【００２４】
このような異方性エッチングを行なった後、スルーホール１８の内面およびチップ裏面を含む前面に絶縁用シリコン膜３２を形成する（図４（３））。これによってスルーホール１８に露出している単結晶シリコンとの間の絶縁が確保される。絶縁用シリコン膜３２は外部素子との間で信号の入出力する電極パッド１６の表面にも形成されるので、このパッド部分の酸化シリコン膜３２の開口を行なわせる（図４（４））。信号入出力の経路を確保するためである。
【００２５】
このようにしてスルーホール１８が形成され、当該スルーホール１８の形成によって露出状態となるシリコン面上に絶縁酸化シリコン膜３２を形成した後は、前記チップ電極パッド１６と導通されるメタライズ層２０をスルーホール１８の上部開口部分の傾斜面まで延長形成するようにしている。このメタライズ処理は第１実施形態と同様にＣｒ／Ａｕスパッタによりメタライズ層２０を形成し、パターニングを行なっている（図４（５））。
【００２６】
次に、上記メタライズ層２０が形成された半導体チップ１４の積層化処理が行なわれる。これは、各半導体チップ１４のスルーホール１８の上部開口部分断面Ｖ字状に開口されているので、ここにハンダボール３４を搭載しておき、このハンダボール３４搭載のチップ１４を必要枚数だけ重ね合わせるとともに、チップ間で共通する電極パッド１６が一直線上に配列するようにアライメントして積層配置するのである（図４（６））。このときハンダボール３４は上層チップ１４のスルーホール１６における下部開口に嵌合する。これによって、積層される半導体チップ１４同士のセルフアライメントが実現される。
【００２７】
このようにハンダボール３４を介在させセルフアライメントされたチップ積層体１４Ｍは図示しないリフロー炉に供給され、ハンダボール３４を一括して溶解させることにより、図１に示した例と同様に、一直線上に配列したスルーホール１８内に溶解ハンダが封入され、各電極パッド１６を導通する柱状導電シャフト２２が形成されるのである。最下層の半導体チップ１４のスルーホール出口部分に柱状導電シャフト２２の先端部を突出させ、これが外部接続端子３６として用いるのは第１の実施形態と同様である。
【００２８】
この第２の実施形態によれば、マルチチップパッケージとしての厚さは第１の実施形態に比較しておよそ２倍となるが、ハンダボール３４によるセルフアライメントが行われるので、製造処理が簡易化される利点がある。
【００２９】
また、図５には、本発明の実施の形態に係る半導体装置１１００を実装した回路基板１０００を示している。回路基板１０００には、例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１１００の外部電極とを電気的に接続することでそれらの電気的導通が図られる。
【００３０】
なお、半導体装置１１００は、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００３１】
そして、この回路基板１０００を備える電子機器として、図６にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板１０００を備えているため、性能を向上させることができる。
【００３２】
【発明の効果】
以上説明したように、本発明は、積層された半導体チップに共通する電極パッド部分を貫通し一直線上に配列されたスルーホールを有し、各チップのスルーホール開口部分に設けられ前記チップ電極パッドと導通されるメタライズ層を有し、一直線上に配列されたスルーホール内には溶解ハンダにより形成前記メタライズ層と導通された柱状導電シャフトを埋め込んで形成するように構成したので、積層される半導体チップの電極と層間接続をなすスルーホールに設定される導通手段との電気的接続を確実に実現できるとともに、積層してマルチチップ化する場合の接合作業を効率よく実現できる効果が得られる。
【図面の簡単な説明】
【図１】実施形態に係るマルチチップパッケージを実装した半導体装置の要部断面図である。
【図２】実施形態に係るマルチチップパッケージのスルーホール部分の平面図である。
【図３】実施形態に係るマルチチップパッケージの製造工程の説明図である。
【図４】第２の実施形態にマルチチップパッケージの製造工程の説明図である。
【図５】実施形態に係るマルチチップパッケージの回路基板への適用例の説明図である。
【図６】実施形態に係るマルチチップパッケージの電子機器への適用例の説明図である。
【符号の説明】
１０ マルチチップパッケージ
１２ 半導体装置
１４ 半導体チップ
１６ 電極パッド
１８ スルーホール
２０ メタライズ層
２２ 柱状導電シャフト
２４ 単結晶シリコン基板
２６（２６Ａ、２６Ｂ） 酸化シリコン膜
２７ 酸化シリコン膜
２８、２９ 開口窓
３０ くぼみ
３２ 絶縁用シリコン膜
３４ ハンダボール
３６ 外部電極端子
３８ マザーボード
４０ 外部電極パッド
４２ ハンダボール
【発明の属する技術分野】
本発明はマルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを三次元的に積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、特許第２８７０５３０号公報に開示されているように、半導体チップをインターポーザに実装したモジュールを形成し、これらモジュール同士を互いにハンダバンプにより電気的接続を図って積層する構造のものが一般的である。また、インターポーザを用いない構成例として特許第２８７１６３６号公報に開示しているものがある。これはチップを絶縁樹脂を介在させて積層し、この積層体の電極部分にレーザ照射により開孔を形成し、導電性樹脂で孔を埋め込み、最下層のチップ部分でハンダバンプによりプリント基板に実装するような構造としている。
【０００４】
【発明が解決しようとする課題】
ところが、前者のインターポーザを用いた積層構造のマルチチップパッケージでは積層厚さが厚くなっていしまい、薄型パッケージとすることができない。また、後者のようにチップを直接接合するタイプでは、各層のチップ電極相互を接続するのに導電性樹脂をスルーホールに注入する構成となっているが、層間でチップ電極と導電性樹脂との電気的接続を確実になすことは困難で、特に数十μｍの間に導電性樹脂が的確に充填されずに接続不良を発生するおそれがあった。しかも、この後者のパッケージでは、開孔部分に導電性樹脂を孔に埋め込む方法の開示がない。
【０００５】
本発明は、上記従来の問題点に着目してなされたもので、積層される半導体チップの電極と層間接続をなすスルーホールに設定される導通手段との電気的接続を確実に実現できるとともに、積層してマルチチップ化する場合の接合作業を効率よく実現できるようにした半導体チップ、ならびにこれを利用したマルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法を提供することを目的とする。また、マルチチップパッケージをマザーボードに実装する場合の配線距離を短くすることができ、これにより電気的特性が良好な半導体装置や電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチチップパッケージは、積層された半導体チップに共通する電極パッド部分を貫通し一直線上に配列されたスルーホールを有し、各チップのスルーホール開口部分に設けられ前記チップ電極パッドと導通されるメタライズ層を有し、一直線上に配列されたスルーホール内には溶解ハンダにより形成前記メタライズ層と導通された柱状導電シャフトを埋め込んでなることを特徴としている。
【０００７】
また、本発明に係る半導体装置は、積層された半導体チップに共通する電極パッド部分を貫通し一直線上に配列されたスルーホールを有し、各チップのスルーホール開口部分に設けられ前記チップ電極パッドと導通されるメタライズ層を有し、一直線上に配列されたスルーホール内には溶解ハンダにより形成され前記メタライズ層と導通された柱状導電シャフトを埋め込んでなるマルチチップパッケージを備え、このマルチチップパッケージを前記半導体チップにおける電極パッドと同一の配列パターンにて形成された外部電極を有するマザーボードに実装してなることを特徴とするものである。
【０００８】
更に、本発明に係る電子機器は、上述のマルチパッケージまたは半導体装置を備えた構成としている。
【０００９】
本発明に係るマルチチップパッケージの製造方法は、信号入出力用の電極パッドを有する半導体チップに前記電極パッド部分にてチップを貫通するスルーホールを形成した後、このスルーホールの開口部に前記電極パッドと導通されるメタライズ層を延設形成した後、スルーホール開口部のメタライズ層上にハンダボールを搭載して半導体チップを前記スルーホールが一直線上に配列するように複数枚積層し、このチップ積層体をリフロー処理することにより前記ハンダボールを一括溶解して一直線上に配列したスルーホール内に溶解ハンダを封入して各電極パッドを導通する柱状導電シャフトを形成することを特徴とする。
【００１０】
この場合において、前記スルーホールは電極パッドの中心開口部に臨まれたシリコン基板に異方性エッチングを施すことにより断面Ｖ字状の開口を形成し、基板裏面をラッピングすることにより形成すればよく、あるいは、前記スルーホールは電極パッドの中心開口部に臨まれたシリコン基板部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板表裏面に形成することにより連通形成するように構成することができる。
【００１１】
更に本発明に係るマルチチップパッケージの製造方法としては、信号入出力用の電極パッドを有する半導体チップに対し、前記電極パッドの中心開口部に臨まれたシリコン基板部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板表裏面に形成することにより連通形成されたスルーホールを形成した後、当該スルーホールの電極パッド側開口部に前記電極パッドと導通されるメタライズ層を延設形成し、スルーホール開口部のメタライズ層上にハンダボールを搭載して半導体チップを複数積層するとともに、前記ハンダボールにより前記スルーホールが一直線上に配列するようにセルフアライメントを行わせ、このチップ積層体をリフロー処理することにより前記ハンダボールを一括溶解して一直線上に配列したスルーホール内に溶解ハンダを封入して各電極パッドを導通する柱状導電シャフトを形成するようにしてもよい。
【００１２】
【発明の実施の形態】
以下に、本発明に係るマルチチップパッケージ、半導体装置、および電子機器、並びにこれらの製造方法の具体的実施の形態を図面を参照して詳細に説明する。
【００１３】
図１は実施形態に係る半導体マルチチップパッケージ１０を実装した半導体装置１２の模式図である。半導体マルチチップパッケージ１０を構成する半導体チップ１４は複数枚（図示の例では４枚）を積層一体化して構成される。各チップ１４はメモリ素子として構成した場合、電源ライン、データライン、アドレスラインの各電極あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、これらのチップ電極はチップ平面上において共通配置することができるので、チップ１４を積層することで垂直方向に共通の電極が同一の縁直線上に配置され、上下間のチップ電極の導通を図ることで、実装密度をチップ積層枚数分まで増大することができる。
【００１４】
この実施形態に係るマルチチップパッケージ１０は、積層された半導体チップ１４に共通する電極パッド１６部分を貫通し一直線上に配列されたスルーホール１８を有し、各チップ１４のスルーホール１８の開口部分に設けられ前記電極パッド１６と導通されるメタライズ層２０を有し、一直線上に配列されたスルーホール１８内には溶解ハンダにより形成前記メタライズ層２０と導通された柱状導電シャフト２２を埋め込んだ構造とされている。
【００１５】
このようなマルチチップパッケージ１０は、メモリ素子として用いられる半導体チップ１４を積層一体化して形成されるが、予め半導体チップ１４の電極パッド１６部分にスルーホール１８を形成し、スルーホール１８の開口に電極パッド１６と導通するメタライズ層２０を形成した上で積層するようにしている。この具体的な製造工程を図３を参照して説明する。
【００１６】
半導体チップ１４は、トランジスタ、抵抗素子、配線などの各種素子が形成されている結晶面方位が（１００）面のシリコン単結晶基板２４の表面に層間分離用の酸化シリコン膜２６Ａを介してアルミニウムからなる電極パッド１６が形成されている。更に最上表層には保護用の酸化シリコン膜２６Ｂが電極パッド１６の外表面部のみを臨ませるように形成されている。電極パッド１６は中央部分を矩形に開孔したもので、このくり貫き開口部分から層間分離用の酸化膜２６Ａが臨まれせている。このような半導体チップ１４に対し、まず、電極パッド１６の中央部から臨む酸化シリコン膜２６Ａを開口させ、単結晶シリコン基板２４を露出させる（図３（１））。そして、この開口窓２８部分を通じて異方性エッチング（ＴＭＡＨ）を行なうようにしている。この異方性エッチングにより、（１００）面と５４．７４度をなす（１１１）面で囲まれた断面Ｖ字形で全体的には逆ピラミッド状のくぼみ３０が形成される（図３（２））。このくぼみ３０の深さは（１１１）面が互いに交わる終端部まで進行させることができ、前記窓２８の開口幅Ｗを調整することで正確に制御することができる、実施形態ではくぼみ３０の底部幅Ｂが５０〜１００μｍ程度になるまでエッチングを進行させるようにしている。
【００１７】
このような異方性エッチングを行なった後、半導体チップ１４の裏面側のラッピングを行なってくぼみ３０の底を開口させることによりチップ１４の表裏面に貫通するスルーホール１８を形成している（図３（３））。次いで、スルーホール１８の内面およびチップ裏面を含む前面に絶縁用シリコン膜３２を形成する（図３（４））。これによってスルーホール１８やチップ裏面に露出している単結晶シリコンとの間の絶縁が確保される。絶縁用シリコン膜３２は外部素子との間で信号の入出力をする電極パッド１６の表面にも形成されるので、このパッド部分の酸化シリコン膜３２の開口を行なわせる（図３（５））。信号入出力の経路を確保するためである。
【００１８】
このようにしてスルーホール１８が形成され、当該スルーホール１８の形成によって露出状態となるシリコン面上に絶縁酸化シリコン膜３２を形成した後は、前記チップ電極パッド１６と導通されるメタライズ層２０をスルーホール１８の傾斜面まで延長形成するようにしている。このメタライズ処理は導電性金属材料のスパッタにより行なうようにしている。実施形態ではＣｒ／Ａｕスパッタによるメタライズ層２０を形成した後、パターニングを行なって、図２に示すように、逆ピラミッド状のくぼみ３０の相対向する傾斜面に延設させている（図３（６））。
【００１９】
次に、上述のように異方性エッチングとバックラッピングによりスルーホール１８を形成し、当該スルーホール１８の開口面に延設されたメタライズ層２０を形成してなる半導体チップ１４の積層化処理が行なわれる。これは、各半導体チップ１４のスルーホール１８が断面Ｖ字状に開口されているので、ここにハンダボール３４を搭載しておき、このハンダボール３４搭載のチップ１４を必要枚数だけ重ね合わせるとともに、チップ間で共通する電極パッド１６が一直線上に配列するようにアライメントして積層配置するのである（図３（７））。このとき積層される半導体チップ１４間にポリイミドなどの接着層を介在させてもよい。この場合には電極パッド１６部分を開口させた構成としておけばよい。
【００２０】
このようにハンダボール３４を介在させたチップ積層体１４Ｍは図示しないリフロー炉に供給され、ハンダボール３４を一括して溶解させることにより、図１に示すように、一直線上に配列したスルーホール１８内に溶解ハンダを封入して各電極パッド１６を導通する柱状導電シャフト２２を形成するのである。このとき、最下層の半導体チップ１４のスルーホール出口部分に柱状導電シャフト２２の先端部を突出させ、これが外部接続端子３６となるようにチップ積層体１４Ｍの下面部分に型枠を配置しておけばよい。ハンダボール３４は各半導体チップ１４のスルーホール１８の内容積を埋め込み可能な体積量を有するものを用いればよく、このため、リフロー炉に供給されるチップ積層体１４Ｍの積層高さが、溶解ハンダの固化後のマルチチップパッケージ１０とされた場合の積層高さより高くなる場合があるが、これはチップ積層体１４Ｍを挟着保持する治具を用いてリフロー炉に供給すればよい。
【００２１】
このようにして得られたマルチチップパッケージ１０は、個々の半導体チップ１４における共通する電極パッド１６同士がメタライズ層２０を通じて柱状導電シャフト２２と導通状態となっており、当該柱状導電シャフト２２の最下端に突出形成された部分は、パッケージとしての外部接続端子３６として利用することができる。したがって、図１に示しているように、マザーボード３８に半導体チップ１４の電極パッド１６と同様に外部電極パッド４０を配列しておき、この外部電極パッド４０に搭載されたハンダボール４２に上記外部接続端子３６を溶着することで、マルチチップパッケージ１０をマザーボード３８にフェイスダウン方式で実装することができる。このようにすることで、マルチチップパッケージ１０とマザーボード３８の配線距離を最短に設定することができるのである。
【００２２】
次に、図４には第２の実施形態に係るマルチチップパッケージの製造方法を示す工程図を示している。この実施形態は、半導体チップ１４にスルーホール１８を形成するのにバックラッピングを行なわず、電極パッド１６の中心開口部に臨まれたシリコン基板２４部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板２４の表裏面に形成することにより連通形成するようにした点が異なる。
【００２３】
すなわち、第１の実施形態の場合と同様に、半導体チップ１４は、トランジスタ、抵抗素子、配線などの各種素子が形成されている結晶面方位が（１００）面のシリコン単結晶基板２４の表面に層間分離用の酸化シリコン膜２６Ａを介してアルミニウムからなる電極パッド１６が形成されている。更に最上表層には保護用の酸化シリコン膜２６Ｂが電極パッド１６の外表面部のみを臨ませるように形成されている。電極パッド１６は中央部分を矩形に開孔したもので、このくり貫き開口部分から層間分離用の酸化膜２６Ａが臨ませている。このような半導体チップ１４に対し、裏面側にも耐Ｓｉエッチング膜となる酸化シリコン膜２７を形成しておく。そして、まず、電極パッド１６の中央開口部分に臨む酸化シリコン膜２６Ａを開口させ、またチップ裏面の酸化シリコン膜２７をこの開口と対称となるように開口させ、単結晶シリコン基板２４を露出させる（図４（１））。そして、この開口窓２８、２９部分を通じて異方性エッチング（ＴＭＡＨ）を行なうようにしている。この異方性エッチングにより、（１００）面と５４．７４度をなす（１１１）面で囲まれた断面Ｖ字形で全体的には逆ピラミッド状のくぼみ３０がシリコン基板２４の表裏面に形成される（図４（２））。前記窓２８、２９の開口幅Ｗを調整することで、シリコン基板２４の厚み方向の中央部で上記くぼみ３０同士が連通状態になる。これにより中央部が絞られたスルーホール１８が形成される。中央の絞り部分の開口幅が５０〜１００μｍ程度になるように開口幅を設定すればよい。
【００２４】
このような異方性エッチングを行なった後、スルーホール１８の内面およびチップ裏面を含む前面に絶縁用シリコン膜３２を形成する（図４（３））。これによってスルーホール１８に露出している単結晶シリコンとの間の絶縁が確保される。絶縁用シリコン膜３２は外部素子との間で信号の入出力する電極パッド１６の表面にも形成されるので、このパッド部分の酸化シリコン膜３２の開口を行なわせる（図４（４））。信号入出力の経路を確保するためである。
【００２５】
このようにしてスルーホール１８が形成され、当該スルーホール１８の形成によって露出状態となるシリコン面上に絶縁酸化シリコン膜３２を形成した後は、前記チップ電極パッド１６と導通されるメタライズ層２０をスルーホール１８の上部開口部分の傾斜面まで延長形成するようにしている。このメタライズ処理は第１実施形態と同様にＣｒ／Ａｕスパッタによりメタライズ層２０を形成し、パターニングを行なっている（図４（５））。
【００２６】
次に、上記メタライズ層２０が形成された半導体チップ１４の積層化処理が行なわれる。これは、各半導体チップ１４のスルーホール１８の上部開口部分断面Ｖ字状に開口されているので、ここにハンダボール３４を搭載しておき、このハンダボール３４搭載のチップ１４を必要枚数だけ重ね合わせるとともに、チップ間で共通する電極パッド１６が一直線上に配列するようにアライメントして積層配置するのである（図４（６））。このときハンダボール３４は上層チップ１４のスルーホール１６における下部開口に嵌合する。これによって、積層される半導体チップ１４同士のセルフアライメントが実現される。
【００２７】
このようにハンダボール３４を介在させセルフアライメントされたチップ積層体１４Ｍは図示しないリフロー炉に供給され、ハンダボール３４を一括して溶解させることにより、図１に示した例と同様に、一直線上に配列したスルーホール１８内に溶解ハンダが封入され、各電極パッド１６を導通する柱状導電シャフト２２が形成されるのである。最下層の半導体チップ１４のスルーホール出口部分に柱状導電シャフト２２の先端部を突出させ、これが外部接続端子３６として用いるのは第１の実施形態と同様である。
【００２８】
この第２の実施形態によれば、マルチチップパッケージとしての厚さは第１の実施形態に比較しておよそ２倍となるが、ハンダボール３４によるセルフアライメントが行われるので、製造処理が簡易化される利点がある。
【００２９】
また、図５には、本発明の実施の形態に係る半導体装置１１００を実装した回路基板１０００を示している。回路基板１０００には、例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１１００の外部電極とを電気的に接続することでそれらの電気的導通が図られる。
【００３０】
なお、半導体装置１１００は、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図れる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００３１】
そして、この回路基板１０００を備える電子機器として、図６にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った回路基板１０００を備えているため、性能を向上させることができる。
【００３２】
【発明の効果】
以上説明したように、本発明は、積層された半導体チップに共通する電極パッド部分を貫通し一直線上に配列されたスルーホールを有し、各チップのスルーホール開口部分に設けられ前記チップ電極パッドと導通されるメタライズ層を有し、一直線上に配列されたスルーホール内には溶解ハンダにより形成前記メタライズ層と導通された柱状導電シャフトを埋め込んで形成するように構成したので、積層される半導体チップの電極と層間接続をなすスルーホールに設定される導通手段との電気的接続を確実に実現できるとともに、積層してマルチチップ化する場合の接合作業を効率よく実現できる効果が得られる。
【図面の簡単な説明】
【図１】実施形態に係るマルチチップパッケージを実装した半導体装置の要部断面図である。
【図２】実施形態に係るマルチチップパッケージのスルーホール部分の平面図である。
【図３】実施形態に係るマルチチップパッケージの製造工程の説明図である。
【図４】第２の実施形態にマルチチップパッケージの製造工程の説明図である。
【図５】実施形態に係るマルチチップパッケージの回路基板への適用例の説明図である。
【図６】実施形態に係るマルチチップパッケージの電子機器への適用例の説明図である。
【符号の説明】
１０ マルチチップパッケージ
１２ 半導体装置
１４ 半導体チップ
１６ 電極パッド
１８ スルーホール
２０ メタライズ層
２２ 柱状導電シャフト
２４ 単結晶シリコン基板
２６（２６Ａ、２６Ｂ） 酸化シリコン膜
２７ 酸化シリコン膜
２８、２９ 開口窓
３０ くぼみ
３２ 絶縁用シリコン膜
３４ ハンダボール
３６ 外部電極端子
３８ マザーボード
４０ 外部電極パッド
４２ ハンダボール
Claims (3)
- 信号入出力用の電極パッドを有する半導体チップに、前記電極パッド部分にて前記半導体チップを貫通するスルーホールを形成した後、このスルーホールの開口部に前記電極パッドと導通されるメタライズ層を延設形成した後、前記スルーホール開口部の前記メタライズ層上にハンダボールを搭載して、前記半導体チップを前記スルーホールが一直線上に配列するように複数枚積層してなるチップ積層体をリフロー処理することにより、前記ハンダボールを一括溶解して一直線上に配列したスルーホール内に溶解ハンダを封入して各電極パッドを導通する柱状導電シャフトを形成し、前記スルーホールは前記電極パッドの中心開口部に臨まれたシリコン基板に異方性エッチングを施すことにより断面Ｖ字状の開口を形成し、基板裏面をラッピングすることにより形成されてなることを特徴とするマルチチップパッケージの製造方法。
- 前記スルーホールは電極パッドの中心開口部に臨まれたシリコン基板部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板表裏面に形成することにより連通形成してなることを特徴とする請求項１に記載のマルチチップパッケージの製造方法。
- 信号入出力用の電極パッドを有する半導体チップに対し、前記電極パッドの中心開口部に臨まれたシリコン基板部分とその裏面部側から異方性エッチングを施すことにより断面Ｖ字状の開口を基板表裏面に形成することにより連通形成されたスルーホールを形成した後、当該スルーホールの電極パッド側開口部に前記電極パッドと導通されるメタライズ層を延設形成し、スルーホール開口部のメタライズ層上にハンダボールを搭載して半導体チップを複数積層するとともに、前記ハンダボールにより前記スルーホールが一直線上に配列するようにセルフアライメントを行わせ、このチップ積層体をリフロー処理することにより前記ハンダボールを一括溶解して一直線上に配列したスルーホール内に溶解ハンダを封入して各電極パッドを導通する柱状導電シャフトを形成することを特徴とするマルチチップパッケージの製造方法。
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