JP6021125B2 - シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 - Google Patents
シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 Download PDFInfo
- Publication number
- JP6021125B2 JP6021125B2 JP2015004359A JP2015004359A JP6021125B2 JP 6021125 B2 JP6021125 B2 JP 6021125B2 JP 2015004359 A JP2015004359 A JP 2015004359A JP 2015004359 A JP2015004359 A JP 2015004359A JP 6021125 B2 JP6021125 B2 JP 6021125B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- silicon
- solder
- space
- silicon board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
本発明は、３次元集積化技術においてシリコンボードの貫通孔にシリコン貫通配線（Ｔ
ＳＶ）を形成する方法であって、より詳しくは、シリコンボードに用意されている小さい
径の貫通孔の内部の空間を、溶融されたはんだで充填させる技術に関する。複数のシリコ
ンボードが積層されて互いに接合される層間接続の技術にも関する。
ＳＶ）を形成する方法であって、より詳しくは、シリコンボードに用意されている小さい
径の貫通孔の内部の空間を、溶融されたはんだで充填させる技術に関する。複数のシリコ
ンボードが積層されて互いに接合される層間接続の技術にも関する。
３次元集積化技術の一つに、シリコン貫通配線（ＴＳＶ）技術がある。ＴＳＶは、その
集積化技術を必要としている製品の仕様やアーキテクチャ、シリコン（ボード）の厚み、
全体の作製プロセスに応じて、最適な作製方法や材料を選択する必要がある。「貫通孔」
に導電性材料が充填されたものは、充填後には導電路としての機能を果たす配線となり、
「ビア（Ｖｉａ）」とも呼ばれる。
集積化技術を必要としている製品の仕様やアーキテクチャ、シリコン（ボード）の厚み、
全体の作製プロセスに応じて、最適な作製方法や材料を選択する必要がある。「貫通孔」
に導電性材料が充填されたものは、充填後には導電路としての機能を果たす配線となり、
「ビア（Ｖｉａ）」とも呼ばれる。
一般的に知られているＴＳＶの作製方法では、（１）シリコン（ボード）をエッチング
してシリコンボードに貫通孔を形成して、（２）貫通孔の内部の表面に絶縁膜を形成して
、（３）貫通孔の内部の残りの空間に導電性材料の充填させる、という順序をもって作製
がなされる。
してシリコンボードに貫通孔を形成して、（２）貫通孔の内部の表面に絶縁膜を形成して
、（３）貫通孔の内部の残りの空間に導電性材料の充填させる、という順序をもって作製
がなされる。
これら作製方法の順序のうちの（３）の部分の従来技術として、めっき工程だけで導電
性材料（例えば、Ｃｕ）を充填させるというプロセスが知られている。しかし、このプロ
セスの実現には、専用のめっき設備が必要となるだけでなく、めっきで金属を表面に堆積
させていくことは時間がかかってしまうため、歩留まりが悪い。
性材料（例えば、Ｃｕ）を充填させるというプロセスが知られている。しかし、このプロ
セスの実現には、専用のめっき設備が必要となるだけでなく、めっきで金属を表面に堆積
させていくことは時間がかかってしまうため、歩留まりが悪い。
（図の番号に対して説明が先になるが）図６は、従来技術におけるめっき工程の一例を
示すものである。
示すものである。
図６の（ａ）は、従来技術のめっき設備の一例を示すものである。カソード（Ｃａｔｈ
ｏｄｅ）とアノード（Ａｎｏｄｅ）との間のサンプル（Ｓａｍｐｌｅ）の箇所に、めっき
したい対象物を設置する。溶液（Ｓｏｌｕｔｉｏｎ）には、めっきを形成させたい金属の
イオンが含まれている。
ｏｄｅ）とアノード（Ａｎｏｄｅ）との間のサンプル（Ｓａｍｐｌｅ）の箇所に、めっき
したい対象物を設置する。溶液（Ｓｏｌｕｔｉｏｎ）には、めっきを形成させたい金属の
イオンが含まれている。
図６の（ｂ）は、従来技術において、シリコンボードの貫通孔にボイド（空隙）が発生
してしまっている状況を示す図である。このように導電物質が充填されていない箇所があ
ると、導電路としての機能が十分に果たせず、たとえ作製の直後は導通していても、経年
変化を通じて導通不良が発生してしまうこともあり、信頼性に欠ける。
してしまっている状況を示す図である。このように導電物質が充填されていない箇所があ
ると、導電路としての機能が十分に果たせず、たとえ作製の直後は導通していても、経年
変化を通じて導通不良が発生してしまうこともあり、信頼性に欠ける。
図６の（ｃ）は、従来技術において、貫通孔の内部の空間までめっきが堆積されていな
い（行き渡っていない）状況を示す図である。めっきでは、溶液（Ｓｏｌｕｔｉｏｎ）に
含まれている金属イオンを、時間をかけて成長させて堆積させていくため、貫通孔の内部
の空間と外部の空間との境目である入り口の付近において、内部の空間よりも先に金属が
堆積してしまう傾向があるためと思われる。この実験例は、貫通孔の直径Φ＝50μｍであ
って、貫通孔の深さ（シリコンボードの厚み）ｔ＝400μｍである。従って、これらより
もスケールが小さい条件の下では、工夫が必要となってくる。
い（行き渡っていない）状況を示す図である。めっきでは、溶液（Ｓｏｌｕｔｉｏｎ）に
含まれている金属イオンを、時間をかけて成長させて堆積させていくため、貫通孔の内部
の空間と外部の空間との境目である入り口の付近において、内部の空間よりも先に金属が
堆積してしまう傾向があるためと思われる。この実験例は、貫通孔の直径Φ＝50μｍであ
って、貫通孔の深さ（シリコンボードの厚み）ｔ＝400μｍである。従って、これらより
もスケールが小さい条件の下では、工夫が必要となってくる。
特許文献１には、ナノコンポジット構造を有する微小な金属粒子についての技術が開示
されている。このような技術を応用して、小さい径の金属粒子を小さい径の貫通孔に行き
渡らせてＴＳＶを形成することが考えられる。しかし、金属粒子が最密充填で供給できる
と仮定しても、隙間の無い連続体として供給されるものではないため、充填が完全になる
という保証はない。図７は、このような、微小な金属粒子を利用した従来技術を説明する
図である。
されている。このような技術を応用して、小さい径の金属粒子を小さい径の貫通孔に行き
渡らせてＴＳＶを形成することが考えられる。しかし、金属粒子が最密充填で供給できる
と仮定しても、隙間の無い連続体として供給されるものではないため、充填が完全になる
という保証はない。図７は、このような、微小な金属粒子を利用した従来技術を説明する
図である。
特許文献２には、熱可塑性樹脂からなる絶縁基材を対象として、金属粒子にバインダ樹
脂を用いて半溶融金属混合物を形成し、多層基板の層間接続の信頼性を向上させる技術が
開示されている。しかし、絶縁基板とシリコンボードとでは、求められている仕様やアー
キテクチャが異なっており、特許文献２で取り扱っているビアホール（貫通孔）の径の大
きさに比べて、本発明で取り扱う貫通孔の径はずっと小さいオーダの径である。
脂を用いて半溶融金属混合物を形成し、多層基板の層間接続の信頼性を向上させる技術が
開示されている。しかし、絶縁基板とシリコンボードとでは、求められている仕様やアー
キテクチャが異なっており、特許文献２で取り扱っているビアホール（貫通孔）の径の大
きさに比べて、本発明で取り扱う貫通孔の径はずっと小さいオーダの径である。
また、バインダ樹脂は、隙間低減効果を期待して混合させるものであるが、バインダ樹
脂を使用してしまうと、溶融の工程でガスが発生してしまい、かえってボイドを生じるお
それがある。
脂を使用してしまうと、溶融の工程でガスが発生してしまい、かえってボイドを生じるお
それがある。
本発明は、めっき設備や微小な金属粒子を用いることなく、シリコンボードにシリコン
貫通配線（ＴＳＶ）を形成すること、および、そのシリコンボードを複数積層して接合し
て、層間接続を形成することを目的とする。
貫通配線（ＴＳＶ）を形成すること、および、そのシリコンボードを複数積層して接合し
て、層間接続を形成することを目的とする。
本発明では、溶融されたはんだそのものを用いて、シリコンボードの貫通孔を充填させ
る。より具体的には、シリコンボードの貫通孔の下側を塞ぎ、シリコンボードの貫通孔の
上方（真上または横）に配置されている固形はんだを溶融させて、貫通孔の外部の空間と
内部の空間との間の圧力差によって、溶融されたはんだを貫通孔の内部の空間へと導いて
充填させるというものである。
る。より具体的には、シリコンボードの貫通孔の下側を塞ぎ、シリコンボードの貫通孔の
上方（真上または横）に配置されている固形はんだを溶融させて、貫通孔の外部の空間と
内部の空間との間の圧力差によって、溶融されたはんだを貫通孔の内部の空間へと導いて
充填させるというものである。
貫通孔の内部の表面には金属層を予め堆積させてもよいし、さらに、金属層以外の部分
については、金属間化合物（ＩＭＣ）を形成してもよい。
については、金属間化合物（ＩＭＣ）を形成してもよい。
めっきで金属を貫通孔の内部の表面に堆積させていくように時間をかけなくても、ボイ
ドが発生して導通不良が生じないようなシリコン貫通配線（ＴＳＶ）を形成することがで
きる。
ドが発生して導通不良が生じないようなシリコン貫通配線（ＴＳＶ）を形成することがで
きる。
予め堆積された金属層により、貫通孔の内部の表面の濡れ性を向上させ、高周波の信号
を通し易くすることができる。
を通し易くすることができる。
後のプロセスで再溶融しないように、金属間化合物（ＩＭＣ）を形成することで、エレ
クトロマイグレーションに強いものにすることができる。
クトロマイグレーションに強いものにすることができる。
図１は、複数のシリコンボードが接合された３次元積層体を示す断面図である。
本明細書における「シリコンボード」は、シリコンインターポーザである場合やシリコ
ンチップである場合を含み、典型的にはボード状としてシリコン貫通配線（ＴＳＶ）が形
成できる限りにおいて、広い概念を含んだものである。通常、シリコンチップの厚さは、
シリコンインターポーザの厚さよりもずっと薄い。
ンチップである場合を含み、典型的にはボード状としてシリコン貫通配線（ＴＳＶ）が形
成できる限りにおいて、広い概念を含んだものである。通常、シリコンチップの厚さは、
シリコンインターポーザの厚さよりもずっと薄い。
複数のシリコンボードは、細かいピッチに配置されているはんだバンプを介して、電気
的にかつ機械的に接合されている。図示されているはんだバンプは、溶融されて固形化し
た後のものである。複数のシリコンボードの接合には、第１のシリコンボードを提供して
、その上に、複数個のはんだバンプを提供して、それら複数個のはんだバンプの上に、第
２のシリコンボードを提供して、配置されている固形はんだを溶融させるというプロセス
を経る。
的にかつ機械的に接合されている。図示されているはんだバンプは、溶融されて固形化し
た後のものである。複数のシリコンボードの接合には、第１のシリコンボードを提供して
、その上に、複数個のはんだバンプを提供して、それら複数個のはんだバンプの上に、第
２のシリコンボードを提供して、配置されている固形はんだを溶融させるというプロセス
を経る。
つまり、要求されている一連の（全体の）作製プロセスが、シリコンボードが順々に積
層された構造に積みあがっていく形式である場合には、後のプロセスにおいては、それよ
りも前のプロセスにおいて固形はんだを溶融させるために使用された温度と同等かそれ以
上の高い特定温度が加えられることになったとしても、再溶融しないことが好ましい。な
ぜならば、せっかく接合済みの下のシリコンボードが再溶融によって位置ずれを起こして
しまう可能性があるからである。このような耐性を備えた構造は、エレクトロマイグレー
ションに強い構造と呼ばれている。
層された構造に積みあがっていく形式である場合には、後のプロセスにおいては、それよ
りも前のプロセスにおいて固形はんだを溶融させるために使用された温度と同等かそれ以
上の高い特定温度が加えられることになったとしても、再溶融しないことが好ましい。な
ぜならば、せっかく接合済みの下のシリコンボードが再溶融によって位置ずれを起こして
しまう可能性があるからである。このような耐性を備えた構造は、エレクトロマイグレー
ションに強い構造と呼ばれている。
図２は、本発明に従った、溶融されたはんだそのものを用いてシリコンボードの貫通孔
にシリコン貫通配線（ＴＳＶ）を形成する方法を示す模式図である。
にシリコン貫通配線（ＴＳＶ）を形成する方法を示す模式図である。
図２の（ａ）に示すように、まず、シリコンボードの貫通孔の下側を塞ぐ。塞ぐ方法は
、図１に示したようなＩ／Ｏパッドや、溶融済みのはんだバンプで塞がれていればよく、
必要となる条件は、気体が貫通孔の下側から内部の空間へと流入するのを遮断することに
ある。
、図１に示したようなＩ／Ｏパッドや、溶融済みのはんだバンプで塞がれていればよく、
必要となる条件は、気体が貫通孔の下側から内部の空間へと流入するのを遮断することに
ある。
また、図２の（ａ）に示すように、シリコンボードの貫通孔の上方（真上または横）に
、貫通孔を後に充填するために用意される固形はんだが配置される。固形はんだの形状は
、板状である場合もあるし、球状である場合もある。
、貫通孔を後に充填するために用意される固形はんだが配置される。固形はんだの形状は
、板状である場合もあるし、球状である場合もある。
この状態で、図２の（ａ）に示すように、貫通孔の内部の空間および外部の空間という
両方の空間を含む空間を真空引きする。固形はんだが貫通孔の真上に覆い被さった状態に
なっていると貫通孔の内部の空間が真空引きされないのではないかと心配する必要はない
。なぜならば、実際の固形はんだの表面には無数の凸凹があるため、貫通孔の内部の空間
と外部の空間とには隙間があるためである。
両方の空間を含む空間を真空引きする。固形はんだが貫通孔の真上に覆い被さった状態に
なっていると貫通孔の内部の空間が真空引きされないのではないかと心配する必要はない
。なぜならば、実際の固形はんだの表面には無数の凸凹があるため、貫通孔の内部の空間
と外部の空間とには隙間があるためである。
当業者であれば、貫通孔の内部の空間および外部の空間という両方の空間を真空引きで
きるようにするための様々な工夫をすることができるであろう。貫通孔の外部の空間と内
部の空間との間に圧力差を生じさせるためのプロセスである限りにおいて、「真空引きす
る」という用語の意義は広く解釈されるべきである。
きるようにするための様々な工夫をすることができるであろう。貫通孔の外部の空間と内
部の空間との間に圧力差を生じさせるためのプロセスである限りにおいて、「真空引きす
る」という用語の意義は広く解釈されるべきである。
次に、図２の（ｂ）に示すように、空間が真空引きされた状態にあるところで、はんだ
を溶融させる。例えば、２６０度以上といった固形はんだの融点（はんだの組成によって
は３００度以上の場合もある）まで加熱する。雰囲気温度の全体を加熱する方法もあるで
あろうし、固形はんだだけに（技術的に可能である限り、集中的に）熱を加える方法もあ
るであろう。すると、配置されている固形はんだは溶融し、溶融されたはんだは隙間の無
い連続体として流動するので、溶融されたはんだでシリコンの貫通孔の上側が塞がれる。
このことによって、気体が貫通孔の上側から内部の空間へと流入するのが遮断される。
を溶融させる。例えば、２６０度以上といった固形はんだの融点（はんだの組成によって
は３００度以上の場合もある）まで加熱する。雰囲気温度の全体を加熱する方法もあるで
あろうし、固形はんだだけに（技術的に可能である限り、集中的に）熱を加える方法もあ
るであろう。すると、配置されている固形はんだは溶融し、溶融されたはんだは隙間の無
い連続体として流動するので、溶融されたはんだでシリコンの貫通孔の上側が塞がれる。
このことによって、気体が貫通孔の上側から内部の空間へと流入するのが遮断される。
最後に、図２の（ｃ）に示すように、真空引きされている状態を以前の状態（すなわち
、図２の（ａ））に戻す。すると、貫通孔の外部の空間は以前の状態と同じ雰囲気圧力に
なるため、貫通孔の外部の空間と内部の空間との間に圧力差が生じる。この圧力差によっ
て溶融されたはんだは隙間の無い連続体として流動して、貫通孔の内部の空間へと導かれ
、貫通孔の内部の空間は溶融されたはんだで充填される。
、図２の（ａ））に戻す。すると、貫通孔の外部の空間は以前の状態と同じ雰囲気圧力に
なるため、貫通孔の外部の空間と内部の空間との間に圧力差が生じる。この圧力差によっ
て溶融されたはんだは隙間の無い連続体として流動して、貫通孔の内部の空間へと導かれ
、貫通孔の内部の空間は溶融されたはんだで充填される。
図３は、本発明に従った、シリコンボードの貫通孔の内部の表面に金属層を堆積させた
構造および金属層以外の部分については金属間化合物（ＩＭＣ）を形成させた構造につい
て説明する図である。
構造および金属層以外の部分については金属間化合物（ＩＭＣ）を形成させた構造につい
て説明する図である。
図３の（ａ）は、貫通孔の内部の空間に金属間化合物（ＩＭＣ）を形成するプロセスを
模式的に示している。
模式的に示している。
まず、図３の（ａ１）において、貫通孔の内部の表面に金属層が堆積される。堆積の方
法としては、（図６で説明したような従来技術の）めっき工程などであってよい。例えば
、次のプロセスにおける濡れ性（他の金属との親和性）などを考慮すると、薄膜の金（Ａ
ｕ）などは、優れた材料として挙げることができる。薄膜の銅（Ｃｕ）であってもよい。
法としては、（図６で説明したような従来技術の）めっき工程などであってよい。例えば
、次のプロセスにおける濡れ性（他の金属との親和性）などを考慮すると、薄膜の金（Ａ
ｕ）などは、優れた材料として挙げることができる。薄膜の銅（Ｃｕ）であってもよい。
次に、図３の（ａ２）において、貫通孔の内部の表面に堆積させた金属層以外の部分に
ついては、異種の金属（例えば、はんだ）が充填される。図３の（ａ３）において、貫通
孔の内部の空間に金属間化合物（ＩＭＣ）が形成される
ついては、異種の金属（例えば、はんだ）が充填される。図３の（ａ３）において、貫通
孔の内部の空間に金属間化合物（ＩＭＣ）が形成される
図３の（ｂ）は、金属層にはＣｕを用いて、それ以外の部分については、はんだ（組成
はＣｕおよびＳｎを主成分とするもの）を用いた場合に、形成された金属間化合物（ＩＭ
Ｃ）の分布を示す図である。Ｐｔ１の箇所は純粋な金属層を形成しているが、それ以外の
部分におけるＰｔ２の箇所においてはＣｕとＳｎというはんだが充填されて境界が形成さ
れている。
はＣｕおよびＳｎを主成分とするもの）を用いた場合に、形成された金属間化合物（ＩＭ
Ｃ）の分布を示す図である。Ｐｔ１の箇所は純粋な金属層を形成しているが、それ以外の
部分におけるＰｔ２の箇所においてはＣｕとＳｎというはんだが充填されて境界が形成さ
れている。
さらに内側であるＰｔ３やＰｔ４の箇所では、ＮｉやＡｕという金属の組成が含まれる
に至っている。これは、図２で説明したようにして、シリコンボードの貫通孔の上方（真
上または横）において、固形はんだが溶融されて、貫通孔の内部の空間へ導かれて貫通孔
を充填していく過程で、シリコンボードの貫通孔の上方（真上または横）に実装されてい
る配線の金属等を引き連れてきたためであると考えられる。
に至っている。これは、図２で説明したようにして、シリコンボードの貫通孔の上方（真
上または横）において、固形はんだが溶融されて、貫通孔の内部の空間へ導かれて貫通孔
を充填していく過程で、シリコンボードの貫通孔の上方（真上または横）に実装されてい
る配線の金属等を引き連れてきたためであると考えられる。
図３の（ｃ）は、金属間化合物（ＩＭＣ）の融点が変化することを示すＣｕ−Ｓｎ系の
状態図である。ＣｕおよびＳｎが組成の主成分になっている限りにおいて、この平衡状態
に従った相が現れることを期待できる。矢印で示したところの２箇所の組成割合の２つの
相において、金属間化合物（ＩＭＣ）として融点が上昇したものが形成され、後のプロセ
スで再溶融しないようにすることができる。
状態図である。ＣｕおよびＳｎが組成の主成分になっている限りにおいて、この平衡状態
に従った相が現れることを期待できる。矢印で示したところの２箇所の組成割合の２つの
相において、金属間化合物（ＩＭＣ）として融点が上昇したものが形成され、後のプロセ
スで再溶融しないようにすることができる。
図３の（ｂ）における実験条件は、貫通孔の直径は5μｍ以下であり、このような場合
についても適用できることが確認できている。貫通孔の直径が小さいほど、本発明の手法
が有利に働くものと考えられる。
についても適用できることが確認できている。貫通孔の直径が小さいほど、本発明の手法
が有利に働くものと考えられる。
図４は、本発明に従った、金属層の表皮効果について説明する図である。
シリコン貫通配線（ＴＳＶ）の断面（図１〜図３の上から見たものに相当）を模式的に
示すと、貫通孔の内部の表面（貫通孔の外周部）に近い厚さの部分には純粋な金属層が形
成されているが、金属層以外の部分については、金属間化合物（ＩＭＣ）（または、それ
に近い）状態が形成されていることになる。一般的に、純粋な金属に比較して、金属間化
合物（ＩＭＣ）の電気伝導度が劣ることは知られている。
示すと、貫通孔の内部の表面（貫通孔の外周部）に近い厚さの部分には純粋な金属層が形
成されているが、金属層以外の部分については、金属間化合物（ＩＭＣ）（または、それ
に近い）状態が形成されていることになる。一般的に、純粋な金属に比較して、金属間化
合物（ＩＭＣ）の電気伝導度が劣ることは知られている。
一方で、電気伝導性の良好な金属は希少である場合も多く、Ａｕなどは高価な金属であ
る。この点、表皮効果(skin
effect)が現れてくる、表皮深さ(skindepth)を考慮する意味は大きい。貫通孔において充
填された内部空間を通して実質的な電気伝導が生じているのはこの厚さ分だけであるので
、予め堆積させるべき適切な金属層の厚さを考慮することができるからである。要求され
ているところの製品の仕様やアーキテクチャ以上に（オーバースペックに）余分な材料を
費やすという無駄を省くことができる。
る。この点、表皮効果(skin
effect)が現れてくる、表皮深さ(skindepth)を考慮する意味は大きい。貫通孔において充
填された内部空間を通して実質的な電気伝導が生じているのはこの厚さ分だけであるので
、予め堆積させるべき適切な金属層の厚さを考慮することができるからである。要求され
ているところの製品の仕様やアーキテクチャ以上に（オーバースペックに）余分な材料を
費やすという無駄を省くことができる。
表皮効果による表皮深さは、高周波になればなるほど薄くなることが知られており、１
０ＧＨｚほどの高周波にもなると、代表的な電気伝導性の良好な材料である、銅、銀、金
、アルミニウムでは、0.64μｍ〜0.84μｍの範囲にわたって現れる。
０ＧＨｚほどの高周波にもなると、代表的な電気伝導性の良好な材料である、銅、銀、金
、アルミニウムでは、0.64μｍ〜0.84μｍの範囲にわたって現れる。
図５は、貫通孔の内部に金属（Ｃｕ）の微粉を入れるプロセスを説明するイメージ図で
ある。これは、金属間化合物（ＩＭＣ）をできるだけ広範囲にかつ確実に形成させたい場
合に有効なプロセスであり、予め堆積される金属層がＣｕであってその厚さが厚目に設定
されている場合、例えばその厚さが1μｍ〜9μｍの範囲にまで及んでいる場合において、
Ｃｕを貫通孔の中で効果的に混ぜ合わせることができる。
ある。これは、金属間化合物（ＩＭＣ）をできるだけ広範囲にかつ確実に形成させたい場
合に有効なプロセスであり、予め堆積される金属層がＣｕであってその厚さが厚目に設定
されている場合、例えばその厚さが1μｍ〜9μｍの範囲にまで及んでいる場合において、
Ｃｕを貫通孔の中で効果的に混ぜ合わせることができる。
はんだを溶融させるプロセスの前に、金属（Ｃｕ）の微粉を貫通孔の内部の空間に入れ
ておけば、予め堆積されている金属層が厚目に設定されているため、特に微粉と金属層と
が同じ金属（例えば、Ｃｕ）であることの相乗効果として、効果的に金属間化合物（ＩＭ
Ｃ）を形成することを期待できる。このような用途に利用するのであれば、図７で説明し
た従来技術における、微小な金属粒子を利用することも可能かもしれない。
ておけば、予め堆積されている金属層が厚目に設定されているため、特に微粉と金属層と
が同じ金属（例えば、Ｃｕ）であることの相乗効果として、効果的に金属間化合物（ＩＭ
Ｃ）を形成することを期待できる。このような用途に利用するのであれば、図７で説明し
た従来技術における、微小な金属粒子を利用することも可能かもしれない。
Claims (2)
- 少なくとも２つのシリコンボードが複数個のはんだバンプを介して接合された３次元積層体を製造する方法であって、
表面に複数のはんだバンプが形成された第１のシリコンボードを準備するステップと、
前記複数のはんだバンプと位置合わせされた複数の貫通孔を有する第２のシリコンボードを準備するステップと、
第１のシリコンボード上に第２のシリコンボードを接合して、第２のシリコンボードの貫通孔の下側を位置合わせされたはんだバンプで塞ぐステップであって、気体が貫通孔の下側から内部の空間へと流入するのを遮断する、塞ぐステップと、
第２のシリコンボードの、下側がはんだバンプで塞がれた貫通孔の上方（真上または横）に、貫通孔を後に充填するために用意される固形はんだを配置するステップと、
貫通孔の内部の空間および外部の空間という両方の空間を含む空間を真空引きするステップと、
配置されている固形はんだを溶融させるステップであって、溶融されたはんだで貫通孔の上側を塞ぎ、気体が貫通孔の上側から内部の空間へと流入するのを遮断する、溶融させるステップと、
真空引きされている状態を以前の状態に戻すステップであって、貫通孔の外部の空間と内部の空間との間に圧力差を生じさせて、そのことで溶融されたはんだを貫通孔の内部の空間へと導き、貫通孔の内部の空間を溶融されたはんだで充填させる、戻すステップと、を含む製造方法。 - 前記第２のシリコンボードを準備するステップは、前記貫通孔の内部の表面に金属層（薄膜のＡｕまたは薄膜のＣｕ）を堆積させるステップを含む、請求項１に記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015004359A JP6021125B2 (ja) | 2015-01-13 | 2015-01-13 | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015004359A JP6021125B2 (ja) | 2015-01-13 | 2015-01-13 | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011107280A Division JP6118015B2 (ja) | 2011-05-12 | 2011-05-12 | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015144274A JP2015144274A (ja) | 2015-08-06 |
| JP6021125B2 true JP6021125B2 (ja) | 2016-11-09 |
Family
ID=53889113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015004359A Expired - Fee Related JP6021125B2 (ja) | 2015-01-13 | 2015-01-13 | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6021125B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3726579B2 (ja) * | 1999-08-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3769997B2 (ja) * | 1999-09-22 | 2006-04-26 | セイコーエプソン株式会社 | マルチチップパッケージの製造方法 |
| JP2002368082A (ja) * | 2001-06-08 | 2002-12-20 | Fujikura Ltd | 微細空間への金属充填方法および装置 |
| JP2005197339A (ja) * | 2004-01-05 | 2005-07-21 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2005109515A (ja) * | 2004-11-10 | 2005-04-21 | Fujikura Ltd | 微細孔金属充填基板 |
| JP5212118B2 (ja) * | 2009-01-05 | 2013-06-19 | 日立金属株式会社 | 半導体装置およびその製造方法 |
| JP6118015B2 (ja) * | 2011-05-12 | 2017-04-19 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 |
-
2015
- 2015-01-13 JP JP2015004359A patent/JP6021125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015144274A (ja) | 2015-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6118015B2 (ja) | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 | |
| TWI820106B (zh) | 低溫接合結構 | |
| US11999001B2 (en) | Advanced device assembly structures and methods | |
| US10068864B2 (en) | Nanowires for pillar interconnects | |
| JP6572673B2 (ja) | 電子装置及び電子装置の製造方法 | |
| KR100975652B1 (ko) | 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를3차원 다중 칩 스택 패키지 제조 방법 | |
| US8304909B2 (en) | IC solder reflow method and materials | |
| US11139230B2 (en) | Flip-chip package substrate and method for preparing the same | |
| US8637391B2 (en) | Flip chip semiconductor assembly with variable volume solder bumps | |
| KR20140020114A (ko) | 금속 방열기판 및 그 제조방법 | |
| TWI692839B (zh) | 半導體裝置及其製造方法 | |
| JP6021125B2 (ja) | シリコンボードにおけるシリコン貫通配線（ｔｓｖ）の形成 | |
| JP2008294330A (ja) | チップ内蔵基板 | |
| WO2021018466A1 (en) | System and method for forming solder bumps | |
| US20080277456A1 (en) | System and a method for controlling flow of solder | |
| TW545098B (en) | Fine pad pitch organic circuit board with plating solder and method for fabricating the same | |
| JP2013093507A (ja) | 半導体チップを３次元積層アセンブリへと多段に形成していく、はんだ接合プロセス | |
| JP2006210369A (ja) | 半導体装置およびその製造方法 | |
| JP2015141906A (ja) | 電子部品の製造方法及び電子装置の製造方法 | |
| KR20200021934A (ko) | 세라믹으로 제조된 캐리어 층에 바이어를 형성하는 방법 및 이러한 바이어를 가진 캐리어 층 | |
| JP2016072285A (ja) | 回路基板およびプローブカード | |
| JP6794734B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2015076598A (ja) | パッケージ基板 | |
| JP6395292B2 (ja) | 貫通電極基板の製造方法および貫通電極基板 | |
| Orii et al. | Microstructure observation of electromigration behavior in peripheral C2 flip chip interconnection with solder capped Cu pillar Bump |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160105 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160207 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160628 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160723 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20160723 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20160723 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160909 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20160909 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160927 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6021125 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |