JP2013093507A - 半導体チップを３次元積層アセンブリへと多段に形成していく、はんだ接合プロセス - Google Patents

半導体チップを３次元積層アセンブリへと多段に形成していく、はんだ接合プロセス Download PDF

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Akihiro Horibe
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Abstract

【課題】 エレクトロマイグレーション（ＥＭ）の耐性があり、ハイエンドの半導体チップにも採用できるようなプロセスとして、半導体チップを３次元積層アセンブリへと多段に形成していく、はんだ接合プロセスの提供。
【解決手段】
電気接合部に異なる融点をもつ２種のはんだを積層させて構成しておき、３次元積層アセンブリを作成するにあたって、チップ積層時（一次）は低温はんだのみを溶融して積層接合して、アンダーフィルによって封止する。マザーボードへの積層時（二次）は高温はんだを溶融させる。マザーボードへの二次実装時においてもそのギャップとバンプ形状を保持することができる。
【選択図】 図４

Description

本発明は、半導体チップのはんだ接合プロセスに関する。より詳しくは、半導体チップを、一次的に有機インターポーザへとはんだ接合し、二次的にマザーボードへとはんだ接合していく、３次元積層アセンブリまたは３次元積層デバイスの形成技術に関する。
図１は、半導体チップを、一次的に有機インターポーザへとはんだ接合し、二次的にマザーボードへとはんだ接合していく、３次元積層アセンブリ（３次元積層デバイス）の形成プロセスを示す模式図である。
半導体チップ、有機インターポーザ、マザーボード、の３つは、これらの各々が、積層されてはんだ接合されていく「基板」である。
図２は、従来技術のはんだバンプ適応例であるところの、従来はんだバンプ例１と従来はんだバンプ例２とを紹介して、解決すべき課題を説明する図である。
３次元積層アセンブリにおいて電気的な接続をとるはんだバンプ接合部の金属には、電気的接続を容易にとることができ、積層される複数の基板の間に必要とされる機械強度の観点から適切な強度を有しながら、接合部保護のための封止樹脂の充填を可能にするために一定のギャップを保持できるような役割が求められる。
図１や図２では、はんだバンプは大きく誇張して描いてあるが、実際には微細なものであり、はんだバンプによって形成される基板間のクリアランス（ギャップ）はかなり狭いものである。
また、はんだバンプには、デバイス動作時の電流によるエレクトロマイグレーション（ＥＭ）に対する耐性も要求される。半導体チップとはんだバンプとの間には半導体チップの配線層（BEOL）の絶縁層としてＬｏｗ−Ｋ層という比較的脆い性質の材料が配されている場合には、接合部において破壊が生じないように、柔軟性を要求される。
従来はんだバンプ例１のように、貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎｅ Ｖｉａ）をもつ３次元積層アセンブリのはんだバンプ材料に対して、１種類のはんだ材料のみを用いると、１つ目の基板を接合する際には溶融したバンプに加熱と同時に高さ制御を行うことによりチップ間に所望のギャップを維持することができる。しかしさらに次の基板を積層する際にも同じ熱と荷重が加えられるため、最初の接合部のバンプが再溶融しそのチップ間のギャップを維持することができない。結果的に溶融したはんだがつぶれてしまい、電極間のショートが発生してしまう。
そこで、従来はんだバンプ例２のように、ギャップを保持する目的で、所定の高さの銅ポストとはんだ材料を積層させた構成を適用することが考えられる。この手法に従えば、銅ポストの高さに応じたギャップは保持できるが、金属間化合物ではないはんだ層は、やはり積層時にバンプの周辺に押し出されてしまい、接合部に残らず、金属間化合物層のみが残る。
残った金属間化合物層は機械的に硬く脆い性質を持つ。従って、積層されたチップが搭載される有機基板との熱膨張率（ＣＴＥ）の違いに起因して反りなどの機械的ストレスが生じたり、機械的ストレスが外部から加わったときに、この銅ポストと金属間化合物のみからなる接合部にはそれらのストレスを受けとめられるだけの柔軟な領域がないため、相対的に脆い金属間化合物層において容易に破壊されてしまう。そこで、金属間化合物にはならない柔軟な鉛フリーはんだを残した状態で、接合とアンダーフィル（ＵＦ）による封止とを完了させてしまうことが好ましい。
また、極めて薄い貫通電極付きのチップでは、積層接合する際に、熱加圧接合中の荷重や熱、あるいはバンプの高さばらつきなどに起因する機械的ストレスがチップに加わる。しかし、荷重をかけない加熱リフローでは、チップのわずかな反りによって接合が取れなくなってしまうことがあるため、採用することができない。したがって、いったん熱加圧接合した接合部のストレスを、その後の実装過程においてリリースするという必要が生じてくる。
図３は、半導体チップの有機インターポーザへの通常の実装プロセスにおける温度プロファイルと、その温度プロファイルに沿った場合に有機インターポーザが受けるストレスを模式的に示す図である。
通常は、このような温度プロファイルに沿ってバンプ金属の接合が行われる。しかし、現在多く用いられているＳｎＡｇ系の鉛フリーバンプは、融点が約２２０度であり、かつ共晶はんだに比べて硬いため、接合完了後、２２０度から２５度の常温までの温度変化によって、有機基板が大きく熱収縮し、これにより電極接合部の根元にあたる半導体チップの脆弱なＬｏｗ−Ｋ層が破壊されてしまうことが大きな問題になっている。
電極部の金属全体に低融点で柔軟な低温はんだを用いることによってこの問題は解決できるが、エレクトロマイグレーション（ＥＭ）の耐性がなく、ハイエンドの半導体チップには採用できなかった。
特許文献１は、高融点鉛フリーはんだと、共晶はんだ（鉛はんだ）とを用いて、鉛はんだのみを溶融させて接合する技術を開示している。しかし、本発明が提案していくような、１次実装の接合部において２次実装で溶融する融点をもつ高融点鉛フリーはんだを採用し、接合完了後アンダーフィルで封止し、２次実装において２種のはんだ層を共融させるプロセスを適用するものではない。
この他の従来例においても、一次実装時のＬｏｗ−Ｋ層の破壊（White bump）対策と二次実装後の接合部の信頼性を両立できるようなプロセスは見あたらない。
日本国 特許第３９７５５６９号公報
背景技術の課題を解決するべく、エレクトロマイグレーション（ＥＭ）の耐性があり、ハイエンドの半導体チップにも採用できるようなプロセスとして、また半導体チップを３次元積層アセンブリへと多段に形成していく、はんだ接合プロセスが求められる。
電気接合部に異なる融点をもつ２種のはんだを用い、３次元積層アセンブリを作成するにあたって、チップ積層時（一次）は低温はんだのみを溶融して積層接合して、アンダーフィルによって封止する。
マザーボードへの二次実装時においてもそのギャップとバンプ形状を保持し、すなわち、多段積層時（二次）に加熱・加圧接合によって加えられる荷重と熱によって接合部が潰れることなく、高融点はんだの高さに準じた任意の高さを保つことができる。
このバンプはすでにアンダーフィルで封止されているため、高融点はんだ部分が溶融してもチップが大きくずれたり、溶融した高融点はんだ層がつぶれてしまうことがない。
低融点はんだの融点より低温でアンダーフィルを塗布・硬化させることによってチップ間のギャップおよびバンプ形状を固定し、基板への実装時に３次元積層構造の適切な基板間および電極間のクリアランスを保持したまま実装が可能となる。
低コストでストレスの集中が少なく信頼性の高い３次元積層半導体アセンブリが実現できる。
また、電気接合部のはんだは接合後もその全体が金属間化合物になることなく残存するため、適度な柔軟性を有し、相対的に少ない量の低融点はんだが高融点はんだに拡散し、高融点はんだ成分が主体となるため、ＥＭ耐性の観点からも優れたバンプとなる。
さらには、二次実装では荷重をかけず加熱と自重のみによるリフロー接合が適用できるため、多段チップ積層時に加えられた貫通電極付き極薄チップに残留する大きな応力が高融点はんだが溶融することにより開放できる。
図１は、半導体チップを、一次的に有機インターポーザへとはんだ接合し、二次的にマザーボードへとはんだ接合していく、３次元積層アセンブリ（３次元積層デバイス）の形成プロセスを示す模式図である。 図２は、従来技術のはんだバンプ適応例であるところの、従来はんだバンプ例１と従来はんだバンプ例２とを紹介して、解決すべき課題を説明する図である。 図３は、半導体チップの有機インターポーザへの通常の実装プロセスにおける温度プロファイルと、その温度プロファイルに沿った場合に有機インターポーザが受けるストレスを模式的に示す図である。 図４は、通常のプロセスＡと本発明のプロセスＢとを比較して説明する図である。 図５は、本発明のプロセスＢに用いるところの、低融点はんだと高融点はんだとを積層させた構成を説明する図である。 図６は、本発明を実際に適用したはんだバンプの断面図である。
図４は、通常のプロセスＡと本発明のプロセスＢとを比較して説明する図である。
通常のプロセスＡにおいては、はんだバンプの溶融のために２２０℃付近まで加熱される。ここで、チップの熱膨張係数（ＣＴＥ）に比較して、有機インターポーザの熱膨張係数（ＣＴＥ）の方が大きいため、これらの間の差（ΔＣＴＥ）約１５ｐｐｍの分だけ、有機インターポーザが膨張する（基板膨張）。
次に、溶融されたはんだを冷却してはんだ接合を完了するために温度を下げるが、この温度変化のプロセスにおいて、有機インターポーザが収縮する（基板収縮）。
通常のプロセスＡに比較して、本発明のプロセスＢでは低温はんだのみを溶融させれば済むため、プロセスＡに比較して温度が変化する落差が小さい分、接合完了後の基板収縮が小さくて済む。
プロセスＢでは、電気接合部に異なる融点をもつ２種のはんだを積層させて構成しておき、３次元積層アセンブリの基板積層時は、低温はんだのみを溶融して積層接合する。このことで、多段積層時に加熱・加圧接合によって加えられる荷重と熱によって接合部が潰れることなく、高融点はんだの高さに準じた任意の高さを保つ。
すなわち、３次元チップのチップ積層接合時には低融点のバンプのみで積層接合し、その際、高融点のはんだは溶融せず、チップ間のギャップを保持するスペーサーの役割をする。
続いて、アンダーフィルを塗布および硬化（あるいは半硬化）する。アンダーフィルによる封止である。ただし、その塗布・硬化（ｃｕｒｅ）の温度は低融点はんだの融点よりも低い温度を採用することが好ましい。
もっとも、２段ステップの本硬化プロセスの場合、アンダーフィルの流動性が十分に低くなった時点以降であれば、硬化温度が低融点はんだの融点を超えてもよい。あるいは、流動性が十分に低くなれば、半硬化の状態で２次実装を行ってもよい。
アンダーフィルの適用方法は、接合完了後のキャピラリー工法等に限定されるものではなく、接合と同時に樹脂硬化を行う、事前塗布工法などの手法であってもよい。
その後、積層チップの２次実装時にアンダーフィルに封止されたバンプのうち高融点はんだ部分も溶融し、接合部全体が概ね高融点半田成分で均質化される。
また、高融点はんだの溶融を通じて、チップの多段積層の接合時の荷重および熱履歴、あるいはバンプの高さばらつきに起因する積層チップ内の残留応力を開放することが可能となり、３次元半導体デバイス固有の貫通電極を持つ極薄チップに残留する機械ストレスを緩和し、３次元積層アセンブリの信頼性を向上する。
２次実装時に積層チップ間の高融点はんだが溶融することにより、電極部の大部分を占める高融点はんだが残存する少量の低融点はんだと共融し、高融点はんだの物性に近い高信頼性のはんだ接続が形成される。
図５は、本発明のプロセスＢに用いるところの、低融点はんだと高融点はんだとを積層させた構成を説明する図である。
（第１の）はんだバンプとしては、相対的に融点の低いはんだ材料（低融点はんだ）の上に相対的に融点の高いはんだ材料（高融点はんだ）が積層されて構成されている。有機インターポーザの上に低融点はんだが提供されていればよく、低融点はんだが例１のように高融点はんだに付随して提供されてもよく、低融点はんだが（高融点はんだから分離されて）例２のように有機インターポーザの側から提供されてもよい。
３次元多段積層基板間に用いる２種のはんだ材料の成分として、高融点はんだとしてはＳｎＡｇ、ＳｎＡｇＣｕ、あるいは少なくともＳｎを含み、２次実装時に溶融するために、２次実装において接合を行う電極材料と同等あるいはそれ以下の融点を有するものを用いる。これにより、有機基板に搭載した際に、基板の熱膨張などにより積層チップに加えられるストレスを緩和できる。
また、低融点はんだとしてはＳｎ、Ｂｉ、Ｉｎのうち少なくとも１種を含み、前記高融点はんだより２０度以上融点が低いように設定する。
図６は、本発明を実際に適用したはんだバンプの断面図である。
第１のはんだバンプを構成している相対的に融点の低いはんだ材料の融点が、１４０℃であり、第１のはんだバンプを構成している相対的に融点の高いはんだ材料の融点が、２２０℃であり、アンダーフィル材料による封止が、１１０℃で塗布して、１２０℃で予備硬化、１５０℃で本硬化させることによって実行され、第２のはんだバンプの融点が第1のはんだバンプの高融点成分と同じ２２０℃であり、2次実装を想定したリフロー温度である２５０℃を経たという条件において実験されたものである。
この実施例により、高温リフロー後も、はんだバンプの高さ／ギャップが良好に維持されていることを確認している。
本発明は、特定の狭い（絶対的な）温度条件でしか適用できないものではなく、融点、塗布温度、硬化温度、接合温度、を相対的な関係において工夫して設定すれば、本発明の技術的思想を具現化させることができる。
本発明は、半導体チップ、有機インターポーザ、マザーボードという３種類の「基板」に対するはんだ接合として説明してきたが、本発明の技術的思想は、解決すべき課題の共通性があれば、これら３種類の「基板」に限られることなく、広く適用することができる。「半導体」「有機」「マザー」という表現に限定的な意味はなく、相対的に異なる性質の基板であることを示し、別個の役割を担うべき基板として、説明の便宜上に採用しているにすぎない。

Claims (6)

  1. 一次的に半導体チップを有機インターポーザにはんだ接合し、二次的にその有機インターポーザをマザーボードにはんだ接合する方法であって、
    第１のはんだバンプであって、相対的に融点の低いはんだ材料の上に相対的に融点の高いはんだ材料が積層されて構成されている第１のはんだバンプを、有機インターポーザの上に提供するステップと、
    相対的に融点の低いはんだ材料は溶融するものの、相対的に融点の高いはんだ材料は溶融しない第１の温度において、第１のはんだバンプを加熱するステップと、
    半導体チップと有機インターポーザとの間のギャップ空間をアンダーフィル材料によって封止するステップと、
    その有機インターポーザをマザーボードにはんだ接合するにあたって、相対的に融点の高いはんだ材料が溶融する第２の温度において、第１のはんだバンプを加熱するステップとを有する、
    方法。
  2. 相対的に融点の高いはんだ材料が溶融する第２の温度において、第１のはんだバンプを加熱するステップの前に、さらなるステップとして、
    第２の温度において溶融する第２のはんだバンプ（ＢＧＡ）を、マザーボードの上に提供するステップとを有する、
    請求項１に記載の方法。
  3. 相対的に融点の低いはんだ材料が、Ｓｎ、Ｂｉ、Ｉｎのうちの少なくとも１の元素を含む材料であり、
    相対的に融点の高いはんだ材料が、ＳｎＡｇ、ＳｎＣｕ、ＳｎＡｇＣｕ、または少なくともＳｎを含む合金から選択される材料である、
    請求項１に記載の方法。
  4. 半導体チップと、提供される第１のはんだバンプとの間に、Ｌｏｗ−Ｋ層が配されている、
    請求項１に記載の方法。
  5. 第１のはんだバンプを構成している相対的に融点の低いはんだ材料の融点が、１４０℃であり、
    第１のはんだバンプを構成している相対的に融点の高いはんだ材料の融点が、２２０℃であり、
    アンダーフィル材料による封止が、１１０℃で塗布して、１２０℃ですくなくとも予備硬化させることによって実行され、
    第２のはんだバンプの融点が、２２０℃である、
    請求項２に記載の方法。
  6. 請求項１〜５の何れかの方法によって形成される、
    半導体チップ、有機インターポーザ、および、マザーボード、がはんだ接合された、
    ３次元積層アセンブリ。
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