JP5425589B2 - 電子デバイスの製造方法 - Google Patents

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Description

本発明は、はんだバンプを介して電気的に接続した回路形成体の積層構造体である電子デバイスおよびその製造方法に関する。特に、はんだバンプの配置構造としてボールグリッドアレイ(ball grid array:BGA)構造を備えた電子デバイスおよびその製造方法に関する。
電子部品の電子回路基板へのはんだ付けにあたっては、フラックスが、一般に、用いられる。フラックスの主な作用としては、回路形成体の一例である電子回路基板に設けられた電極部分、および、同じく回路形成体の一例である電子部品の表面に位置する電極表面(はんだ・バンプ)の酸化皮膜を除去し、はんだの濡れ性を向上させることにある。上述のフラックスは、はんだ付け後は、はんだ付けされた電子部品の接着、接合に関与しない。はんだ接合は、はんだ金属の溶融接合によって達成される。従って、はんだ付けされる金属間の接合強度は、はんだ接合の面積に依存する。
ところが、各種電気機器において、高密度実装が進むにつれ、電子部品が小型化され、電子部品の配置間隔が狭ピッチ化される。これに伴い、はんだ接合面積の狭小化が進んでいる。現段階でも、既に、十分なはんだ付け強度を確保することが困難となっている。しかも、実装の高密度化、電子部品の小型化及び電子部品の配置間隔の狭ピッチ化は、更に進展する傾向にあり、はんだ接合面積のみによってはんだ接合強度を確保する従来手段では、この技術動向に対応することが、ますます困難になる傾向にある。
一般に、はんだ接合強度を確保する手段として、はんだで、電子部品の側面に形成されるフィレット部を形成し、電子部品の電極と電子回路基板の電極とのはんだの接合面積を拡大する手段が採用されている。ところが、高密度実装においては、フィレット部の接合面積も小さくなってしまうため、フィレット部による接合強度の増大手段も採りにくい。
ここで、実装の高密度化、電子部品の小型化及び電子部品の配置間隔の狭ピッチ化などに対して、十分な接合強度をもって対応し得るはんだ付け用フラックス、および、はんだ付けペースト、および、はんだ付け方法が開発されている。
図3における(a)から(d)は、特許文献1及び特許文献2に記載された実装方法について示した図であり、フラックス作用を有する樹脂3を用いた実装方法について記載されている。
この実装方法では、フラックス作用を有する樹脂3を、図3(a)に示す電極8を有する電子回路基板7に、ディスペンス、またはスクリーン印刷などの手段によって塗布することで、フラックス作用を有する樹脂3によって図3(b)にように、被覆される。フラックス作用を有する樹脂3は、フラックス剤および硬化剤を含むように処方されている。その後、図3(c)に示すように、バンプ付き電子部品、つまり、Ball Grid ArrayであるBGA11が搭載された後、リフロー炉を通すことにより、BGA11のはんだバンプ12と、電子回路基板7の電極8との接合として、フラックス作用を有する樹脂3の硬化が開始し、最終的に図3(d)のように接合が完成する、すなわち電子デバイスが製造される。このように製造された電子デバイスにおいて、BGA11と電子回路基板7との間に生じる間隔に充填されたこととなったフラックス作用を有する樹脂3は、接着性樹脂と硬化剤を含有しており、接着性接着剤として封止する機能を有する。
特許第2589239号公報 特開2001−170798号公報 特開平10−233463号公報 特表2008−510304号公報
図3の(a)から(d)に示している電子部品(BGA11)の実装方法では、電子回路基板7の電極8にフラックス作用を有する樹脂3を塗布後、電子部品(BGA11)を搭載する方法が採用されている。この方法では、電子回路基板7にフラックス作用を有する樹脂3が、電極8を有する電子回路基板7上にディスペンス、またはスクリーン印刷などの手段によって塗布された後、電子部品(BGA11)を搭載し、熱エネルギーを加えることで電子回路基板と電子部品の間の接合と封止を完了する。
しかし、この方法では、フラックス作用を有する樹脂3に起因する以下のような課題がある。
(1)フラックス作用を有する樹脂3の量が多いときは、フラックス作用を有する樹脂3の塗布時、または、リフロー(熱処理)後に隣接する領域に樹脂が広がってしまう。
また、フラックス作用を有する樹脂3の量が多いと、熱処理において、樹脂により電子部品(BGA11)が浮いてしまい接続ができない場合もある。
(2)フラックス作用を有する樹脂3の量が少ない時は、フラックス作用が働かなく、電子部品の突起電極表面の酸化膜がとれなくなり、部分的にしか、はんだ接合部を補強することができなくなり、電子回路基板7と電子部品であるBGA11の間に、熱硬化性接着剤、いわゆるアンダーフィル剤を注入する必要があり、別工程が必要となってしまう。
(3)フラックス作用を有する樹脂3中に泡がはいるという問題がある。つまり、図3(c)において、電子部品(BGA11)を、フラックス作用を有する樹脂3に接合させるときに、電子部品(BGA11)の下面のくぼみや、突起部分に泡が残り、熱処理時や、接合後に接続を不安定にする。
また、電子デバイスは、電子機器の軽薄短小化に伴い、それを構成する電子デバイスに対するパッケージの小型化、薄型化の要求が強くなってきている。このような要求に応じて、ベア状態の半導体チップ(以下単にチップと称する)を使用した実装方法が進展している。その代表的なものとして、チップ・オン・ボード(COB)実装法、およびフリップチップ実装法などが知られている。
フリップチップ実装法は、チップの素子形成面上に設けられた、はんだなどからなる金属バンプ電極(以下、単にバンプと称する)を、マザーボードとしての配線基板上に形成された配線パターンのランドパッドなどに押し付けて接続するものである。この方法によれば、ワイヤーボンディングを必要とするCOB実装よりも高密度で実装することができる。ところが、配線基板の熱膨張係数がチップのそれよりも大きいために、この基板の熱膨張によって基板やチップにおける接続部分に応力が加わり、その部分が損傷を受けて接続の信頼性が損なわれてしまうという課題があった。
このような課題を改善した構造として、多層配線構造の配線基板とチップとの間に樹脂を介在させて、配線基板とチップとを機械的に固定した片面樹脂封止型パッケージがあり、その一例として、BGA型パッケージ構造がある。この構造には、パッケージ構成要素の一つである配線基板とチップとの接続部分における応力を軽減できるという利点がある。その一方で、チップとそれを保持する配線基板の熱膨張係数の違いにより熱応力が発生し、それによって配線基板が反ってしまうという現象が生じる。このため、配線基板のコプラナリティーが低下してしまい、BGAパッケージ型の電子デバイスをマザーボードに実装するのが困難になる。
そこで、このようなコプラナリティー低下を極力抑制するために、配線基板のチップ搭載面側に、配線パターンなどを避けてチップ外側端に連なる溝を設け、さらに、この溝の面に離型剤を塗布しておくことによって、配線基板とそれに搭載したチップとの間に充填する樹脂に対して剥離性をもたせるという方法が提案されている(たとえば、特許文献3)。
また、電子デバイスに対するパッケージの小型化、薄型化の要求がますます強くなってきている一方で、チップにおいては、その性能、機能の向上に伴って高容量化と高密度化が進み、配線基板上にチップをよりいっそう高い密度で実装できるパッケージの構造が求められている。
このような要求に応じる実装構造として、次のような提案がされている(たとえば、特許文献4)。すなわち、配線基板として、その一方の面上に配線パターンとそれに接続された相互接続用端子を備え、他方の面側にランドパッドを備えたものを使用する。この相互接続用端子を、その高さが配線基板上に搭載したチップの頂面の位置よりも高くなるよう形成しておく。そして、配線パターン形成面側にチップを搭載し、相互接続用端子の頂部が露出するよう、チップを樹脂で封止してサブパッケージを構成する。このようなサブパッケージを複数個準備し、一方のサブパッケージの相互接続用端子が他方のサブパッケージのランドパッドと接続されるよう積み重ねた構造とする。必要に応じて、チップをスタック状に積層したサブパッケージを使用することも可能である。
前者の方法では、配線基板のチップ搭載面側に溝を設け、その面に離型剤を塗布することによって、チップ搭載時での配線基板のコプラナリティー低下を改善できることが期待される。
しかしながら、この方法によれば、配線パターンとチップのバンプとを接続してから、封止用の樹脂をチップと配線パターンとの間に充填するとともに、チップと配線パターンの外周部分を樹脂で覆わなければならない。配線パターンとバンプとの接続に際しては、それらの接続箇所となる領域の表面に形成された酸化皮膜を除去しなければならず、そのために一般にフラックスが広く用いられている。フラックスを使用すると、その一部分がチップと配線基板との間に残ってしまうことが避けられない。これまで封止用に使用されている樹脂をチップと配線パターンとの間に隙間なく埋込むためには、それに先立ってチップと配線パターンとの間にあるフラックスの残渣を除去しておかなければならない。この除去工程が電子デバイスのコスト上昇の要因となっている。
さらに、チップのバンプと配線パターンとを接続し、さらにチップと配線パターンとの間に流し込んだ封止樹脂を硬化させるために、接続工程と樹脂硬化工程のそれぞれで加熱しなければならない。このように、実装において熱エネルギーを少なくとも2回与えなければならないことも電子デバイスのコストを高める要因になっている。
後者の方法では、サブパッケージ同士を接続するための相互接続端子として導電性の金属ボールが用いられる。このような接続端子としての金属ボールの直径にばらつきがあると、次のサブパッケージを搭載し、リフロー法で接続しようとしてもその間の接続が確実になされない箇所が発生するというおそれがある。また、複数のサブパッケージ同士を一方の相互接続端子と他方のランドパッドとを確実に接続するためには、金属ボールの頂部部分が封止樹脂に埋め込まれないように、露出させておかなければならない。その一方で、接続後においても接続部分が露出した状態であると、電子デバイスの信頼性を低下させるおそれがある。接続の信頼性を維持するためには、サブパッケージの積層後にそれらの間隙全域に樹脂を充填して、接続部分を含めて封止しておくことが望ましいが、そのための充填封止工程が必要となり、これが電子デバイスのコスト上昇の要因となる。
したがって、本発明の目的は、上記課題を解決することにあって、はんだバンプを介して電気的に接続された回路形成体の積層構造体である電子デバイスにおいて、接続の信頼性が向上された電子デバイスおよびその製造方法を提供することにある。
上記目的を達成するために、本発明は以下のように構成する。
本発明の第1態様によれば、電極を有する第1回路形成体と、
第1の回路形成体の電極形成面と対向して配置され、電極と電気的に接続されたはんだバンプを有する第2回路形成体と、
第1回路形成体と第2回路形成体との間に配置されて、第1回路形成体と第2回路形成体とを接合するとともに、互いに接続された電極およびはんだバンプを封止する樹脂とを備え、
少なくともはんだバンプ用のフラックス成分を含む2種類以上のフラックス成分が混ざり合って、樹脂中に分散されている、電子デバイスを提供する。
本発明の第2態様によれば、第2回路形成体は、そのバンプ形成面の裏面側に形成された電極を有し、
第2の回路形成体の電極形成面と対向して配置され、電極と電気的に接続されたはんだバンプを有する第3回路形成体と、
第2回路形成体と第3回路形成体との間に配置されて、第2回路形成体と第3回路形成体とを接合するとともに、互いに接続された電極およびはんだバンプを封止する樹脂とをさらに備える、第1態様に記載の電子デバイスを提供する。
本発明の第3態様によれば、フラックス成分として、互いに融点の異なる2種類以上の有機酸が、樹脂中に含まれている、第1態様に記載の電子デバイスを提供する。
本発明の第4態様によれば、樹脂中に含まれる一のフラックス成分の融点の範囲と、他のフラックス成分の融点の範囲とが、互いに重なる温度範囲を有している、第3態様に記載の電子デバイスを提供する。
本発明の第5態様によれば、互いに融点の異なる2種類以上の有機酸として、ジグリコール酸およびグルタル酸が、樹脂中に含まれている、第3態様に記載の電子デバイスを提供する。
本発明の第6態様によれば、1〜20wt%の範囲の量のフラックス成分が、樹脂中に分散して含まれている、第1態様に記載の電子デバイスを提供する。
本発明の第7態様によれば、第1回路形成体の電極上にはんだ材料を配置する工程と、
第2回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程と、
第1回路形成体の電極上に配置されたはんだ材料と、第2回路形成体のはんだバンプとを接触させるように、第1回路形成体上に樹脂を介して第2回路形成体を配置する工程と、
はんだ材料とはんだバンプとの接続部分および樹脂に熱エネルギーを加える工程とを備え、
第1回路形成体と第2回路形成体とが接合され、かつ接合部分が樹脂により封止された電子デバイスを製造する電子デバイスの製造方法を提供する。
本発明の第8態様によれば、熱エネルギーを加える工程において、第1回路形成体と第2回路形成体との間を加圧しない状態にて、接合部分および樹脂に熱エネルギーが加えられる、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第9態様によれば、熱エネルギーを加える工程において、フラックス作用を有する樹脂に熱エネルギーを加えることで、はんだバンプの表面の酸化被膜を除去し、はんだバンプを第1回路形成体の電極に電気的に接続する、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第10態様によれば、熱エネルギーを加える工程において、フラックス作用を有する樹脂に熱エネルギーを加えることで、樹脂が硬化する、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第11態様によれば、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程において、はんだバンプの高さ以上の厚さに形成された樹脂層に対して、第2回路形成体の一方の面を接触させることにより、第2回路形成体に樹脂層を転写する、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第12態様によれば、第2回路形成体の他方の面に形成された電極上にはんだ材料を配置する工程と、
第3回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第3回路形成体の一方の面に配置する工程と、
第2回路形成体の電極上に配置されたはんだ材料と、第3回路形成体のはんだバンプとを接触させるように、第2回路形成体上に樹脂を介して第3回路形成体を配置する工程とをさらに備え、
熱エネルギーを加える工程において、第1回路形成体、第2回路形成体、および第3回路形成体の間におけるはんだ材料とはんだバンプとの接続部分および樹脂に熱エネルギーを加えて、第1回路形成体、第2回路形成体、および第3回路形成体とが接合され、かつそれぞれの接合部分が樹脂により封止された電子デバイスを製造する、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第13態様によれば、第2回路形成体に形成されたはんだバンプが、BGA構造を有する、第3態様に記載の電子デバイスの製造方法を提供する。
本発明の第14態様によれば、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程において、樹脂材料からなる主剤、主剤の硬化剤、およびフラックス作用を有する有機酸を含有する樹脂を、第2回路形成体の一方の面に配置する、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第15態様によれば、フラックス作用を有する樹脂として、少なくとも融点の異なる2種類以上の有機酸が含まれている、第14態様に記載の電子デバイスの製造方法を提供する。
本発明の第16態様によれば、第1回路形成体の電極上に配置されたはんだ材料は、フラックス成分を含み、
はんだ材料のフラックス成分の軟化点の範囲と、樹脂に含まれる2種類以上の有機酸の融点の範囲とが、互いに重なる温度範囲を有している、第15態様に記載の電子デバイスの製造方法を提供する。
本発明の第17態様によれば、互いに融点が異なる2種類以上の有機酸として、ジグリコール酸およびグルタル酸が、樹脂中に含まれている、第15態様に記載の電子デバイスの製造方法を提供する。
本発明の第18態様によれば、1〜20wt%の範囲の量のフラックス成分が樹脂中に含まれている、第7態様に記載の電子デバイスの製造方法を提供する。
本発明の第19態様によれば、回路基板の基板電極上にはんだ材料を配置する工程と、
チップ部品の電極上に、フラックス作用を有する樹脂を配置する工程と、
回路基板の基板電極上に配置されたはんだ材料と、チップ部品の電極とを接触させるように、回路基板上に樹脂を介してチップ部品を搭載する工程と、
はんだ材料および樹脂に熱エネルギーを加える工程とを備え、
回路基板の基板電極にはんだ材料を介してチップ部品の電極が電気的に接続されるとともに、接続部分が樹脂により封止された電子デバイスを製造する電子デバイスの製造方法を提供する。
本発明によれば、第2回路形成体のはんだバンプの全体を覆うようにフラックス作用を有する樹脂が第2回路形成体上に配置された後、その電極上にはんだ材料が配置された第1回路形成体と、第2回路形成体とが積層されて、熱エネルギーが加えられることにより、はんだの溶融・硬化による電気的な接合と、樹脂の硬化による接合部分の樹脂による封止とが同時に一括してできる。また、フラックス作用を有する樹脂により、はんだバンプの全体が覆われていることにより、熱エネルギーの付与により、はんだバンプの表面全体において酸化被膜を除去することができ、はんだ材料とはんだバンプとの接合の導電性を安定して確保できる。また、第2回路形成体上に予め樹脂が配置させた後、第1回路形成体と第2回路形成体とを積層するため、接合時に、泡(ボイド)などが混入しにくい。さらに、第2回路形成体において、はんだバンプの全体を覆うように配置される樹脂がフラックス作用を有しているため、フラックス単体をはんだバンプとはんだ材料との接続部分に使用する場合におけるような残渣の発生を阻止することができる。したがって、第1回路形成体と第2回路形成体とが積層された電子デバイスにおいて、安定した接合を実現でき、接合の信頼性を向上させることができる。
さらに、第3回路形成体のはんだバンプの全体を覆うようにフラックス作用を有する樹脂を第3回路形成体上に配置した後、第3回路形成体を第2回路形成体上に積層配置して、第1回路形成体、第2回路形成体、および第3回路形成体のそれぞれの接続部分および樹脂に対して、一括して熱エネルギーの付与を行うことで、第1、第2、および第3回路形成体が積層され、かつ接続部分が封止された多層積層構造の電子デバイスを製造することができる。また、このような多層積層構造の電子デバイスにおける接合の信頼性を向上させることができる。
本発明の第1の実施の形態の実施例1におけるはんだ付き電子部品の実装方法の工程を説明するための図 第1の実施の形態の実施例2におけるバンプ付き電子部品の実装方法の工程を説明するための図 従来例の実装方法について示した図 従来例としての比較例1におけるはんだ付き電子部品の実装方法に関する図 従来例の比較例2におけるはんだ付き電子部品の実装方法に関する図 従来例の比較例3におけるバンプ付き電子部品の実装方法に関する図 従来の比較例3で作成された構造体の断面拡大図 第1の実施の形態の実施例2で作成された構造体の断面拡大図 第1の実施の形態の実施例で作成された構造体の断面拡大図 従来例で作成された構造体の断面拡大図 本発明の第2の実施の形態における前段階の工程を説明するための図 第2の実施の形態における後段階の工程を説明するための図 比較例5における工程の要部を説明するための図 第2の実施の形態による電子デバイスの部分断面拡大図 比較例4による電子デバイスの部分断面拡大図 比較例5による電子デバイスの部分断面拡大図 本発明の第3の実施の形態における工程を説明するための図 比較例6における工程の要部を説明するための図 第3の実施の形態と比較例7による電子デバイスをX線透過法で調査した結果を対比して示す図
本発明の記述を続ける前に、添付図面において同じ部品については同じ参照符号を付している。
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
(第1の実施の形態)
本発明の第1の実施の形態にかかる電子デバイスの製造方法は、回路基板の基板電極上にはんだ材料を配置する工程と、チップ部品の電極上に、フラックス作用を有する樹脂を配置する工程と、回路基板の基板電極上に配置されたはんだ材料と、チップ部品の電極とを接触させるように、回路基板上に樹脂を介してチップ部品を搭載する工程と、はんだ材料および樹脂に熱エネルギーを加える工程とを備え、回路基板の基板電極にはんだ材料を介してチップ部品の電極が電気的に接続されるとともに、接続部分が樹脂により封止された電子デバイスを製造するものである。この電子デバイスの製造方法としては、以降において実施例1として具体的な例を挙げて説明する。
また、本第1の実施の形態にかかる別の電子デバイスの製造方法は、第1回路形成体の電極上にはんだ材料を配置する工程と、第2回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程と、第1回路形成体の電極上に配置されたはんだ材料と、第2回路形成体のはんだバンプとを接触させるように、第1回路形成体上に樹脂を介して第2回路形成体を配置する工程と、はんだ材料とはんだバンプとの接続部分および樹脂に熱エネルギーを加える工程とを備え、第1回路形成体と第2回路形成体とが接合され、かつ接合部分が樹脂により封止された電子デバイスを製造するものである。この電子デバイスの製造方法としては、以降において実施例2として具体的な例を挙げて説明する。
ここで、これらの電子デバイスの製造方法において、共通する概念について説明する。
本発明において、回路形成体とは、電子回路が形成された構造体のことであり、回路パターンが形成された電子回路基板やIC部品などの電子部品などを含む。
チップ部品の電極上に、フラックス作用を有する樹脂を配置する工程、および第2回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程は、一定の厚みに形成されたフラック作用を有する樹脂層の上に、チップ部品または第2回路形成体を配置して、必要量のフラックス作用を有する樹脂を転写する工程である。
回路基板の基板電極上にはんだ材料を配置する工程、および第1回路形成体の電極上にはんだ材料を配置する工程は、一般に用いられている表面実装用のクリームはんだ印刷機やディスペンスなどを用いて、はんだ材料の配置を行うものである。また、用いられるはんだ材料は、市販のSn−3Ag−0.5CuやSn−42Biなどのはんだを成分とするペースト状のもの(いわゆるクリームはんだ)である。
回路基板の基板電極上に配置されたはんだ材料と、チップ部品の電極とを接触させるように、回路基板上に樹脂を介してチップ部品を搭載する工程、および第1回路形成体の電極上に配置されたはんだ材料と、第2回路形成体のはんだバンプとを接触させるように、第1回路形成体上に樹脂を介して第2回路形成体を配置する工程は、一般に用いられている表面実装用のマウンター、電子部品実装機を用いて行われる。
はんだ材料および樹脂に熱エネルギーを加える工程、およびはんだ材料とはんだバンプとの接続部分および樹脂に熱エネルギーを加える工程は、一般に用いられている表面実装用のリフロー炉を用いて行われる。つまり、チップ部品が搭載された回路基板、または、積層された回路形成体に対して、チップと回路基板、または回路形成体間を加圧しない状態(すなわち、外的な力を付加しない状態)にて、リフロー炉内にて加熱が行われる。
また、フラックス作用を有する樹脂は、液状またはペーストの形態を採ることができる。その主剤となる樹脂材料には、熱硬化性樹脂を使用するのが好ましい。その具体例としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂、これらの変性樹脂、およびアクリル樹脂のうちの少なくとも1種類を挙げることができる。使用する樹脂材料の種類および配合量については、接着温度帯および目標とする皮膜硬度などに応じて選択することができる。その硬化剤には、使用樹脂材料を硬化させるものであればよい。
フラックス作用を発現させるための成分としては、還元作用をもたらす有機酸、およびカルボン酸などを使用することができる。このようなフラックス成分は、はんだバンプおよび配線パターンなどに形成された金属酸化物被膜を除去する作用を有する。フラックスの含有比率については、フラックス作用を有する樹脂において、1〜20wt%とするのが好ましい。
フラックスの含有率が1wt%未満であると、実質的なフラックス作用が無くなってしまうことになる。そのため、例えば、電子部品がチップ部品である場合には、フラックス作用によりメッキの酸化被膜を十分に除去できない。また、電子部品がBGA構造のはんだボールを有する場合は、はんだボールの酸化被膜を十分に取り除くことができず、はんだボールの溶融による沈み込みが十分でない状態(すなわち、はんだボールの溶融によるその形状変化が十分でない状態)で接合してしまうことになり、安定した接合ができないことになる。一方、樹脂におけるフラックスの含有率が20wt%以上であると、目標とする硬化物特性(樹脂の硬度や絶縁抵抗値)を得ることができなくなる。このような場合にあっては、この種の構造にて用いられている従来のアンダーフィル剤と比較して、樹脂の仕様がヒートサイクル試験や耐落下試験で劣るようになる。
また、フラックス作用を有する樹脂が、溶剤、可塑剤およびチキソ剤などを含んでいてもよい。溶剤、可塑剤およびチキソ剤も、塗布形態に応じて粘度を調整するために加えられる。溶剤、可塑剤およびチキソ剤などの配合比率については、使用目的に適した比率とすればよい。
(実施例1)
抵抗などの電子部品で、はんだバンプがついていない電子部品(チップ部品)を、電子回路基板にはんだ材料を介して実装する実施例について、図面を参照しながら説明する。
図1は本発明の実施例1における電子部品であるチップ部品5の実装方法に関する図である。
フラックス作用を有する樹脂3を材料ポット1上に投入した(図1(a))。次に、スキージ2を用いて、一定の膜厚を有するフラックス作用を有する樹脂4の層を形成した(図1(b))。次に、フラックス作用を有する樹脂3を転写させるために、チップ部品5を一定の膜厚を有するフラックス作用を有する樹脂4の層にマウントした(図1(c))。マウントしたチップ部品5を引き上げることで、必要量のフラックス作用を有する樹脂3(すなわち、樹脂層)が転写されたチップ部品5を得た(図1(d))。具体的には、チップ部品5のそれぞれの電極5aの図示下面上に樹脂3が配置されるように、チップ部品5の図示下面上全体に樹脂3が転写される。
また、電子回路基板7を用意した(図1(e))。電子回路基板7の電極8(基板電極)にスクリーン印刷機にて、Sn−3Ag−0.5Cuのクリームはんだ9(はんだ材料)を印刷した(図1(f))。
次に、一定の膜厚を有するフラックス作用を有する樹脂4が転写されたチップ部品5を、Sn−3Ag−0.5Cuのクリームはんだ9が印刷された電子回路基板7に搭載し、クリームはんだ9とチップ部品5の電極5aとを接触させる。このように樹脂4を介してチップ部品5が電子回路基板7に搭載された状態にて、リフローを行う。リフローを実施することにより、樹脂4およびクリームはんだ9に熱エネルギーが付与され、クリームはんだ9が溶融し、その後固化するとともに、樹脂4が硬化することで、実装構造体(電子デバイス)を得た(図1(g))。
この方法により、電子回路基板の電極部分に印刷されたSn−3Ag−0.5Cuのクリームはんだ9により、チップ部品5と電子回路基板7との間に十分な接合面積を確保することができ、その周りをフラックス樹脂で覆う構造体を得ることができた。また、この方法により、電子部品であるチップ部品5の側面にフィレット10を形成することで十分な接合面積を得ることができるので安定した接続抵抗を得ることができた。
上記で、使用したフラックス作用を有する樹脂3は、以下の組成および物性である。エポキシ樹脂:ビスフェノールA型エポキシ樹脂(ジャパンエポキシレジン製)70wt%に対し、硬化剤:イミダゾール硬化剤(2P4MZ)(四国化成工業製)15wt%、還元作用を示すカルボン酸としてアジピン酸(関東化学工業製)15wt%を擂潰機(ライカイ機)により混練し、E型粘度計で69Pa・s(1rpm)の粘度を示すフラックス作用を有する樹脂を作製し使用した。
また、図1(b)でのフラックス樹脂の膜厚は、100μmとした。
また、クリームはんだ9を印刷するためにマスクとしては、100μmのものを用いて実施した。
電子部品(チップ部品5)には、パナソニックエレクトロデバイス製の1608チップを用い、電子回路基板7には、銅配線にプリフラックを施したものを用いた。
これらは、1つの実施例であり、これらに限定されるわけではない。
(比較例1)
比較のために、下記の実装方法により実装構造体(電子デバイス)を作成した。比較としての実装方法は、実施例1の実装方法から電子回路基板7の電極8に、クリームはんだ9を印刷する工程を取り除いた実装方法である。以下に比較例1について、図面を参照しながら説明する。図4(a)から図4(f)は、比較例1におけるはんだ付き電子部品の実装方法に関する図である。なお、実施例1と共通のものは、同じものを用いた。
フラックス作用を有する樹脂3を、材料ポット1上に投入した(図4(a))。次に、スキージ2を用いて、一定の膜厚を有するフラックス作用を有する樹脂4の層を形成した(図4(b))。次に、フラックス作用を有する樹脂3を転写させるために、チップ部品5を、一定の膜厚を有するフラックス作用を有する樹脂4の層にマウントした(図4(c))。マウントしたチップ部品5を引き上げることで、必要量のフラックス作用を有する樹脂3が転写されたチップ部品5を得た(図4(d))。次に、Sn−3Ag−0.5Cuのクリームはんだが印刷されていない電子回路基板7を用意した(図4(e))。必要量のフラックス作用を有する樹脂3が転写されたチップ部品5を、Sn−3Ag−0.5Cuのクリームはんだが印刷されていない電子回路基板7に搭載し、リフローを通すことで、実装構造体を得た(図4(f))。
各条件は、実施例1と同じである。
(比較例2)
比較のために、下記の実装方法により実装体を作成した。比較としての実装方法は、実施例1の実装方法から、はんだの表面にフラックス作用を有する樹脂3を塗布する工程を取り除いた実装方法である。以下に比較例2について、図面を参照しながら説明する。図5は比較例2におけるはんだ付き電子部品の実装方法に関する図である。なお、実施例1と共通のものは、同じものを用いた。
まず、はじめに、電子回路基板7を用意した(図5(b))。次に、スクリーン印刷機を用いて、電子回路基板7の電極8に、Sn−3Ag−0.5Cuのクリームはんだ9を印刷した(図5(c))。次に、チップ部品5を用意した(図5(a))。チップ部品をSn−3Ag−0.5Cuのクリームはんだ9を印刷された電子回路基板7に搭載し、リフローを通すことで実装構造体を得た(図5(d))。
(試験)
表1に実施例1と比較例1、比較例2から作られた実装構造体10個の接続抵抗値を示す。実施例1と比較して、比較例1では、チップ部品5と電子回路基板7との間に十分な接合面積を確保することができず、はんだが印刷されているときよりも高い抵抗値となり、中には、接合できないものも生じた。つまり、比較例1では、実施例1と異なり、安定した接続抵抗を得ることができないことが明らかとなった。
このことから、本願発明の電子回路基板の基板電極にはんだを印刷した後、フラックス作用を有する樹脂が電極上に配置された電子部品を、基板電極上にはんだが印刷された電子回路基板上に搭載することで、安定した接続抵抗を得ることができ、接合の信頼性を向上させることができることがわかる。
また、実施例1と比較例2とを比較すると、電子回路基板の電極部にはんだを印刷することにより、はんだの金属接合を含んだによるフィレット10を形成できるともに、はんだ接合と同等の接続抵抗値を得られることが明らかとなり、はんだの金属接合によるフィレット形成と、その周囲を樹脂で覆った実装体を容易に得ることができた。つまり、比較例2のフィレット10は、はんだ成分のみであるが、実施例1では、はんだ成分と樹脂成分の両方からなり、強度的に、比較例2より優れ、かつ、抵抗値も比較例2と同じ程度確保できている。
(実施例2)
以下に本発明の実施例2として、第2回路形成体の一例であるバンプ付き電子部品を、第1回路形成体の一例である電子回路基板上に実装する方法について、図面を参照しながら説明する。図2(a)〜図2(g)は本発明の実施例2におけるバンプ付き電子部品の実装方法に関する図である。
フラックス作用を有する樹脂3を材料ポット1に投入した(図2(a))。次に、スキージ2を用いて、一定の膜厚を有するフラックス作用を有する樹脂4の層を形成した(図2(b))。次に、フラックス作用を有する樹脂3を転写させるために、バンプ付き電子部品(BGA11)を一定の膜厚を有するフラックス作用を有する樹脂4の層にマウントした(図2(c))。マウントしたバンプ付き電子部品を引き上げることで、一定の膜厚を有するフラックス作用を有する樹脂4が転写されたバンプ付き電子部品(BGA11)を得た(図2(d))。このとき、電子部品11の図示下面に形成されているそれぞれのバンプ12(例えば、はんだバンプ)の全体が覆われるように樹脂4が電子部品11の図示下面に転写される。
また、電子回路基板7を用意した(図2(e))。電子回路基板7の電極8にスクリーン印刷機にて、Sn−3Ag−0.5Cuのクリームはんだ9を印刷した(図2(f))。
次に、一定の膜厚を有するフラックス作用を有する樹脂4が転写されたバンプ付き電子部品(BGA11)を、Sn−3Ag−0.5Cuのクリームはんだが印刷された電子回路基板7に搭載し、電子部品11のバンプ12を電子回路基板7のクリームはんだ9に接触させた状態とする。この状態にてリフローを行うことで、バンプ12、クリームはんだ9、および樹脂4に対して熱エネルギーが付与され、バンプ12およびクリームはんだ9が溶融して、その後固化するとともに、樹脂4が硬化し、実装構造体(電子デバイス)を得た(図2(g))。
この方法により、バンプ付き電子部品(BGA11)と、電子回路基板7とを電子回路基板7の電極8に印刷されたクリームはんだ9によりバンプ付き電子部品(BGA11)と電子回路基板7との間に十分な接合面積を確保することができ、その周りをフラックス樹脂のフィレット10で覆う構造体を得ることができた。
バンプ付き電子部品(BGA11)の場合、バンプ12に用いているはんだボールの大きさのバラツキならびに電子回路基板7の反りのために、バンプ12と電子回路基板の電極8に隙間ができ、接続不良を生じる場合があるが、今回、電子回路基板7の電極8にSn−3Ag−0.5Cuのクリームはんだ9を印刷する工程を導入することで未接合を防ぐことができた。
また、この実装方法では、電子部品のバンプ12の表面にフラックス作用を有する樹脂3を塗布する工程で電子部品(BGA11)と電子回路基板7の間を十分に封止できるフラックス作用を有する樹脂4を供給できるため、電子部品と電子回路基板間のボイド15を無くすことが可能となる。
使用したフラックス作用を有する樹脂3は、以下の組成および物性のものを用いた。エポキシ樹脂:ビスフェノールA型エポキシ樹脂(ジャパンエポキシレジン製)70wt%に対し、硬化剤:イミダゾール硬化剤(2P4MZ)(四国化成工業製)15wt%、還元作用を示すカルボン酸としてアジピン酸(関東化学工業製)15wt%をライカイ機により混練し、E型粘度計で69Pa・s(1rpm)の粘度を示すフラックス作用を有する樹脂を得た。
図2(b)のフラックス樹脂の膜厚は、150μmとした。図1(b)のフラックス樹脂の膜厚に加えて、バンプ12の厚みが考慮されている。このようなフラックス樹脂の膜厚としては、バンプ12の全体が覆われるような膜厚に設定する、すなわち、樹脂4よりバンプ12が露出しないようにすることが好ましい。フラックス樹脂の膜厚は、例えば、バンプ12の高さ寸法に対して、100%〜110%の範囲に設定することがより好ましい。また、より厚い膜厚のフラックス樹脂を転写した後、スキージ等の手段を用いて、適正な膜厚に樹脂を整形してもよい。
また、クリームはんだを印刷するためにマスク厚に関しては、マスクはマスク厚、120μmのものを用いて実施した。
電子部品(BGA11)には、松下電器産業 半導体社製のBGAパッケージ(パッケージの大きさ:□8.0mm ボール径:0.3mm ボールピッチ:0.5mm ボール数:441個)を用い、電子回路基板7には、銅配線にプリフラックを施したものを用いた。
(比較例3)
比較例3は、アンダーフィル剤を用いた電子回路基板と電子部品の封止である。比較のために、下記の実装方法により実装構造体を作成した。比較としてのはんだ付け方法は、電子回路基板の電極部分にはんだを印刷する工程と、電子部品を電子回路基板の電極部分にはんだが印刷された電子回路基板に搭載する工程と、電子部品のバンプとはんだが印刷された電子回路基板の電極部分に熱エネルギーを加える工程と、電子回路基板と電子部品の隙間にアンダーフィル剤を塗布する工程と、電子回路基板と電子部品の隙間に存在するアンダーフィル剤に熱エネルギーを加える工程により構成されている。通常行なわれている実装方法と、その後に、基板と電子部品の間に、封止用のアンダーフィル材料、つまり、樹脂材料の挿入である。なお、実施例2と共通のもの(すなわち、電子部品、バンプ、電子回路基板、およびクリームはんだ)は同じものを用いた。
比較例3に使用する電子回路基板の電極部に、はんだを塗布する工程は、一般に用いられている表面実装用のクリームはんだ印刷機やディスペンスなどの方法による。また、用いられるはんだは市販のSn−3Ag−0.5CuやSn−42Biなどペースト状のものなどである。
比較例3に使用する電子部品を電子回路基板の電極部分に、はんだが塗布された電子回路基板に搭載する工程は一般に用いられている表面実装用のマウンター、実装機を用いるものである。
比較例3に使用する電子部品のバンプとはんだが印刷された電子回路基板の電極部分に熱エネルギーを加える工程は一般に用いられている表面実装用のリフロー炉を用いるものである。
比較例3に使用する電子部品と電子回路基板の隙間に充填するアンダーフィル剤は一般的に用いられている熱硬化性樹脂であり、アンダーフィル剤を塗布するマイクロディスペンサーは一般に用いられている表面実装用のマイクロディスペンサーを用いるものである。
比較例3に使用するアンダーフィル剤に熱エネルギーを加える工程は、一般に用いられている表面実装用のオーブンである。
以下に比較例3について、図面を参照しながら説明する。
図6は比較例3におけるバンプ付き電子部品の実装方法に関する図である。
まず、はじめに電子回路基板7を用意した(図6(a))。次に、電子回路基板7の電極8に、スクリーン印刷機にて、Sn−3Ag−0.5Cuのクリームはんだ9を印刷した(図6(b))。次に、バンプ付き電子部品、BGA11を電子回路基板の電極8のSn−3Ag−0.5Cuのクリームはんだが印刷された電子回路基板7に搭載し、リフロー炉を通すことで、バンプ付き電子部品、BGA11と電子回路基板7を接合させた(図6(c))。次に、マイクロディスペンサーを用いて、バンプ付き電子部品、BGA11と電子回路基板7の間にアンダーフィル剤13を、毛細管現象を利用して充填させ、オーブンを通過させることでバンプ付き電子部品、BGA11と電子回路基板7との間がアンダーフィル剤で充填された実装構造体を得ることができた(図6(d))。
次に、比較例3の実装方法にて得られた実装構造体の断面を観察した。図7は比較例3の実装方法にて得られた実装体の断面観察結果(拡大図)を示す。
実装体の断面をBGA11と電子回路基板7に充填されたアンダーフィル剤13の状態ならびにバンプ12近傍について詳細に観察した。その結果、本発明の実施例2と比較して、2つの相違点が観察された。
1つ目は、比較例3では、電子回路基板7側のバンプ12周囲にクリームはんだのフラックス残渣14があり、その周辺をアンダーフィル剤13が覆っている形状となっていることが確認された。つまり、液状のアンダーフィル剤が浸透してきたとき、フラックス残渣14がアンダーフィル剤13に溶け込んでないことがわかる。つまり、クリームはんだのフラックス残渣14とアンダーフィル剤13の硬化物が2層に分離して存在している。
2つ目は、アンダーフィル剤13で十分に充填されていると考えられる電子回路基板7とBGA11間にボイド15が発生していることである。これは、アンダーフィル剤13充填時に排出されるはずの電子回路基板7、BGA11間に存在するエアーがフラックス残渣の影響により排出されないことを示唆している。
次に、実施例2の実装方法にて得られた実装構造体の断面(拡大図)を観察した。図8は実施例2の実装方法にて得られた実装体の断面観察結果を示す。
実装構造体の断面をBGA11と電子回路基板7に充填されたフラックス作用を有する樹脂3の状態ならびにバンプ12近傍について詳細に観察した。その結果、比較例3と比較して、2つの相違点が観察された。
1つ目は、実施例2では、バンプ12周辺には、フラックス作用を有する樹脂4が観察され、クリームはんだ9に含まれるフラックスの分離は観察されなかった。つまり、BGA11と電子回路基板の電極8の接合と封止を1回の熱工程で処理することで、フラックス作用を有する樹脂4とクリームはんだのフラックスが混ざり合い、樹脂4中にフラックス成分が均一に分散されて、バンプ周辺をフラックス作用を有する樹脂4で覆うことが可能となった。
ここで、本発明では、フラックス成分が樹脂中に「均一に分散している」とは、樹脂がフラックス成分の種類に起因して多層に分離していない状態を言う。すなわち、樹脂中において、バンプ12やBGA11等との接触界面の他に界面が存在しない状態を言う。図7に示す比較例3のように、比較例3では、バンプ12と電極8との接合と、BGA11と電子回路基板7との間の封止を別々に行うため、接合時に、フラックス残渣14が固形分としてバンプ12および電極8の表面に固着してしまい、アンダーフィル剤13の硬化時に熱を加えても残渣14は動かず、そのため、アンダーフィル剤13と残渣14とが2層に分かれて、両者の間に界面が存在することになる。これに対して、実施例2では、このような2層分離による界面は存在せず、樹脂4中にフラックス成分が均一に分散された状態とすることができる。
2つ目は、BGA11と電子回路基板7間の封止剤として用いているフラックス作用を有する樹脂4にボイド15が無いことである。これは、比較例3のアンダーフィル剤13を用いた電子回路基板7とBGA11の封止では、はんだのフラックス残渣14が、毛細管現象によるアンダーフィル剤の浸透を阻害し、BGA11と電子回路基板7間のエアーの排出を阻害しているためである。また、特許文献1や特許文献2の方法で作成された実装体についても断面を観察したところ、ボイド15が観察された。これは、フラックス作用を有する樹脂4が塗布された電子回路基板7にBGA11を搭載させることから、この工程でエアーを巻き込み、熱エネルギーが加えられることから、エアーが外部に排出されずにボイド15として残ったものと考えられる。
本発明では、電子回路基板の電極8に、はんだを塗布した電子回路基板7上に必要量のフラックス作用を有する樹脂3が塗布されたBGA11を搭載後、熱エネルギーを加えることから、硬化したフラックス作用を有する樹脂4中にボイド15が発生しなかったものと考える。
以下に、実際に、本発明の実施例2で作成した実装構造体と、特許文献1及び特許文献2に記載された実装方法により得られた実装構造体の断面を観察し比較した。
図9は実施例2の実装方法にて得られた実装体の断面観察結果を示す。図10は特許文献1及び特許文献2の実装方法にて、得られた実装体の断面観察結果を示す。つまり、図3(a)から図3(d)で示した方法で作成したものである。フラックス作用を有する樹脂3、一定の膜厚を有するフラックス作用を有する樹脂4、電子回路基板7、電子回路基板の電極8、バンプつき電子部品(BGA11)は、実施例2と同じものを使用した。図3(b)のフラックス作用を有する樹脂3の厚みは、実施例2の図2(b)と同様150μmとした。
図9の実施例2で作成した実装構造体は、電子回路基板7とBGA11の接合がしっかりとされ、電子回路基板7とBGA11との間にフラックス作用を有する樹脂4で埋められている。このとき、硬化したフラックス作用を有する樹脂4中にボイド15は無く、また、樹脂はバンプの外周をきれいに覆っている。
次に、図10の特許文献1及び特許文献2に記載された実装方法により得られた実装構造体(不良サンプル)の断面を観察したところ、電子回路基板7とBGA11の間にフラックス作用を有する樹脂3が十分に充填されていない箇所が存在していることがわかる。また、硬化したフラックス作用を有する樹脂3中には、ボイド15が含まれていることがわかる。
このことから、電子回路基板の電極8に、はんだを塗布した電子回路基板7上に必要量のフラックス作用を有する樹脂4が塗布された電子部品を搭載後、熱エネルギーを加える本発明の実装方法が有用であることがわかる。
(第2の実施の形態)
以下、本発明の第2の実施の形態として、互いにサイズの異なるBGAパッケージ型の半導体デバイス(回路形成体の一例である)をサブデバイスとして使用し、これらのサブデバイスを多段構造とした電子デバイスの例について説明する。さらに、本発明の第3の実施の形態として、同じサイズの複数のサブデバイスを用いて、多段構造とした電子デバイスの例についてそれぞれ説明する。あわせて、これら実施の形態それぞれに対する比較例について説明する。
これらの実施の形態において、サブデバイスは電子デバイスとして要求される機能を実現するための個々のサブ機能をそれぞれ分担して保有し、それらが互いに接続されることによって集合体として目的とする機能を奏するものである。これらサブデバイスには、BGAパッケージ型のデバイスに代えて、BGAを備えた多層配線基板上にチップを搭載したデバイス、または、回路要素形成面側にBGAを備えたチップを使用することができる。最下位層と中間層に配置するサブデバイスについては、BGAが設けられた下面と平行な上面側には配線パターンが形成されているデバイスを使用する。最上位層に配置するサブデバイスについては、下面側にBGAを有するものを使用する。無論、その上面側に電子デバイスに要求される用途に応じた配線パターンを設けたものを使用してもよい。
この形態では、互いにサイズの異なる3種のBGAパッケージのサブデバイスを使用し、もっともサイズの大きいサブデバイスを最下層とし、その上に中間サイズのサブパッケージ、さらにその上にもっとも小さいサイズのサブデバイスを順次積層して、目的とする電子デバイスを作製する場合について説明する。
最下層と中間層を構成するサブデバイスは、それぞれその下面側にバンプを、また上面側に配線パターンを備える。また、最上層となるサブデバイスは、その下面側にバンプを有する。
最上層および中間層となるサブデバイスについては、それぞれのバンプ側の面上にフラックス作用を有する樹脂をサブデバイス間の間隙を埋めるのに十分な所定の厚さに塗布する。また、中間層および最下層を構成するサブデバイスについては、それぞれの配線パターンにはクリームはんだなどのはんだを印刷する。そして、最下層のサブデバイス上に中間層となるサブデバイスを、さらにその上に最上層のサブデバイスを、バンプが対応する配線パターン上に位置するよう順次搭載する。このようにして作製した積層体に熱エネルギーを加えて、バンプと配線ターンとをはんだ接続する。
サブデバイスのバンプ面側にフラックス作用を有する樹脂を塗布する工程では、まずこの樹脂を一定の厚みの層状に印刷し、その樹脂層にサブデバイスのバンプ面側を接しさせて若干加圧するなどして、必要量の樹脂を転写する方法を使用することができる。この樹脂の転写は、バンプの全体が樹脂により覆われるように行われる。
サブデバイスの配線パターンにはんだを塗布する工程では、一般に用いられている表面実装用のクリームはんだ印刷機を使用したスクリーン印刷法や、ディスペンス法などによる。
はんだには、Sn−3Ag−0.5CuまたはSn−42Biなどの組成のはんだ粉末にフラックスを加えてペースト状としたクリームはんだを使用することが好ましい。
フラックス作用を有する樹脂が塗布されたサブデバイスを、配線パターンにはんだが塗布されたサブデバイスに搭載する工程では、一般に用いられている表面実装用のマウンターを使用することができる。
熱エネルギーを与える工程では、一般に用いられている表面実装用のリフロー炉を用いることができる。
フラックス作用を有する樹脂には、液状またはペーストの形態のものを使用することができる。その主剤となる樹脂材料には、熱硬化性樹脂を使用するのが好ましい。その具体例としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂、これらの変性樹脂、および、アクリル樹脂のうちの少なくとも1種をあげることができる。使用する樹脂材料の種類および配合量については、接着温度帯および目標とする皮膜硬度などに応じて選定する。その硬化剤には、使用樹脂材料を硬化させるものであればよい。
フラックス作用を発現させるための成分としては、還元作用をもたらす有機酸、およびカルボン酸などを使用することができる。このようなフラックス成分は、サブデバイスのバンプならびに配線パターンに形成された金属酸化物皮膜を除去する作用を示す。フラックス含有比率については、フラックス作用を有する樹脂において、1〜20質量%とするのが好ましい。
また、フラックス作用を有する樹脂が、溶剤、可塑剤およびチキソ剤などを含んでいてもよい。溶剤、可塑剤およびチキソ剤も、塗布形態に応じて粘度を調整するために加えられる。溶剤、可塑剤およびチキソ剤などの配合比率については、使用目的に適した比率とすればよい。
以下、本第2の実施の形態の詳細について、図11および図12を用いて説明する。
図11および図12はこの第2の実施の形態における製造工程を説明するための図である。
まず、有機的に結合させて統合されることによって電子デバイスとしての機能を発揮するためのサブデバイスを準備する。この第2の実施の形態では、図11(c)、図11(f)および図12(b)に示す、互いにサイズの異なる3種のBGAを備えたサブデバイス51、52、53を使用する。これらのうち、図11(c)に示すサブデバイス51は中間的なサイズで、完成デバイスにおいては中間層を形成する。図11(f)に示すサブデバイス52はもっとも大きなサイズで、完成デバイスにおいては最下層を形成する。また、図12(c)に示すサブデバイス53はもっとも小さなサイズで、最上層を形成する。サブデバイス51、52はそれぞれの下面側にはんだボールからなるバンプ54、55(はんだバンプ)が形成されている。また、それぞれの上面側には配線パターン56、57(電極)が形成されている。最上層となるサブデバイス53は、その一方の面側にバンプ58を有する。
もっともサイズの大きいサブデバイス52には、次の仕様のものを使用した。
BGA配線基板寸法: 15.0mm平方
バンプを構成するボールの径: 0.3mm
バンプピッチ: 0.5mm
バンプ数: 625個
中間サイズのサブデバイス51には、次の仕様のものを使用した。
BGA配線基板寸法: 8.0mm平方
バンプを構成するボールの径: 0.3mm
バンプピッチ: 0.5mm
バンプ数: 441個
もっともサイズの小さいデバイス53には、次の仕様のものを使用した。
BGA配線基板寸法: 5.0mm平方
バンプを構成するボールの径: 0.3mm
バンプピッチ: 0.5mm
バンプ数: 121個
フラックス作用を有する樹脂には、樹脂材料としてビスフェノールA型エポキシ樹脂(ジャパンエポキシレジン株式会社製)を70質量%、硬化剤としてイミダゾール硬化剤(四国化成工業株式会社製2P4MZ)を15質量%、および、フラックス作用を発現させるための材料としてカルボン酸(関東化学株式会社製アジピン酸)を15質量%配合して、擂潰機(ライカイ機)で混練し、E型粘度計で69Pa・s(1rpm)の粘度に調製したものを使用した。
まず、図11(a)に示すように、材料ポット59上に上述のフラックス作用を有する樹脂60を投入し、スキージ61を、ポット59に対して所定の間隔を保持させながら、図面右方向へ移動させて、ポット59上にフラックス作用を有する厚さ150μmの樹脂層62を形成する(図11(b))。
次に、このポット59上に保持されている樹脂層62に、図11(c)に示すサブデバイス51を押し当てて、バンプ54を樹脂層62中に押し込み(図11(d))、それから引き上げることによって、サブデバイス51に必要量の樹脂層62を転写する(図11(e))。ここで、樹脂層62の必要量とは、それぞれのバンプ54の全体が樹脂層62により覆われるような量のことである。
一方、最下層となる図11(f)に示すサブデバイス52の配線パターン57上に、クリームはんだをスクリーン印刷法で選択的に塗布して、はんだ層63を形成する(図11(g))。そして、このサブデバイス52上に、フラックス作用を有する樹脂層62を備えたサブデバイス51を、そのバンプ54が対応する配線パターン57上に位置するよう位置合せをして、搭載する(図11(h))。このとき、必要に応じてサブデバイス51をサブデバイス52に対して押圧することによってバンプ54と配線パターン57との接触状態をより良好なものとすることができる。
次に、サブデバイス51の配線パターン56上に、クリームはんだを選択的に印刷して、クリームはんだ層64を形成する(図12(a))。
一方、最上層となる図12(b)のサブデバイス53のバンプ58側の面上に、フラックス作用を有する樹脂を上述と同じ手順で転写して、樹脂層65を形成する(図12(c))。
そして、このサブデバイス53を、図12(a)に示した構造体のサブデバイス51上に、配線パターン56とバンプ58との位置合せをして搭載する(図12(d))。
搭載後、サブデバイス51、52、53を一般に使用されている表面実装用のリフロー炉に通して加熱し、熱エネルギーを与えてはんだ層63、64を溶融させ、バンプ54、58と配線パターン56、57とをそれぞれ接続させるとともに、フラックス作用を有する樹脂層62、65を硬化させる。これによって、サブデバイス51、52同士、およびサブデバイス52,53同士が一括して接合されるとともに、樹脂封止される(図12(e))。
本第2の実施の形態では、一例として3段構造の電子デバイスを製造する場合について説明したが、2段構造、または4段以上の多段構造の電子デバイスの製造にこの形態の方法を適用できることは言うまでもないことである。
(比較例4)
比較例4として、第2の実施の形態における、配線パターン57、56上へのはんだ層形成工程(図11(g)、図12(a))を省略したことを除いて、それ以外の手順、条件を第2の実施の形態の方法と同じくして、電子デバイスを作製した。
(比較例5)
他の比較例として、フラックス作用を有する樹脂に代えて一般に使用されている熱硬化性樹脂をアンダーフィル剤として使用した。サブデバイスの積層については、第2の実施の形態と同様の手順、条件とし、積層後、加熱して熱エネルギーを与えてはんだ接合をした。それからサブデバイス間の隙間にアンダーフィル剤を充填し、加熱して硬化させることによって、樹脂封止をした。すなわち、上述の第2の実施の形態による方法と比較例5による方法との相違点は、異なる種類のアンダーフィル剤を使用すること、および、第2の実施の形態ではサブデバイス同士の接合とアンダーフィル剤の硬化とを1回の加熱処理で行っているのに対して、この比較例5ではそれらを独立した工程で熱エネルギーを与えている点にある。
比較例5の方法についてさらに具体的に述べるならば、図13(a)に示すように、サブデバイス52上に、サブデバイス51、53を順次積層してから、バンプ54と配線パターン57、ならびにバンプ58と配線パターン56とをはんだ接合する。次に、得られた積層構造体にマイクロディスペンサー31を使用して熱硬化性樹脂32を滴下させ、サブデバイス51、52間および51、53間の間隙に浸透させる。それから、表面実装用のオーブンを通過させて熱エネルギーを与えて硬化させ、熱硬化樹脂層33を形成して、樹脂封止をした(図13(b))。
(第2の実施の形態と比較例4との対比)
上述の第2の実施の形態の方法による電子デバイスを厚さ方向に切断して、樹脂による封止状態とはんだ接合状態とについて顕微鏡を使用して詳細に観察した。その結果、第2の実施の形態の方法によって得られた電子デバイスは、図14にその一部分を拡大して示すように、バンプ54と配線パターン57、ならびにバンプ58と配線パターン56とがすべて確実に接合されていることが確認された。また、樹脂層62、65はそれぞれサブデバイス51、52間および51、53間を埋め尽くしていた。そして、樹脂層に62、65のそれぞれにおいてボイドやフラックスの残渣が認められず、封止状態がきわめて良好であることが確認された。
これに対して、比較例4による電子デバイスでは、図15に示すように、フラックス作用を有する樹脂が配線パターン57とバンプ58との間に噛みこまれた形態となって硬化し、接合不良が生じていることが確認された。この図では、サブデバイス51、52間において接合されていない箇所が発生した例について示したが、サブデバイス51、53間においても樹脂層65の介在による同様の接合不良の発生した事例が認められた。
このことから、本発明の第2の実施の形態によれば、配線パターン56上にはんだ層64を、また配線パターン57上にはんだ層63をそれぞれ形成することによって、バンプ58、54とはんだ層64、63との溶融タイミングが一致し、それによってそれぞれを容易にかつ確実に接合させることができたと考えられる。
さらに、配線パターン面とそれに搭載されるサブデバイスのバンプのコプラナリティーにばらつきがあっても、配線パターン上にクリームはんだなどを印刷するに際して、印刷層の厚みを調整することによって、バンプと配線パターンとを確実にかつ容易に接合させることができ、任意の多段構造を有する電子デバイスを得ることができた。
(第2の実施の形態と比較例5との対比)
本発明の第2の実施の形態によれば、サブデバイスのバンプを備えた面上にフラックス作用を有する樹脂層を形成してから、そのサブデバイスを積層するために、樹脂材料に損失を生じることがなく、経済性にも優れている。
一方、比較例5による方法では、図13(a)に示すように、サブデバイスの積層構造体にアンダーフィル剤32を滴下して、サブデバイス53、51間および51、52間の隙間に浸透させることから、封止に必要とするよりも多い量の樹脂材料が必要となる。そのため、材料損が多く、電子デバイスの製造コスト上昇を避けることができない。さらに、付着するのが好ましくない箇所に、アンダーフィル剤が付着し残存するという頻度が高くなり、外観不良などによる歩留まり低下を生じさせる。
さらに、比較例5の方法による樹脂層33の充填状態について、顕微鏡を使用して詳細に観察した。その結果、上述の第2の実施の形態と比較して、次のような二つの相違点のあることが認められた。
その一つ目は、比較例5による電子デバイスでは、図16にその一部分を拡大して示すように、かなりの比率でバンプ54、58の周囲にフラックスの残渣34があり、それを樹脂層33が覆っているものがあった。これから、液状のアンダーフィル剤32がサブデバイス51、52間および53、51間に浸透して行くときに、フラックスの残渣がアンダーフィル剤32にすべて溶け込んでしまわずに、少なくとも一部分が残ってしまうことによると考えられる。つまり、この比較例5の方法で得られた電子デバイスでは、はんだのフラックス残渣とフラックス作用を有する樹脂の硬化物とが分離して存在しているのが認められた。本発明の第2の実施の形態によって、バンプ54、58を樹脂層62、65でそれぞれ覆うことができたのは、サブデバイスのバンプと配線パターンとの接合と、フラックス作用を有する樹脂の硬化とを同じ熱処理工程で行っており、その際にはんだのフラックス(すなわち、クリームはんだに含まれているフラックス成分)とフラックス作用を有する樹脂(すなわち、樹脂中に含まれているフラックス成分)とが混じり合い、それによってフラックス残渣の発生が防止されることによるためと推測される。
二つ目は、比較例5による電子デバイスでは、アンダーフィル剤を充填することによって形成したサブデバイス51、52間や53、51間の樹脂層にボイド35の発生が認められたことである。これは、アンダーフィル剤を充填する際にサブデバイス51、52間やサブデバイス53、51間の空気がすべて排出されずに、フラックス残渣によってその一部分が残ってしまい、それによってボイドが形成されたということを示唆している。すなわち、アンダーフィル剤を滴下し、毛細管現象を利用してサブデバイス51、52間や53、51間の隙間に浸透させようとしたとき、フラックスの残渣がその浸透を阻害するだけでなく、その隙間にある空気の排出も阻害していることによるためではないかと考えられる。
本発明の第2の実施の形態では、フラックス作用を有する樹脂を封止材料に使用することによって、その硬化樹脂層中にボイドが発生しなかったと考えられる。
このことから、積層構造の電子デバイスを製造するのに、上述の第2の実施の形態による方法がきわめて有用であることがわかる。
(第3の実施の形態)
次に、本発明の第3の実施の形態では、同サイズのサブデバイスを使用し、それらを上述の第2の実施の形態と同様の手順で順次積層して、多段構造の電子デバイスを作製する。
サブデバイスには、上述した中間サイズのものを使用した。クリームはんだには、市販のSn−3Ag−0.5Cuのペースト状はんだを使用し、それを配線パターン上に層状に塗布する工程では、一般に用いられている表面実装用のクリームはんだ印刷機を使用した。また、フラックス作用を有する樹脂材料には、エポキシ樹脂とイミダゾール硬化剤からなる熱硬化性樹脂に還元作用をもたらすアジピン酸を配合したものを使用した。
以下に本発明の第3の実施の形態について、図17の工程図を参照しながら説明する。
本第3の実施の形態では、第1層となるサブデバイス71の配線パターン72上にクリームはんだをスクリーン印刷法で所定の厚さに印刷して、はんだ層73を形成する。なお、このサブデバイス71は他方の面側にBGA状に配置されたバンプ74(はんだバンプ)を備える。
このサブデバイス71上に中間層として積層するためのサブデバイス75、76に、図11(a)から(e)に示した工程における方法と同様の方法で、フラックス作用を有する樹脂層77、78をそれぞれのバンプ79、80側の面上に形成する。そして、まず第2層となるサブデバイス75を、第1層となるサブデバイス71に、その配線パターン72にバンプ79を位置合わせし、所定の加圧力で押し当てて、サブデバイス71上に積み重ねる。そして、サブデバイス75の配線パターン81上にクリームはんだ層82を形成してから、さらにこのサブデバイス75上に同じ手順で第3層となるサブデバイス76を積み重ね、その配線パターン83上にクリームはんだ層84を形成する(図17(a))。
最上層となる図17(b)に示す第4層のサブデバイス85についても、そのバンプ86側の面上に同様にしてフラックス作用を有する樹脂層87を形成し(図17(b))、それを第3層のサブデバイス76上に積み重ねる(図17(c))。
それから、リフロー炉に通して熱処理を施し、隣り合ったサブデバイスの配線パターンとバンプとの接合、ならびに、フラックス作用を有する樹脂の硬化による封止を一括して行う(図17(d))。
ここでは4段構造の電子デバイスを作製する場合について述べたが、さらに多くの段数の電子デバイスを得ようとする場合には、上述の手順を繰り返すことで、希望する段数の電子デバイスを容易に作製することができる。無論、2段構造や3段構造の電子デバイスについても、同様にして容易に製造することができる。
上述のように、この第3の実施の形態によれば、同サイズのサブデバイスを用いた場合においても、ボイドを生じさせることなく、その間の隙間を確実にかつ容易に樹脂封止することができる。そして、樹脂層内にフラックスの一部分が残渣として残るというおそれもない。
(比較例6)
比較のため、フラックス作用を有する樹脂を使用せずに、第3の実施の形態と同様の手順でサブデバイス71、75、76、85を積層した。それから、図18に示すように、表面実装用のマイクロディスペンサー91を使用して、隣り合ったサブデバイス間の隙間にアンダーフィル剤を充填することを試みた。
ところが、この方法では、隣り合うサブデバイスが同じサイズであるために、アンダーフィル剤をサブデバイス間の隙間全域にわたって充填させることができなかった。
(比較例7)
さらに、比較のために、フラックス作用を有する樹脂層をサブデバイスに転写し、形成する工程を除いたこと以外は、第3の実施の形態と同じ条件、同じ手順で電子デバイスを作製した。
この比較例7による電子デバイスと、本発明の第3の実施の形態による方法で作製した電子デバイスについて、それぞれの接合部の状態をX線透過法で調査した。
その結果、第3の実施の形態によるデバイスでは、図19(a)に示すように配線パターンに対して、バンプ101が位置ずれすることなく接合されているのが確認された。
これに対して、比較例7によれば、配線パターンに対して図19(b)に示すように、バンプ102が0.1〜0.2mm位置ずれしていることが認められた。なお、図19(b)では、バンプの列が基準線に対して角度θだけ回転方向へずれを生じた例を示した。
このような結果が得られたのは、次のような理由によるものと考えられる。
本発明の第2の実施の形態によれば、加熱工程で熱エネルギーが与えられて、配線パターン上のはんだ層が溶融する前に、フラックス作用を有する樹脂がそれに含まれる硬化剤によってゲル化し、樹脂に粘着性を生じる。この樹脂の粘着力により、サブデバイスの多段構造が保持され、はんだ接合部の位置ずれの発生が防止されまたは抑制される。そして、樹脂の粘着性が維持された状態で、配線パターンに印刷されたはんだが溶融し、バンプの一部分または全部が溶融することによって、サブデバイス間での配線パターンとバンプとの接合がなされる。それによって、サブデバイス同士の位置ずれによる接合不良、さらには未接合といった現象の発生が防止される。
このように、本発明の実施の形態によれば、複数段の構造を有する電子デバイスを、1回の熱処理で、サブデバイス同士のはんだ接合と、サブデバイス間を樹脂で埋め尽くし、BGAを構成するバンプを樹脂で隙間なく容易に覆うことができ、高機能で、信頼性の高い電子デバイスを作製することができる。
また、本発明のそれぞれの実施の形態において、フラックス作用を有する樹脂が、少なくとも融点の異なる2種類以上のフラックス成分(はんだバンプに対するフラックス成分:例えば有機酸)を含むようにすることが好ましい。具体的な例としては、グルタル酸(融点:97℃)およびジグリコール酸(融点:141〜145℃)の2種類のフラックス成分が含まれた樹脂を用いる。クリームはんだ中には、一般的にフラックス成分(クリームはんだ用)が含まれており、例えば、ロジンA(軟化点:80〜87℃)、ロジンB(軟化点80〜90℃)、ロジンC(軟化点:84〜94℃)、およびロジンD(軟化点122〜134℃)が混ぜ合わせて用いられている。このクリームはんだ用のフラックス成分の軟化点の範囲(80〜134℃)と、バンプ用のフラックス成分の融点の範囲(97〜141℃)とが、互いに重なる温度範囲を有するように、それぞれのフラックス成分を使用することが好ましい。このようにすることで、リフローにおける同じ温度プロファイル中で、クリームはんだに含まれるフラックス成分と、樹脂に含まれるバンプ用のフラックス成分とが、同じ温度帯域にて作用することになり、このような温度帯域において金属酸化皮膜の除去効果を高め、クリームはんだとバンプとの接合状態を良好にすることができる。また、このようなフラックス成分が用いられて製造された樹脂中には、クリームはんだに含まれるフラックス成分と、元々樹脂中に含まれていたバンプ用のフラックス成分とが、加熱された樹脂の対流により樹脂中にて均一に混ざり合って分散された状態となる。
なお、電子部品がチップ部品であるような場合には、フラックス成分としては、例えば、アジピン酸が用いられ、電子部品がBGA等であるような場合には、フラックス成分として、ジグリコール酸およびグルタル酸が用いられる。
本発明の電子デバイスの製造方法(すなわち、実装方法)によれば、下位層のサブデバイスの配線パターン上にはんだ層を形成してから、上位層のサブデバイスを配置するので、下位層サブデバイスがその構成時の熱エネルギーを加える工程で反りが発生したとしても、はんだ層の厚さを調整することによってその反り量を吸収することができる。このため、サブデバイスに反りがあっても、サブデバイス同士を接続することができる。それに加えて、バンプを構成するはんだ等からなる金属ボールの大きさにばらつきがあっても、それに応じてはんだ層の厚さを調整することによって、そのばらつきによる影響も容易に解消することができる。
また、上位層となるサブデバイスのバンプ側の面上にフラックス作用を有する樹脂層を形成して、多段構造に積層することから、熱エネルギー付与時、配線パターン上に塗布形成したはんだ層が溶融する前にサブデバイス間で樹脂層がゲル化する。これによって、樹脂に粘着性が生じ、その粘着力によってサブデバイスの多段構造が保持されて、サブデバイス間のはんだ接合部分の位置ずれの発生を抑えることができる。
そして、サブデバイス間の間隙を充填する樹脂としてフラックス作用を有する樹脂を用いているため、熱エネルギー付与時に、サブデバイスのバンプ表面に形成されていた金属酸化物皮膜をこの樹脂によって除去することができる。特に、それぞれのバンプの全体を覆うように樹脂が配置されているため、樹脂で覆われたバンプの表面全体において金属酸化物皮膜を除去することができる。したがってバンプを良好な状態で溶融することができ、配線パターン上に形成されたはんだ層との間で良好な導電性を得ることができる。
このように反りや位置ずれによる影響を実質的に解消し、さらに封止時にバンプと配線パターンとの接続を阻害するバンプ表面の金属酸化物皮膜の除去がなされるようにすることによって、サブデバイス同士の接続の信頼性を向上させることができる。
さらに、本発明の方法によれば、サブデバイス間を封止するための樹脂にフラックス作用をもたせ、それをサブデバイス間の隙間を十分に埋めることができる量で塗布することによって、バンプと配線パターンとの接続部分を覆うことが可能となるだけでなく、フラックス単体を使用した場合におけるような残渣の発生を阻止することができる。
このため、フラックス残渣やボイドを生じさせることなく、サブデバイス間を樹脂で封止することができ、封止の信頼性を向上させることができる。
さらにまた、本発明の方法によれば、サブデバイス同士の接続とそれらの封止とを共通の熱エネルギー付与工程で行うことができるため、製造工程数の削減、使用設備の簡素化などが可能となる。これにより、多段構造の電子デバイスをいちじるしく容易に、低コストで製造することができる。
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。

Claims (7)

  1. 第1回路形成体の電極上にフラックスを含むクリームはんだを配置する工程と、
    第2回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程と、
    第1回路形成体の電極上に配置されたクリームはんだと、第2回路形成体のはんだバンプとを接触させるように、第1回路形成体上に樹脂を介して第2回路形成体を配置する工程と、
    クリームはんだとはんだバンプとの接続部分および樹脂に熱エネルギーを加え、互いに接触するクリームはんだとはんだバンプとを溶融させて1つの接合部とする工程とを備え、
    フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程において、はんだバンプの高さの100%から110%の厚さに形成された樹脂層に対して、第2回路形成体の一方の面を接触させることにより、はんだバンプの全体を覆うように第2回路形成体に樹脂層を転写し、
    第1回路形成体と第2回路形成体とが接合され、かつ接合部が樹脂により封止された電子デバイスを製造する電子デバイスの製造方法。
  2. 第1回路形成体の電極上にフラックスを含むクリームはんだを配置する工程と、
    第2回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程と、
    第1回路形成体の電極上に配置されたクリームはんだと、第2回路形成体のはんだバンプとを接触させるように、第1回路形成体上に樹脂を介して第2回路形成体を配置する工程と、
    第2回路形成体の他方の面に形成された電極上にフラックスを含むクリームはんだを配置する工程と、
    第3回路形成体の一方の面に形成されたはんだバンプの全体を覆うように、フラックス作用を有する樹脂を第3回路形成体の一方の面に配置する工程と、
    第2回路形成体の電極上に配置されたクリームはんだと、第3回路形成体のはんだバンプとを接触させるように、第2回路形成体上に樹脂を介して第3回路形成体を配置する工程と
    第1回路形成体、第2回路形成体、および第3回路形成体の間におけるクリームはんだとはんだバンプとの接続部分および樹脂に熱エネルギーを加えて、互いに接触するクリームはんだとはんだバンプとを溶融させて1つの接合部とする工程とを備え、
    第1回路形成体と第2回路形成体と第3回路形成体とが同じ大きさであり、第1回路形成体、第2回路形成体、および第3回路形成体とが接合され、かつそれぞれの接合部が樹脂により封止されるとともに、第1回路形成体と第2回路形成体との間、および、第2回路形成体と第3回路形成体との間が樹脂で満たされた電子デバイスを製造する電子デバイスの製造方法。
  3. フラックス作用を有する樹脂を第2回路形成体の一方の面に配置する工程において、樹脂材料からなる主剤、主剤の硬化剤、およびフラックス作用を有する有機酸を含有する樹脂を、第2回路形成体の一方の面に配置する、請求項1または2に記載の電子デバイスの製造方法。
  4. フラックス作用を有する樹脂として、少なくとも融点の異なる2種類以上の有機酸が含まれている、請求項に記載の電子デバイスの製造方法。
  5. 第1回路形成体の電極上に配置されたはんだ材料は、フラックス成分を含み、
    はんだ材料のフラックス成分の軟化点の範囲と、樹脂に含まれる2種類以上の有機酸の融点の範囲とが、互いに重なる温度範囲を有している、請求項に記載の電子デバイスの製造方法。
  6. 互いに融点が異なる2種類以上の有機酸として、ジグリコール酸およびグルタル酸が、樹脂中に含まれている、請求項に記載の電子デバイスの製造方法。
  7. 1〜20wt%の範囲の量のフラックス成分が樹脂中に含まれている、請求項1または2に記載の電子デバイスの製造方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120002386A1 (en) * 2010-07-01 2012-01-05 Nokia Corporation Method and Apparatus for Improving the Reliability of Solder Joints
JP6260814B2 (ja) * 2011-06-02 2018-01-17 パナソニックIpマネジメント株式会社 電子部品実装方法、電子部品搭載装置および電子部品実装システム
US8993378B2 (en) * 2011-09-06 2015-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Flip-chip BGA assembly process
US9085685B2 (en) * 2011-11-28 2015-07-21 Nitto Denko Corporation Under-fill material and method for producing semiconductor device
JP5874683B2 (ja) * 2013-05-16 2016-03-02 ソニー株式会社 実装基板の製造方法、および電子機器の製造方法
US9795038B2 (en) * 2014-09-25 2017-10-17 Intel Corporation Electronic package design that facilitates shipping the electronic package
JP6130417B2 (ja) * 2015-02-26 2017-05-17 株式会社タムラ製作所 電子部品の接合方法、並びに、その方法に用いるはんだ組成物および前処理剤
JP6130418B2 (ja) * 2015-03-10 2017-05-17 株式会社タムラ製作所 電子部品の接合方法、並びに、その方法に用いるはんだ組成物および前処理剤
JP6130421B2 (ja) * 2015-03-24 2017-05-17 株式会社タムラ製作所 電子部品の接合方法、並びに、その方法に用いるはんだ組成物および前処理剤
JP6130422B2 (ja) * 2015-03-24 2017-05-17 株式会社タムラ製作所 電子部品の接合方法、並びに、その方法に用いるはんだ組成物および前処理剤
US10879211B2 (en) 2016-06-30 2020-12-29 R.S.M. Electron Power, Inc. Method of joining a surface-mount component to a substrate with solder that has been temporarily secured
US10160066B2 (en) * 2016-11-01 2018-12-25 GM Global Technology Operations LLC Methods and systems for reinforced adhesive bonding using solder elements and flux
TWI713181B (zh) * 2019-10-01 2020-12-11 昇貿科技股份有限公司 將球柵陣列封裝元件焊接於電路基板的方法、及適用於所述方法的熱固性樹脂組合物

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
US5985043A (en) * 1997-07-21 1999-11-16 Miguel Albert Capote Polymerizable fluxing agents and fluxing adhesive compositions therefrom
US5985456A (en) * 1997-07-21 1999-11-16 Miguel Albert Capote Carboxyl-containing polyunsaturated fluxing adhesive for attaching integrated circuits
US6017634A (en) * 1997-07-21 2000-01-25 Miguel Albert Capote Carboxyl-containing polyunsaturated fluxing agent and carboxyl-reactive neutralizing agent as adhesive
JP3797763B2 (ja) * 1997-09-08 2006-07-19 富士通テン株式会社 フラックス組成物
US6971163B1 (en) * 1998-04-22 2005-12-06 Dow Corning Corporation Adhesive and encapsulating material with fluxing properties
US6399426B1 (en) * 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
US6352881B1 (en) * 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
JP3849842B2 (ja) * 1999-10-05 2006-11-22 Tdk株式会社 はんだ付け用フラックス、はんだぺ一スト、電子部品装置、電子回路モジュール、電子回路装置、及び、はんだ付け方法
TW527253B (en) * 1999-10-05 2003-04-11 Tdk Corp Soldering flux, soldering paste and soldering process
US6680436B2 (en) * 2000-07-12 2004-01-20 Seagate Technology Llc Reflow encapsulant
WO2002058108A2 (en) * 2000-11-14 2002-07-25 Henkel Loctite Corporation Wafer applied fluxing and underfill material, and layered electronic assemblies manufactured therewith
JP3791403B2 (ja) * 2000-12-04 2006-06-28 富士電機ホールディングス株式会社 鉛フリーハンダ対応無洗浄用フラックスおよびこれを含有するハンダ組成物
JP4417596B2 (ja) * 2001-09-19 2010-02-17 富士通株式会社 電子部品の実装方法
US7323360B2 (en) * 2001-10-26 2008-01-29 Intel Corporation Electronic assemblies with filled no-flow underfill
US20060194064A1 (en) * 2002-03-01 2006-08-31 Xiao Allison Y Underfill encapsulant for wafer packaging and method for its application
JP2004025744A (ja) * 2002-06-27 2004-01-29 Kyocera Corp 熱転写シート
US7187068B2 (en) * 2004-08-11 2007-03-06 Intel Corporation Methods and apparatuses for providing stacked-die devices
JP4385329B2 (ja) * 2004-10-08 2009-12-16 Okiセミコンダクタ株式会社 半導体装置の製造方法
JP4692101B2 (ja) * 2005-06-27 2011-06-01 ソニー株式会社 部品接合方法
JP4757070B2 (ja) * 2006-03-27 2011-08-24 富士通株式会社 半田付け用フラックス及び半導体素子の接合方法
JP4720609B2 (ja) * 2006-05-10 2011-07-13 パナソニック株式会社 ペースト転写装置

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