JP2008071792A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】鉛(Pb)フリー化及び層間絶縁膜の低強度に対応したフリップチップ実装の接続性を確保するとともに、この接合部分の高い信頼性をも確保する半導体装置の製造方法を提供する。
【解決手段】第1の基板2の第1の電極6上に第1のバンプ電極8を形成する工程と、第2の基板3の第2の電極10上であって第1のバンプ電極8の融点より低い融点を持つ第2のバンプ電極11を形成する工程と、第1の基板2と第2の基板3とを対向させて、第1のバンプ電極8と第2のバンプ電極11とを配置させる工程と、第1の基板2と第2の基板3との間にアンダーフィル12を充填し、アンダーフィル12を硬化させる工程と、第1のバンプ電極8と第2のバンプ電極11を第1のバンプ電極8の融点より高い温度において溶融し、第1のバンプ電極8の融点と第2のバンプ電極11の融点の中間の融点を有する第3のバンプ電極13を形成する工程とを備える。
【選択図】図6
【解決手段】第1の基板2の第1の電極6上に第1のバンプ電極8を形成する工程と、第2の基板3の第2の電極10上であって第1のバンプ電極8の融点より低い融点を持つ第2のバンプ電極11を形成する工程と、第1の基板2と第2の基板3とを対向させて、第1のバンプ電極8と第2のバンプ電極11とを配置させる工程と、第1の基板2と第2の基板3との間にアンダーフィル12を充填し、アンダーフィル12を硬化させる工程と、第1のバンプ電極8と第2のバンプ電極11を第1のバンプ電極8の融点より高い温度において溶融し、第1のバンプ電極8の融点と第2のバンプ電極11の融点の中間の融点を有する第3のバンプ電極13を形成する工程とを備える。
【選択図】図6
Description
本発明は、半導体装置の製造方法に関し、特に基板上の外部端子にアンダーバンプメタル膜を介してバンプ電極を形成する半導体装置の製造方法に関する。
半導体装置の実装にはフリップチップ方式が採用されている。このフリップチップ方式は、半導体チップの外部端子(ボンディングパッド)と配線基板の外部端子との間をバンプ電極により電気的に接続しかつ機械的に接合する方式である。フリップチップ方式は、この半導体チップと配線基板との実装に限らず、半導体チップ同士の実装や配線基板同士の実装にも採用されている。フリップチップ方式においては、ボンディングワイヤ方式のワイヤの引き回しがなくなるので、実装面積を縮小することができ、半導体装置の小型化を実現することができる。
バンプ電極には一般的にはんだが使用されており、はんだはめっき法、印刷法又は蒸着法により形成されている。形成されたバンプ電極は、半導体チップ側のバンプ電極と配線基板側のバンプ電極とを位置合わせし接触させた後、リフロー工程を経て接続される。さらに、この接続の信頼性を確保するために、半導体チップと配線基板との間隙にアンダーフィル(封止樹脂)を充填して半導体装置が完成する。
このように製造される半導体装置においては、上述したリフロー工程直後の冷却の際に、半導体チップと配線基板との熱収縮差に起因して、接続箇所であるバンプ電極の部分、またはバンプ電極の下に形成されている電極パッドの部分に応力が集中する。特に、半導体チップの電極パッド下には、機械的に脆弱な層間絶縁膜が存在し、この層間絶縁膜が破壊されると断線の生ずる可能性が高くなる。
フリップチップ方式において用いられるはんだは、例えば鉛錫(Pb−5Sn)合金等に代表される柔らかくクリープ性に優れたはんだであるため、層間絶縁膜を破壊せずに熱収縮による応力の発生をはんだで吸収することが可能であった。但し、近年の鉛フリー化にあわせて鉛(Pb)の入らないはんだが用いられることも多いが、このようなはんだは上述の鉛(Pb)入りのはんだに比べて硬いため、層間絶縁膜への応力をはんだで吸収することが難しく、層間絶縁膜へ応力が集中することを避けることができない。
また、半導体装置の小型化に合わせて一定のインピーダンスを保ちつつ配線の幅を細くしていくと層間絶縁膜の誘電率が下がり、結果として層間絶縁膜の強度も下がることになる。そのため、応力の集中によって層間絶縁膜の破壊される可能性がより高くなる。
このような状況下において、リフローの温度を低くして行うことにより、発生する応力を小さくする方法が開示されている(下記、特許文献1参照)。
特許文献1に開示された発明では、半導体チップ側のバンプ電極に錫銀(Sn−3.5Ag)合金(融点221℃)等を用い、配線基板側のバンプ電極に錫ビスマス(Sn−57Bi)合金(融点139℃)等の低融点はんだを採用することで低温での接続が可能となり、半導体チップと配線基板との熱収縮差を低くすることができることから、応力の集中を防ぎ、層間絶縁膜の破壊を抑えることができるとされる。
特開2000−307228号公報
しかしながら、上記特許文献1に開示された発明のように、半導体チップと配線基板とを低融点のバンプ電極を溶融することで接続すると、例えば半導体装置が駆動することによる発熱等により、再度バンプ電極の溶融を生じさせることになる。また、再溶融が生じることによって半導体チップと配線基板との接続強度の低下も招くことになる。
本発明は上記課題を解決するためになされたものであり、本発明の目的は、鉛(Pb)フリー化及び層間絶縁膜の低強度に対応したフリップチップ実装の接続性を確保するとともに、この接合部分の高い信頼性をも確保する半導体装置の製造方法を提供することである。
本発明の実施の形態に係る特徴は、半導体装置の製造方法において、第1の基板の第1の電極上に第1のバンプ電極を形成する工程と、第2の基板の第2の電極上であって第1のバンプ電極の融点より低い融点を持つ第2のバンプ電極を形成する工程と、第1の基板と第2の基板とを対向させて、第1のバンプ電極と第2のバンプ電極とを配置させる工程と、第1の基板と第2の基板との間にアンダーフィルを充填し、アンダーフィルを硬化させる工程と、第1のバンプ電極と第2のバンプ電極を第1のバンプ電極の融点より高い温度において溶融し、第1のバンプ電極の融点と第2のバンプ電極の融点の中間の融点を有する第3のバンプ電極を形成する工程とを備える。
本発明によれば、鉛(Pb)フリー化及び層間絶縁膜の低強度に対応したフリップチップ実装の接続性を確保するとともに、この接合部分の高い信頼性をも確保する半導体装置の製造方法を提供することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
(第1の実施の形態)
まず、第1の実施の形態に係る半導体装置の構成を説明する。本発明の実施の形態に係る半導体装置1は、図1に示す第1の基板及び図2に示す第2の基板を備えている。この第1の基板はフリップチップ方式において接合される半導体チップ2として使用される。第1の実施の形態では、第2の基板として配線基板3を用いる例を挙げて説明するが、この第2の基板は、第1の基板同様の半導体チップ2、または絶縁基板、ガラス基板等であっても良い。
まず、第1の実施の形態に係る半導体装置の構成を説明する。本発明の実施の形態に係る半導体装置1は、図1に示す第1の基板及び図2に示す第2の基板を備えている。この第1の基板はフリップチップ方式において接合される半導体チップ2として使用される。第1の実施の形態では、第2の基板として配線基板3を用いる例を挙げて説明するが、この第2の基板は、第1の基板同様の半導体チップ2、または絶縁基板、ガラス基板等であっても良い。
図1に示す半導体チップ2は、例えばシリコン単結晶基板4を主体に形成されている。図1では図示していないが、シリコン単結晶基板4の主面にはトランジスタ、抵抗、容量等の素子が配設されるとともに、素子間を結線する配線が配設され、集積回路が構築されている。なお、図1においては、複数層の配線とこの上下配線間に配設される層間絶縁膜等を総称して下地層5とし、簡略化して図示している。
シリコン単結晶基板4上には、下地層5を介在して外部端子(ボンディングパッド)6が配設されている。外部端子6は、図示していないが、配線を通じて集積回路に電気的に接続されている。外部端子6は、複数層の配線のうち最終層の配線と同一層に同一材料により形成されており、例えばシリコンやタングステンが微量に添加されたアルミニウム合金膜を主体として形成されている。また、例えば、外部端子6は、アルミニウム合金膜の単層膜か、バリアメタル膜、アルミニウム合金膜、反射防止膜のそれぞれを順次積層した複合膜により形成されている。
外部端子6上を含み、シリコン単結晶基板4の全域にはパッシベーション膜(最終保護膜)7が配設されている。図1では簡略化して図示しているが、パッシベーション膜7は、例えば、緻密な膜質を有するプラズマCVD法により成膜されたシリコン窒化膜と、このシリコン窒化膜上のポリイミドとを積層した複合膜により形成されている。パッシベーション膜7の外部端子6上には、パッシベーション膜7を部分的に取り除いて形成された開口が配設されている。この開口の平面サイズは、通常、製造プロセス上のアライメント余裕寸法を加味して、外部端子6が配設された領域と重複する領域内において、外部端子6の平面サイズに比べて小さく設定されている。
外部端子6及びパッシベーション膜7上であって、図1には図示していないアンダーバンプメタル膜上には第1のバンプ電極8が形成されている。図1に示す第1のバンプ電極8は、リフロー処理が行われて、溶融、凝固させて球体に成型されている。第1のバンプ電極8は、錫(Sn)または錫(Sn)と銀(Ag)若しくは銅(Cu)の合金で構成されており、合金については、具体的には、例えば、Sn−3.5Ag若しくはSn−0.7Cuが好適に用いられる。
この第1のバンプ電極8はめっき法、印刷法、蒸着法、ボール搭載法、ディップ法等で形成される。例えば、錫銀(Sn−Ag)合金をめっき法で形成するには、合金めっき法または錫(Sn)と銀(Ag)の単層めっきを溶解して合金を得る積層めっき法により形成することができる。
図2に示す配線基板3には、例えば、ガラスエポキシ樹脂またはセラミック等から成る基板9上に、例えば、銅(Cu)によって形成された外部接続端子10が形成されている。外部接続端子10上には、半導体チップ2の外部端子6と配線基板9の外部接続端子10との間を第1のバンプ電極8と接して電気的に接続しかつ機械的に接合する第2のバンプ電極11が形成されている。この第2のバンプ電極11は、上述しためっき法、印刷法等によって形成され、第1のバンプ電極8同様、リフロー工程を経て球体に成形されている。
第2のバンプ電極11は、錫ビスマス(Sn−Bi)の合金、または錫インジウム(Sn−In)の合金で形成されており、より具体的には、Sn−58Biの合金または、Sn−52Inの合金が好適に用いられる。
さらに、接合後のバンプ電極(後述する第3のバンプ電極)の再溶融を防ぎ、接続の信頼性を確保するため、接合後のビスマス(Bi)の含有量を第3のバンプ電極に対して15重量%以下、またはインジウム(In)の場合は10重量%以下となるようにする。そのため、第2のバンプ電極11がSn−58Biの合金である場合には、その体積を第1のバンプ電極8の体積の30%以下とし、或いは第2のバンプ電極11がSn−52Inの合金である場合には、その体積を第1のバンプ電極8の体積の25%以下とする。
次に、図1ないし図6を使用し、上述の半導体装置1の製造方法を説明する。まず最初に、図1に示す半導体チップ2を準備する。この半導体チップ2は、シリコン単結晶基板4の主面に、層間絶縁膜、集積回路、集積回路の素子間を結線する配線等を有する下地層5、外部端子6及び外部端子6上に開口を設けてパッシベーション膜7が形成された状態である。すなわち、シリコン単結晶基板4は、半導体製造プロセスにおいて、ダイシング工程前の前処理プロセスの大半が終了したシリコンウエハ状態である。なお、ダイシング工程後においては、シリコン単結晶基板4は、細分化され、半導体チップ2になる。そしてさらに、外部端子6及びパッシベーション膜7上には、第1のバンプ電極8が形成されている。
一方、半導体チップ2とは別に、図2に示すような配線基板3を準備する。この配線基板3には、基板9上に外部接続端子10が形成され、この外部接続端子10上に第2のバンプ電極11が形成される。
次に、図3に示すように、半導体チップ2及び配線基板3にフラックスを塗布した上で半導体チップ2の天地を逆さまにして第1のバンプ電極8と第2のバンプ電極11が互いに対向する位置に配置する。
引き続き、図4に示すように、第1のバンプ電極8と第2のバンプ電極11を接合する。この接合は、前記第1のバンプ電極の融点より低く、前記第2のバンプ電極が溶融する温度に加熱して行う。また、層間絶縁膜の破壊を避けるためにこのリフローを行う温度はできるだけ低い方が好ましく、例えば、Sn−58Biの合金である場合には150℃、Sn−52Inの合金である場合には130℃で行われる。図4では、第2のバンプ電極11のみが溶融して第1のバンプ電極8と接合されている。
そして図5に示すように、第1の基板である半導体チップ2と第2の基板である配線基板3との間にアンダーフィル12を充填し、加熱により硬化させる。アンダーフィル12の硬化条件は、アンダーフィル12の種類によっても異なるが、例えば、150℃で数十分から数時間程度である。このアンダーフィル12の充填、硬化により第1のバンプ電極8と第2のバンプ電極11は半導体チップ2と配線基板3との間で固定される。
図6に示すように、アンダーフィル12によって固定された第1のバンプ電極8と第2のバンプ電極11を第1のバンプ電極8の融点より高い温度において溶融して接合する。第1のバンプ電極8の融点より高い温度に加熱していることから、第1のバンプ電極8はもちろんのこと、第2のバンプ電極11も溶融し、両者は均一に混ざり、第3のバンプ電極13が形成される。加熱時の熱応力は、アンダーフィル12と第1のバンプ電極8、第2のバンプ電極11のそれぞれの接合部に分散されてかかるため、層間絶縁膜等の下地層5へのダメージは少なく抑えることが可能となる。
また、第2のバンプ電極11内に含まれるビスマス(Bi)、またはインジウム(In)は、それぞれ15重量%以下、10重量%以下とされているため、加熱溶融することにより第3のバンプ電極13全体に分散する。従って、この第3のバンプ電極13は、第1のバンプ電極8の融点と第2のバンプ電極11の融点の中間の融点を有することになり、例えば、Sn−58Biの合金である場合には160℃以上、Sn−52Inの合金である場合には200℃以上となる。
このように、融点の異なる2種類のバンプ電極をアンダーフィルで固定した上で加熱、溶融して第3のバンプ電極を形成することで、鉛(Pb)フリー化及び層間絶縁膜の低強度に対応したフリップチップ実装の接続性を確保するとともに、この接合部分の高い信頼性をも確保する半導体装置の製造方法を提供することができる。
(第2の実施の形態)
次に本発明の第2の実施の形態について説明する。なお、第2の実施の形態において、上述の第1の実施の形態において説明した構成要素と同一の構成要素には同一の符号を付し、同一の構成要素の説明は重複するので省略する。
次に本発明の第2の実施の形態について説明する。なお、第2の実施の形態において、上述の第1の実施の形態において説明した構成要素と同一の構成要素には同一の符号を付し、同一の構成要素の説明は重複するので省略する。
第2の実施の形態においては、上述した第1の実施の形態における第1のバンプ電極8及び第2のバンプ電極11の形状が異なる。すなわち、図7に示すように、第2の実施の形態における第1のバンプ電極20及び第2のバンプ電極21は、第1のバンプ電極8及び第2のバンプ電極11と異なり、リフロー工程により球体には成型されておらず、はんだバンプが形成された状態のままである。
第1のバンプ電極20及び第2のバンプ電極21をこのように形成することにより、はんだバンプの容積が一定量必要とされ、かつ、バンプ電極間のピッチの狭小化が求められる場合に、バンプ電極の形状が球体ではないので、隣接するバンプ電極との間でショートすることを避けることができる。さらに、融点の異なる2種類のバンプ電極をアンダーフィルで固定した上で加熱、溶融することで第3のバンプ電極を形成することで、鉛(Pb)フリー化及び層間絶縁膜の低強度に対応したフリップチップ実装の接続性を確保するとともに、この接合部分の高い信頼性をも確保する半導体装置の製造方法を提供することができる。
なお、この発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施の形態に亘る構成要素を適宜組み合わせてもよい。
1…半導体装置、2…半導体チップ、3…配線基板、4…シリコン単結晶板、5…下地層、6…外部端子、7…パッシベーション膜、8…第1のバンプ電極、9…基板、10…外部電極端子、11…第2のバンプ電極、12…アンダーフィル、13…第3のバンプ電極、20…第1のバンプ電極、21…第1のバンプ電極。
Claims (5)
- 第1の基板の第1の電極上に第1のバンプ電極を形成する工程と、
第2の基板の第2の電極上であって前記第1のバンプ電極の融点より低い融点を持つ第2のバンプ電極を形成する工程と、
前記第1の基板と前記第2の基板とを対向させて、前記第1のバンプ電極と前記第2のバンプ電極とを配置させる工程と、
前記第1の基板と前記第2の基板との間にアンダーフィルを充填し、前記アンダーフィルを硬化させる工程と、
前記第1のバンプ電極と前記第2のバンプ電極を前記第1のバンプ電極の融点より高い温度において溶融し、前記第1のバンプ電極の融点と前記第2のバンプ電極の融点の中間の融点を有する第3のバンプ電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記第1のバンプ電極と前記第2のバンプ電極を配置させる工程は、前記第1のバンプ電極の融点より低く、前記第2のバンプ電極が溶融する温度に加熱し、前記第1のバンプ電極に前記第2のバンプ電極を接合する工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1のバンプ電極は、錫、または錫と銀若しくは銅の合金であることを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
- 前記第2のバンプ電極は、錫とビスマスの合金、または錫とインジウムの合金であることを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置の製造方法。
- 前記第1のバンプ電極の体積は前記第2のバンプ電極の体積よりも大きいことを特徴とする請求項1ないし請求項4のいずれかに記載の半導体装置の製造方法。
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JP2010238887A (ja) * | 2009-03-31 | 2010-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2014183301A (ja) * | 2013-03-21 | 2014-09-29 | Fujitsu Ltd | 半導体素子の実装方法及び半導体装置 |
-
2006
- 2006-09-12 JP JP2006246591A patent/JP2008071792A/ja active Pending
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