JPWO2012073417A1 - 電子部品実装体、電子部品、基板 - Google Patents

電子部品実装体、電子部品、基板 Download PDF

Info

Publication number
JPWO2012073417A1
JPWO2012073417A1 JP2012546670A JP2012546670A JPWO2012073417A1 JP WO2012073417 A1 JPWO2012073417 A1 JP WO2012073417A1 JP 2012546670 A JP2012546670 A JP 2012546670A JP 2012546670 A JP2012546670 A JP 2012546670A JP WO2012073417 A1 JPWO2012073417 A1 JP WO2012073417A1
Authority
JP
Japan
Prior art keywords
side electrode
electrode
component
substrate
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012546670A
Other languages
English (en)
Other versions
JP5562438B2 (ja
Inventor
大輔 櫻井
大輔 櫻井
和也 後川
和也 後川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2012546670A priority Critical patent/JP5562438B2/ja
Publication of JPWO2012073417A1 publication Critical patent/JPWO2012073417A1/ja
Application granted granted Critical
Publication of JP5562438B2 publication Critical patent/JP5562438B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/06—Arrangements of circuit components or wiring on supporting structure on insulating boards, e.g. wiring harnesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1143—Manufacturing methods by blanket deposition of the material of the bump connector in solid form
    • H01L2224/11442—Manufacturing methods by blanket deposition of the material of the bump connector in solid form using a powder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/14136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/14179—Corner adaptations, i.e. disposition of the bump connectors at the corners of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1451—Function
    • H01L2224/14515—Bump connectors having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/384—Bump effects
    • H01L2924/3841—Solder bridging

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

本発明の電子部品実装体は、複数の部品側電極端子（３ａ、３ｂ）を備える電子部品（１）が、複数の部品側電極端子（３ａ、３ｂ）に対応する複数の基板側電極端子（７ａ、７ｂ）を備える基板（６）上に実装された電子部品実装体であって、電子部品（１）の複数の部品側電極端子（３ａ、３ｂ）上にそれぞれ形成され、電子部品（１）と基板（６）とを電気的に接続する複数の突起状電極（５ａ、５ｂ）と、電子部品（１）上に形成され、複数の部品側電極端子（３ａ、３ｂ）のうちの所定位置の部品側電極端子（３ａ）に電気的に接続するダミー電極（３ｃ）と、を備え、ダミー電極（３ｃ）に電気的に接続する所定位置の部品側電極端子（３ａ）上の突起状電極（５ａ）が、前記所定位置とは異なる位置の部品側電極端子（３ｂ）上の突起状電極（５ｂ）よりも高いことを特徴とする。

Description

本発明は、基板に電子部品が実装された構造を有する電子部品実装体、並びに電子部品実装体に用いられる電子部品および基板に関する。
通常、フリップチップ実装においては、ＬＳＩなどの半導体素子の電極上に半田バンプなどの突起電極が形成され、その突起電極が形成された半導体素子がフェイスダウンで実装基板に実装される。具体的には、加熱されている半導体素子の突起電極が実装基板の電極端子に対して圧接される。半導体素子の電極上に半田バンプを形成する方法としては、スクリーン印刷またはディスペンスまたは電解メッキで半田層を電極上に形成した後、その半田層をリフロー炉で半田融点以上に加熱する方法が一般的である。
ところで、近年、半導体素子の高密度化と半導体素子の電極端子の多ピン化の両立を図るべく、半導体素子の電極端子の狭ピッチ化と面積縮小化が進められている。このように半導体素子の電極端子の狭ピッチ化が進展してきたことにより、従来どおり半導体素子の外周部に電極端子が１列で配置されたり、２列で千鳥状に配置されている場合、電極端子間で短絡が発生するおそれがあった。また、半導体素子の電極端子の狭ピッチ化により、半導体素子と実装基板との熱膨張係数の差から発生する反りに起因する接続不良などが発生するといった問題が起こるようになってきた。そこで、半導体素子の電極端子がマトリクス状に配置されるエリア配置を採用して、電極端子間ピッチの拡大が図られるようになってきた。
しかしながら、近年ではエリア配置でも電極端子の狭ピッチ化の進展が著しく、半田接合部間のピッチが狭くなってきている。さらに近年、半導体素子と基板端子との間の隙間も狭くなってきた。そのため、フリップチップ実装時の圧接および加熱工程において、半田ブリッジ不良が発生するといった問題が起きるようになってきた。半田ブリッジ不良は、溶融した半田バンプが変形して、半田の表面張力により半田バンプ同士がつながることで起こる。
そこで、金属粒子を含有した絶縁性皮膜で、金または銅で形成された突起電極が覆われた半導体装置が提案されている（例えば、特許文献１参照。）。この半導体装置によれば、フリップチップ実装時に絶縁性皮膜及び突起電極が溶融しない。この半導体装置においては、半導体素子と基板との間に注入した封止樹脂が硬化収縮する際に発生する圧縮方向の力によって、絶縁性皮膜に含有されている金属粒子が突起電極と基板端子に接触して、半導体素子の突起電極と基板端子とが電気的に導通する。よって、この半導体装置によれば、電極端子間ピッチが狭小化しても、ブリッジの発生を防ぐことができる。
しかしながら、金属粒子が突起電極と基板端子に拡散接合せずに接触することのみを以って電気的導通が確保される接続形態では、半導体素子の電極面積が小さくなると、当然、突起電極と基板端子との間に介在する導電粒子の数が少なくなる。そのため、接続抵抗が高くなって、信号の伝送損失が増大するという問題が起こる。特に近年、半導体素子の電極端子の狭ピッチ化の要求が非常に厳しいものとなってきており、半導体素子の電極端子の面積縮小化が進んでいるため、この問題が顕著になってきている。
そこで、高融点金属で下層金属が形成され、その下層金属の上に半田で上層金属が形成された２層構造の突起電極が採用されるようになってきた（例えば、特許文献２参照。）。この２層構造の突起電極によれば、半田層のみから成る突起電極よりも半田量を減らして、フリップチップ実装時の平面方向への半田つぶれ量を減らすことができる。したがって、半田ブリッジの発生を防ぐことが可能となる。さらに、この２層構造の突起電極によれば、半田と基板端子とが拡散接合するので、接続抵抗が低くなる。よって、信号の伝送損失が増大することもない。
特開２００３−２８２６１７号公報 特開平９−９７７９１号公報
しかしながら、近年、配線ルールの微細化または信号処理の高速化の要求に対応する目的で、半導体素子の層間絶縁膜に、いわゆるｌｏｗ−ｋ膜やＵＬＫ（Ｕｌｔｒａ ｌｏｗ−ｋ）膜などの低誘電率絶縁膜が用いられるようになってきた。低誘電率絶縁膜は、誘電率を下げるために多数の数ｎｍの空孔を有するポーラス状となっている。低誘電率絶縁膜の密度は、例えば１．０〜１．４ｇ／ｃｍ３である。したがって、低誘電率絶縁膜は脆弱である。そのため、従前の実装方法では、低誘電率絶縁膜の剥離または低誘電率絶縁膜の亀裂が発生しやすいという問題があった。
この問題について、特許文献２に記載されている実装方法を例に、具体的に説明する。図９は特許文献２に記載されている実装方法の模式図である。図９の上図に示すように、半導体素子１０１には、電極１０２ａと半田接合部１０２ｂから成るバンプ１０３が形成されている。この実装方法では、図９に示すように、前記バンプ１０３と回路基板１０４上の電極１０５との位置を合致させた後、半導体素子１０１を加熱し、回路基板１０４に向けて加圧して、半田接合部１０２ｂを溶融させる。これにより、半導体素子１０１が回路基板１０４上に搭載される。
しかしながら、特許文献２の実装方法のように電極１０２ａと半田接合部１０２ｂで確保されるバンプ１０３の高さが面内で均一な場合、半導体素子１０１のコーナー部分に配置されている電極１０２ａの直下にある脆弱な低誘電率絶縁膜に、剥離または亀裂が発生する。これは、バンプ１０３の高さが均一な場合、フリップチップ工程で、半導体素子１０１のコーナー部分の電極１０２ａの直下にある低誘電率絶縁膜に大きな応力が作用するためである。すなわち、フリップチップ工程における半田溶融後の冷却過程で、半導体素子１０１と回路基板１０４の弾性率及び線膨張係数の差に起因する熱応力が半導体素子１０１のコーナー部分の半田接合部１０２ｂに集中し、その応力が半導体素子１０１の電極１０２ａ直下の層に、緩和されることなく直接伝わるためである。さらに、急激な温度差が発生する使用環境下においても、フリップチップ工程において発生する熱応力集中と同様な熱応力集中が発生して、電極直下にある脆弱な低誘電率絶縁膜の剥離または亀裂が発生するという問題がある。
本発明は、上記問題点に鑑み、脆弱膜を有する半導体素子等の電子部品を基板に実装させる場合であっても高い接続信頼性を簡易に確保できる電子部品実装体、電子部品および基板を提供することを目的とする。
上記目的を達成するために、本発明の第１の電子部品実装体は、複数の部品側電極端子を備える電子部品が、前記複数の部品側電極端子に対応する複数の基板側電極端子を備える基板上に実装された電子部品実装体であって、前記電子部品の前記複数の部品側電極端子上にそれぞれ形成され、前記電子部品と前記基板とを電気的に接続する複数の突起状電極と、前記電子部品上に形成され、前記複数の部品側電極端子のうちの所定位置の部品側電極端子に電気的に接続するダミー電極と、を備え、前記ダミー電極に電気的に接続する前記所定位置の部品側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の部品側電極端子上の前記突起状電極よりも高いことを特徴とする。
上記した本発明の第１の電子部品実装体において、前記複数の部品側電極端子のうちの前記電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続してもよい。
また、上記した本発明の第１の電子部品実装体において、前記ダミー電極が、互いに面積が異なる複数種類のダミー電極を含み、前記ダミー電極に電気的に接続する部品側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高くてもよい。また、この構成において、前記ダミー電極が、前記電子部品のコーナー部に対応する位置に配置された第１の部品側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の部品側電極端子に隣接する第２の部品側電極端子に電気的に接続する第２のダミー電極と、を含み、前記第１の部品側電極端子上の前記突起状電極は、前記第２の部品側電極端子上の前記突起状電極よりも高くてもよい。
また、上記した本発明の第１の電子部品実装体において、前記電子部品の、前記複数の部品側電極端子が配置されている面とは異なる面に、前記ダミー電極が形成されてもよい。この構成において、前記複数の部品側電極端子のうちの前記電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続してもよい。また、この構成において、前記複数の部品側電極端子はマトリクス状に配置されてもよく、前記ダミー電極は、前記複数の部品側電極端子が配置されているエリアの中央部の部品側電極端子に電気的に接続してもよい。また、この構成において、前記ダミー電極は電源端子または放熱源に接続してもよい。
また、上記した本発明の第１の電子部品実装体において、前記ダミー電極は、前記複数の部品側電極端子が配置されている面上に形成されて、かつ位置補正用の認識マークとして機能する形状を備えてもよい。
また、上記目的を達成するために、本発明の第２の電子部品実装体は、複数の部品側電極端子を備える電子部品が、前記複数の部品側電極端子に対応する複数の基板側電極端子を備える基板上に実装された電子部品実装体であって、前記基板の前記複数の基板側電極端子上にそれぞれ形成され、前記電子部品と前記基板とを電気的に接続する複数の突起状電極と、前記基板上に形成され、前記複数の基板側電極端子のうちの所定位置の基板側電極端子に電気的に接続するダミー電極と、を備え、前記ダミー電極に電気的に接続する前記所定位置の基板側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の基板側電極端子上の前記突起状電極よりも高いことを特徴とする。
上記した本発明の第２の電子部品実装体において、前記複数の基板側電極端子のうちの前記電子部品のコーナー部に対応する位置に配置されている基板側電極端子に、前記ダミー電極が電気的に接続してもよい。
また、上記した本発明の第２の電子部品実装体において、前記ダミー電極が、互いに面積が異なる複数種類のダミー電極を含み、前記ダミー電極に電気的に接続する基板側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高くてもよい。また、この構成において、前記ダミー電極が、前記電子部品のコーナー部に対応する位置に配置された第１の基板側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の基板側電極端子に隣接する第２の基板側電極端子に電気的に接続する第２のダミー電極と、を含み、前記第１の基板側電極端子上の前記突起状電極は、前記第２の基板側電極端子上の前記突起状電極よりも高くてもよい。
また、上記目的を達成するために、本発明の電子部品は、複数の部品側電極端子と、前記複数の部品側電極端子のうちの所定位置の部品側電極端子に電気的に接続するダミー電極と、前記複数の部品側電極端子上にそれぞれ形成された複数の突起状電極と、を備え、前記ダミー電極に電気的に接続する前記所定位置の部品側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の部品側電極端子上の前記突起状電極よりも高いことを特徴とする。
上記した本発明の電子部品において、前記複数の部品側電極端子のうちの当該電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続してもよい。
また、上記した本発明の電子部品において、前記ダミー電極が、互いに面積が異なる複数種類のダミー電極を含み、前記ダミー電極に電気的に接続する部品側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高くてもよい。また、この構成において、前記ダミー電極が、当該電子部品のコーナー部に対応する位置に配置された第１の部品側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の部品側電極端子に隣接する第２の部品側電極端子に電気的に接続する第２のダミー電極と、を含み、前記第１の部品側電極端子上の前記突起状電極は、前記第２の部品側電極端子上の前記突起状電極よりも高くてもよい。
また、上記した本発明の電子部品において、前記複数の部品側電極端子が配置されている面とは異なる面に、前記ダミー電極が形成されてもよい。この構成において、前記複数の部品側電極端子のうちの当該電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続してもよい。また、この構成において、前記複数の部品側電極端子はマトリクス状に配置されてもよく、前記ダミー電極は、前記複数の部品側電極端子が配置されているエリアの中央部の部品側電極端子に電気的に接続してもよい。
また、上記した本発明の電子部品において、前記ダミー電極は、前記複数の部品側電極端子が配置されている面上に形成されて、かつ位置補正用の認識マークとして機能する形状を備えてもよい。
また、上記目的を達成するために、本発明の基板は、複数の基板側電極端子と、前記複数の基板側電極端子のうちの所定位置の基板側電極端子に電気的に接続するダミー電極と、前記複数の基板側電極端子上にそれぞれ形成された複数の突起状電極と、を備え、前記ダミー電極に電気的に接続する前記所定位置の基板側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の基板側電極端子上の前記突起状電極よりも高いことを特徴とする。
上記した本発明の基板において、前記複数の基板側電極端子のうちの当該基板に実装される電子部品のコーナー部に対応する位置に配置されている基板側電極端子に、前記ダミー電極が電気的に接続してもよい。
また、上記した本発明の基板において、前記ダミー電極が、互いに面積が異なる複数種類のダミー電極を含み、前記ダミー電極に電気的に接続する基板側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高くてもよい。また、この構成において、前記ダミー電極が、当該基板に実装される電子部品のコーナー部に対応する位置に配置されている第１の基板側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の基板側電極端子に隣接する第２の基板側電極端子に電気的に接続する第２のダミー電極と、を含み、前記第１の基板側電極端子上の前記突起状電極は、前記第２の基板側電極端子上の前記突起状電極よりも高くてもよい。
本発明によれば、基板の反りが最大になる箇所に設ける突起状電極の高さを選択的に高くできるので、実装時に基板の反りを吸収できる。このように反りが吸収されると、半田凝固後の冷却過程で発生する垂直方向（引張方向）の半田接合部の伸び量が減り、引張方向の熱応力が緩和される。
さらに本発明によれば、電子部品のコーナー部に設ける突起状電極の高さを、コーナー部とは異なる位置に設ける突起状電極よりも高くできるので、電子部品のコーナー部において接合ギャップを高くすることができる。これにより、接合ギャップが均一な場合よりも、電子部品の電極端子に対するせん断方向の熱応力の集中を緩和することができる。この熱応力の緩和により、電子部品の電極端子の直下にある低誘電率絶縁膜などの脆弱な膜が受ける熱応力が低減される。したがって、その脆弱な膜の剥離および亀裂を防ぐことができ、高い接続信頼性を確保できる。
したがって本発明によれば、脆弱膜を有する半導体素子等の電子部品を基板に実装させる場合であっても高い接続信頼性を簡易に確保することができる。
（ａ）本発明の実施の形態１における電子部品実装体の要部を概念的に示す断面図及び（ｂ）本発明の実施の形態１における電子部品実装体の要部を概念的に示す平面図 本発明の実施の形態１における電子部品実装体の製造方法を示すフローチャート 本発明の実施の形態１における電子部品実装体の製造方法を工程別に説明するための概念図 本発明の実施の形態１における電子部品実装体を説明するための概念図 （ａ）本発明の実施の形態２における電子部品実装体の要部を概念的に示す断面図及び（ｂ）本発明の実施の形態２における電子部品実装体の要部を概念的に示す平面図 本発明の実施の形態２における電子部品実装体の製造方法を工程別に説明するための概念図 （ａ）本発明の実施の形態３における電子部品の要部を概念的に示す断面図、（ｂ）本発明の実施の形態３における電子部品の要部を概念的に示す平面図、及び（ｃ）本発明の実施の形態３における電子部品実装体の要部を概念的に示す断面図 本発明の実施の形態４における電子部品の要部を概念的に示す平面図 従来の半導体装置の要部を示す模式図
以下、本発明の実施の形態について図面を参照しながら説明する。以下の各実施の形態では、基板に電子部品が実装された構造を有する電子部品実装体として、回路基板に半導体素子が実装された構造を有する半導体装置を例に説明する。
（実施の形態１）
図１（ａ）は本発明の実施の形態１における半導体装置の要部を概念的に示す断面図である。また、図１（ｂ）は本発明の実施の形態１における半導体素子の要部を概念的に示す平面図であり、半導体素子を部品側電極端子が形成されている主面（電極面）側から見ている。
半導体素子１の電極面の内側の層には、例えばＣｕまたはＡｌから成る微細配線層と、ｌｏｗ−ｋ膜やＵＬＫ膜などの脆弱な低誘電率絶縁膜２と、を含む多層配線層が設けられており、その多層配線層の最表面に複数の部品側電極端子３がマトリクス状に等間隔で設けられている。
複数の部品側電極端子３は、半導体素子１のコーナー部に対応する位置に配置される第１の部品側電極端子３ａと、第１の部品側電極端子３ａとは異なる位置に配置された第２の部品側電極端子３ｂとを含む。また、複数の部品側電極端子３が配置されたエリアの外側には、部品側電極端子３よりも面積が大きいダミー電極３ｃが設けられており、第１の部品側電極端子３ａとダミー電極３ｃは電気的に導通するように配線３ａｃで接続されている。例えば、第１の部品側電極端子３ａ、第２の部品側電極端子３ｂ、ダミー電極３ｃ及び配線３ａｃは同一平面内にあってもよい。第１の部品側電極端子３ａ、第２の部品側電極端子３ｂ、ダミー電極３ｃ及び配線３ａｃはいずれも、例えばＡｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕから成る。
また、半導体素子１には、その電極面を覆う絶縁膜４が設けられている。絶縁膜４は、第１の部品側電極端子３ａ、第２の部品側電極端子３ｂ及びダミー電極３ｃの各々の少なくとも一部を露出させる複数の開口部を有し、かつ半導体素子１の電極面上の配線を覆う。絶縁膜４は例えばＳｉ３Ｎ４から成る。
さらに、第１の部品側電極端子３ａ、第２の部品側電極端子３ｂ及びダミー電極３ｃ上には、第１の突起状電極５ａ、第２の突起状電極５ｂ及びダミー突起状電極５ｃがそれぞれ設けられている。第１の突起状電極５ａ、第２の突起状電極５ｂ及びダミー突起状電極５ｃは、例えばＮｉ−Ｐ／ＡｕやＮｉ−Ａｕなどの半田に濡れる金属から成る。
一方、半導体素子１が実装される回路基板６は、その主面に半導体素子１の第１の突起状電極５ａ及び第２の突起状電極５ｂにそれぞれ対向するように配置された第１の基板側電極端子７ａ及び第２の基板側電極端子７ｂを有している。回路基板６は、例えばシリコンから成る。基板側電極端子７ａ、７ｂは、例えば、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕ、Ｎｉ／ＳｎＡｇ等から成る。
半導体素子１の第１の突起状電極５ａ及び第２の突起状電極５ｂと回路基板６の第１の基板側電極端子７ａ及び第２の基板側電極端子７ｂとは半田８により接合され、電気的および機械的に接続されている。半田３は、例えば、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＺｎＢｉ、ＳｎＰｂ、ＳｎＢｉ、ＳｎＡｇＢｉＩｎ、ＳｎＩｎ、Ｉｎ、Ｓｎなどから成る。また、半導体素子１と回路基板６との間には封止樹脂９が充填されている。
この実施の形態１では、半導体素子１として、外形サイズが６ｍｍ×６ｍｍ、厚みが０．２ｍｍであり、その電極面に、中心同士の距離が５０μｍピッチでマトリクス状にエリア配置された直径が２５μｍ、厚みが１μｍの円形状の複数の部品側電極端子３を備えたものを用いた。また、回路基板６として外形サイズが８ｍｍ×８ｍｍ、厚みが０．２ｍｍのものを用いた。また、部品側電極端子３に対する絶縁膜４の開口部は直径１５μｍの円形状とした。さらに、ダミー電極３ｃに対する絶縁膜４の開口部は、８００μｍ×８００μｍの正方形状とした。
図２は本発明の実施の形態１における半導体装置の製造方法を示すフローチャートである。図２に示すように、この実施の形態１における製造方法では、まず、半導体素子１の部品側電極端子上に突起状電極であるＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）を形成し（ステップＳ１）、回路基板６の基板側電極端子上に半田材料をプリコートして半田層を形成する（ステップＳ２）。次に、半導体素子１の部品側電極端子と回路基板６の基板側電極端子とを位置合わせして、半導体素子１を回路基板６に実装した後（ステップＳ３）、半導体素子１と回路基板６との間の空隙をアンダーフィルで充填する（ステップＳ４）。
この半導体装置の製造方法の一例の詳細を図３を用いて説明する。図３は本発明の実施の形態１における半導体装置の製造方法を工程別に説明するための概念図である。
まず、ＵＢＭを形成する工程について説明する。この工程では、図３（ａ０）、図３（ａ１）に示すように、半導体素子１の第１の部品側電極端子３ａ、第２の部品側電極端子３ｂ及びダミー電極３ｃ上に無電解めっき法により第１の突起状電極５ａ、第２の突起状電極５ｂ及びダミー突起状電極５ｃを形成する。具体的には、電極表面の不純物を除去した後、半導体素子１を亜鉛めっき液に浸漬し、電極材料のＡｌをＺｎに置換する置換反応を行う。次に、Ｚｎ核を除去した後、再度、半導体素子１を亜鉛めっき液に漬け、より微細なＺｎ核を電極材料のＡｌ上に成長させる。次に半導体素子１をＮｉ−Ｐめっき液中に浸漬しＺｎを溶解しＮｉ−Ｐ皮膜を電極材料のＡｌ上に成長させる。その後、半導体素子１を無電解金めっき液に浸漬しＮｉ−Ｐ皮膜上にＡｕ皮膜を成長させる。これにより、無電解めっき金属から成る突起状電極が形成される。
このＵＢＭを形成する工程において、図３（ａ２）に示すように、ダミー電極３ｃと当該ダミー電極３ｃに電気的に接続する第１の部品側電極端子３ａとの合計の面積が、第２の部品側電極端子３ｂの面積に比べて広いため、めっき液中で電位差が発生し、第１の部品側電極端子３ａでの電子のやり取りが第２の部品側電極端子３ｂでのそれよりも活発になる。そのため、第１の部品側電極端子３ａでのＺｎ核の成長が第２の部品側電極端子３ｂでのそれよりも速く進み、またＮｉ−Ｐ皮膜やＡｕ皮膜も第１の部品側電極端子３ａでの成長の方が第２の部品側電極端子３ｂでの成長よりも速くなる。無電解めっきでは、高さ方向と平面方向へ一定の割合でめっきが成長するため、第１の突起状電極５ａは第２の突起状電極５ｂよりも径および高さが大きくなる。
この実施の形態１では、第２の突起状電極５ｂが高さ８μｍ、径３１μｍとなるのに対し、第１の突起状電極５ａは高さ１０μｍ、径３５μｍとなり、第１の突起状電極５ａが第２の突起状電極５ｂよりも２μｍ高くなった。このように、この実施の形態１では、半導体素子１のコーナー部に対応する位置に配置された突起状電極５ａを、半導体素子１のコーナー部に対応する位置とは異なる位置に配置されている他の突起状電極５ｂよりも高くする。また、ダミー突起状電極５ｃの面積は、第１の突起状電極５ａの面積（第１の突起状電極５ａを高さ方向から見たときの投影面積）の１００倍以上となった。
続いて、基板側電極端子に半田材料をコーティングする工程について説明する。この工程では、図３（ｂ）に示すように、回路基板６がその主面に備える基板側電極端子７ａ、７ｂ上に、半田コーティング層８’が形成される。具体的には、回路基板６を粘着性付与化合物に浸漬する。次に、回路基板６に微小な半田粒子を均一に振りかけた後、回路基板６を洗浄する。これにより、基板側電極７ａ、７ｂ上に微小半田粒子が付与される。その後、微小半田粒子が付与された基板側電極７ａ、７ｂにフラックスを塗布して回路基板６をリフロー炉に投入し、半田粒子を溶融させる。これにより、半田コーティング層８’が形成される。
なお、半田コーティング層は、微細半田粉末が均一に並べられた半田転写シートの半田面を、半導体素子１に形成された突起状電極５ａ、５ｂに対向するように、半導体素子１に重ねて、半田転写シートを加熱し、半導体素子１に向けて加圧することにより、半田粒子を突起状電極５ａ、５ｂ上に転写して作製しても構わない。
続いて、半導体素子１を回路基板６に実装する工程について説明する。この工程では、図３（ｃ）に示すように、半導体素子１の第１の突起状電極５ａと第２の突起状電極５ｂが回路基板６の第１の基板側電極端子７ａと第２の基板側電極端子７ｂに対向するように半導体素子１と回路基板６の位置合わせをする。その後、半導体素子１を加熱しながら回路基板６上に加圧して、半導体素子１を回路基板６に搭載する。このとき、半田コーティング層８’が半田の融点以上の温度で加熱される。そのため、半田コーティング層８’は溶融して、第１の突起状電極５ａと第１の基板側電極端子７ａとの間、および第２の突起状電極５ｂと第２の基板側電極端子７ｂとの間を接合する。その後、図３（ｄ）に示すように、ディスペンス装置を用いて、半導体素子１と回路基板６との間の空隙に封止樹脂９を充填する。
以上説明した半導体装置によれば、第１の突起状電極５ａが第２の突起状電極５ｂよりも高いことから、第１の突起状電極５ａを含む接合部の接合ギャップＡが、第２の突起状電極５ｂを含む接合部の接合ギャップＢよりも大きくなる。その結果、ｌｏｗ−ｋ膜やＵＬＫ膜などの脆弱な低誘電率絶縁膜を層間絶縁膜に用いた半導体素子を回路基板にフリップチップ実装する場合でも、優れた接続信頼性が確保できる。
詳しくは、半導体素子１を回路基板６に実装する工程における半田溶融後の冷却過程で、半導体素子１と回路基板６の弾性率及び線膨張係数の違いにより、半導体素子１のコーナー部分近傍において回路基板の反りが発生しやすく、その結果、接合部の垂直方向（引張方向）の伸びは、半導体素子１のコーナー部近傍の接合部において最も大きくなる。そのため、従来のように半導体素子１と回路基板６との間の接合ギャップが均一な場合、具体的には図４（ａ）に示すように、半導体素子１のコーナー部近傍の第１の突起状電極５ａの高さが、半導体素子１のコーナー部近傍とは異なる位置に配置された第２の突起状電極５ｂの高さと等しく、第１の突起状電極５ａを含む接合部の接合ギャップＡが、第２の突起状電極５ｂを含む接合部の接合ギャップＢと等しくなる場合、接合部の弾性率を近似的にＥとし、半導体素子１のコーナー部近傍の接合部の冷却過程での伸び量をｌとすると、半導体素子１のコーナー部近傍の接合部が受ける応力は、Ｅ×ｌ／Ｂとなる。この応力が部品側電極端子３ａの直上にある脆弱な低誘電率絶縁膜２へ伝わる。この応力は、低誘電率絶縁膜２の破壊応力を上回る。したがって、低誘電率絶縁膜２の界面で、低誘電率絶縁膜２の剥離または亀裂が発生する。
一方、この実施の形態１では、図４（ｂ）に示すように、半導体素子１のコーナー部近傍の第１の突起状電極５ａは、半導体素子１のコーナー部近傍とは異なる位置に配置された第２の突起状電極５ｂよりも高い。よって、第１の突起状電極５ａを含む接合部の接合ギャップＡと、第２の突起状電極５ｂを含む接合部の接合ギャップＢとの関係は、Ａ＞Ｂとなる。したがって、半導体素子１のコーナー部近傍の接合部が受ける応力は、Ｅ×ｌ／Ａとなり、従来よりも小さくなる。その結果、半導体素子１のコーナー部近傍の接合部が受ける応力が、脆弱な低誘電率絶縁膜２の破壊応力を下回るので、低誘電率絶縁膜２の界面での低誘電率絶縁膜２の剥離および亀裂を防ぐことができる。
以上のように、半導体素子を回路基板に実装する工程中に半導体素子と回路基板との間の間隔が最も広がる箇所に配置される接合部を構成する突起状電極の高さを、他の箇所に配置される接合部を構成する突起状電極よりも高くすることにより、脆弱な低誘電率絶縁膜が受ける応力を低減して、高い接続信頼性を確保することができる。
（実施の形態２）
図５（ａ）は本発明の実施の形態２における半導体装置の要部を概念的に示す断面図である。また、図５（ｂ）は本発明の実施の形態２における回路基板の要部を概念的に示す平面図であり、回路基板を基板側電極端子が形成されている主面側から見ている。
回路基板１０には、例えば、ガラスエポキシ多層基板、アラミド多層基板、シリコン基板等を用いることができる。回路基板１０には、例えばＡｌ−Ｓｉ−Ｃｕ等から成る基板側電極端子１１がマトリクス状に等間隔で設けられている。
複数の基板側電極端子１１は、第１の基板側電極端子１１ａと、第２の基板側電極端子１１ｂと、それらの第１および第２の基板側電極端子１１ａおよび１１ｂとは異なる位置に配置された第３の基板側電極端子１１ｃとを含む。第１の基板側電極端子１１ａは、回路基板１０に実装される半導体素子のコーナー部に対応する位置に配置されている。第２の基板側電極端子１１ｂは、複数の基板側電極端子１１が配置されたエリアの周方向に沿って第１の基板側電極端子１１ａに隣接して配置されている。また、複数の基板側電極端子１１が配置されたエリアの外側には、基板側電極端子１１よりも面積が大きい第１のダミー電極１１ｄおよび第２のダミー電極１１ｅが設けられている。第１のダミー電極１１ｄは第２のダミー電極１１ｅよりも面積が大きく、配線１１ａｄを介して第１の基板側電極端子１１ａと電気的に導通している。また、第２のダミー電極１１ｅは、配線１１ｂｅを介して第２の基板側電極端子１１ｂと電気的に導通している。例えば、第１の基板側電極端子１１ａ、第２の基板側電極端子１１ｂ、第３の基板側電極端子１１ｃ、第１のダミー電極１１ｄ、第２のダミー電極１１ｅ、配線１１ａｄ及び配線１１ｂｅは同一平面内にあってもよい。第１の基板側電極端子１１ａ、第２の基板側電極端子１１ｂ、第３の基板側電極端子１１ｃ、第１のダミー電極１１ｄ、第２のダミー電極１１ｅ、配線１１ａｄ及び配線１１ｂｅはいずれも、例えばＡｌ−ＣｕまたはＡｌ−Ｓｉ−Ｃｕから成る。
また、回路基板１０には、その主面を覆う絶縁膜１２が設けられている。絶縁膜１２は、第１の基板側電極端子１１ａ、第２の基板側電極端子１１ｂ、第３の基板側電極端子１１ｃ、第１のダミー電極１１ｄ及び第２のダミー電極１１ｅの各々の少なくとも一部を露出させる複数の開口部を有し、かつ回路基板１０の主面上の配線を覆う。絶縁膜１２は例えばＳｉ３Ｎ４から成る。
さらに、第１の基板側電極端子１１ａ、第２の基板側電極端子１１ｂ、第３の基板側電極端子１１ｃ、第１のダミー電極１１ｄ及び第２のダミー電極１１ｅ上には、第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃ、第１のダミー突起状電極１３ｄ及び第２のダミー突起状電極１３ｅがそれぞれ設けられている。第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃ、第１のダミー突起状電極１３ｄ及び第２のダミー突起状電極１３ｅは、例えばＮｉ−Ｐ／ＡｕやＮｉ−Ａｕなどの半田に濡れる金属から成る。
一方、半導体素子１４の電極面（主面）の内側の層には、例えばＣｕまたはＡｌから成る微細配線層と、例えばＵＬＫ膜よりも脆弱なＥｘｔｒｅｍｅｌｙ ｌｏｗ−ｋ膜などの低誘電率絶縁膜１５と、を含む多層配線層が設けられており、その多層配線層の最表面上に、部品側電極端子としての半田バンプ１６が、回路基板１０の基板側電極端子１１に対向するようにエリア配置されている。半田バンプ１６は、例えばＳｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｂｉなどから成る。
半導体素子１４は回路基板１０上に実装されており、半導体素子１４の半田バンプ１６と回路基板１０の第１の突起状電極１１ａ、第２の突起状電極１１ｂ、第３の突起状電極１１ｃとは半田接合されて、電気的および機械的に接続している。また、半導体素子１４と回路基板１０との間には、封止樹脂１７が充填されている。
この実施の形態２では、半導体素子１４の半田バンプ１６のピッチは４０μｍピッチとした。また、回路基板１０の基板側電極端子１１に対する絶縁膜１２の開口部は、直径１２μｍの円形状とした。さらに、回路基板１０の第１のダミー電極１１ｄに対する絶縁膜１２の開口部は、８００μｍ×８００μｍの正方形状とし、回路基板１０の第２のダミー電極１１ｅに対する絶縁膜１２の開口部は、４００μｍ×４００μｍの正方形状とした。
続いて、上記した半導体装置の製造方法の一例を図６を用いて説明する。図６は本発明の実施の形態２における半導体装置の製造方法を工程別に説明するための概念図である。
まず、図６（ａ）、図６（ｂ）に示すように、回路基板１０の第１の基板側電極端子１１ａ、第２の基板側電極端子１１ｂ、第３の基板側電極端子１１ｃ、ダミー電極１１ｄ及びダミー電極１１ｅ上に無電解めっき法により第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃ、第１のダミー突起状電極１３ｄ及び第２のダミー突起状電極１３ｅを形成する。具体的には、電極表面の不純物を除去した後、回路基板１０を亜鉛めっき液に浸漬し、電極材料のＡｌをＺｎに置換する置換反応を行う。次に、Ｚｎ核を除去した後、再度、回路基板１０を亜鉛めっき液に漬け、より微細なＺｎ核を電極材料のＡｌ上に成長させる。次に回路基板１０をＮｉ−Ｐめっき液中に浸漬しＺｎを溶解しＮｉ−Ｐ皮膜を電極材料のＡｌ上に成長させる。その後、回路基板１０を無電解金めっき液に浸漬しＮｉ−Ｐ皮膜上にＡｕ皮膜を成長させる。これにより、無電解めっき金属から成る突起状電極が形成される。
この工程において、図５（ｂ）に示すように、第１のダミー電極１１ｄの面積が第２のダミー電極１１ｅの面積よりも大きいため、第１のダミー電極１１ｄに電気的に接続する第１の基板側電極端子１１ａでのめっきの成長速度が、第２のダミー電極１１ｅに電気的に接続する第２の基板側電極端子１１ｂでのそれよりも速くなる。また、第２のダミー電極１１ｅの面積が基板側電極端子１１の面積よりも大きいため、第２の基板側電極端子１１ｂでのめっきの成長速度が、第１および第２のダミー電極１１ｄおよび１１ｅに電気的に接続していない第３の基板側電極端子１１ｃでのそれよりも速くなる。その結果、図６（ｂ）に示すように、突起状電極の高さが、第３の突起状電極１３ｃ、第２の突起状電極１３ｂ、第１の突起状電極１３ａの順に高くなる。
以上のように、この実施の形態２に係る半導体装置の製造方法では、前述した実施の形態１と同様に、無電解めっき法を用い、ダミー電極の面積によって電子のやりとりを制御する。この実施の形態２では、第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃの高さがそれぞれ１０μｍ、９μｍ、８μｍとなった。このように、この実施の形態２では、半導体素子１４のコーナー部に対応する位置に配置された第１の突起状電極１３ａと、第１の突起状電極１３ａに隣接する第２の突起状電極１３ｂの高さを、第１の突起状電極１３ａおよび第２の突起状電極１３ｂとは異なる位置に配置されている第３の突起状電極１３ｃよりも高くする。また、第１のダミー突起状電極１３ｄの面積は、第１の突起状電極１３ａの面積（第１の突起状電極１３ａを高さ方向から見たときの投影面積）の１００００倍以上となり、第２のダミー突起状電極１３ｅの面積は、第２の突起状電極１３ｂの面積（第２の突起状電極１３ｂを高さ方向から見たときの投影面積）の１００倍以上ととなった。
次に、図６（ｃ）に示すように、回路基板１０上の第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃを覆うように封止樹脂１７を供給する。例えば、ＮＣＦ（非導電性フィルム）を回路基板１０上に貼付けたり、ＮＣＰ（非導電ペースト）をディスペンスで回路基板１０上に供給すればよい。
次に、図６（ｄ）に示すように、回路基板１０の第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃと半導体素子１４の半田バンプ１６とが対向するように半導体素子１４と回路基板１０の位置合わせをする。その後、半導体素子１４を加熱しながら回路基板１０上に加圧して、半導体素子１４を回路基板１０に搭載する。このとき、半田バンプ１６が半田の融点以上の温度で加熱される。そのため、半田バンプ１６は溶融して、第１の突起状電極１３ａ、第２の突起状電極１３ｂ、第３の突起状電極１３ｃと半田バンプ１６が接合する。その後、封止樹脂１７の硬化反応が始まる。封止樹脂１７の硬化反応を確実に終了するために、封止樹脂１７を更にバッチ炉で加熱しても構わない。
この実施の形態２では、前述した実施の形態１よりも低誘電率絶縁膜が脆弱で、かつ部品側電極端子（半田バンプ１６）間のピッチも狭い。そのために、全突起状電極の高さが均一であれば、半導体素子１４を回路基板１０に実装する工程における冷却過程で、半導体素子１４と回路基板１０の弾性率及び線膨張係数の違いにより、半導体素子１４のコーナー部の接合部が受ける応力だけではなく、そのコーナー部の接合部に隣接する接合部が受ける応力も、脆弱な低誘電率絶縁膜１５の破壊強度を上回る大きさとなる。よって、低誘電率絶縁膜１５の界面で、低誘電率絶縁膜１５の剥離または亀裂が発生する。
これに対して、この実施の形態２によれば、突起状電極の高さが、第３の突起状電極１３ｃ、半導体素子１のコーナー部に隣接する第２の突起状電極１３ｂ、半導体素子１のコーナー部に位置する第１の突起状電極１３ａの順に段階的に高くなる。よって、半導体素子１のコーナー部の接合部はもとより、そのコーナー部の接合部に隣接する接合部においても、冷却過程で受ける応力が緩和される。したがって、脆弱な低誘電率絶縁膜を有し、かつ電極端子間ピッチの狭い半導体素子をフリップチップ実装する場合においても、低誘電率絶縁膜の剥離および亀裂の発生を防ぐことができる。
以上説明した半導体装置を断面研磨により断面解析した結果、半導体素子のコーナー部において半導体素子と回路基板との間隔が最も離れていること、および、脆弱な低誘電率絶縁膜の剥離および亀裂が発生していないことが確認できた。さらに、温度サイクル試験（１サイクル：−４５℃、８５℃、各３０分）に半導体装置を投入した結果、１０００ｃｙｃ後も安定した接続抵抗を確保することができた。
以上のように、前述した実施の形態１よりも電極端子間ピッチが狭く、かつ低誘電率絶縁膜が脆弱な半導体素子をフリップチップ実装する場合においても、段階的に突起状電極の高さを変えることにより、低誘電率絶縁膜が受ける応力を低減させ、高い接続信頼性を確保できる。
なお、ここでは、突起状電極の高さを３段階に設定する場合について説明したが、３段階以上に設定しても構わない。突起状電極の高さを３段階以上に設定することで、より脆弱な素子、および反りの大きな基板に適用できるようになる。
また、ここでは、突起状電極の高さを３段階に設定する場合について説明したが、前述した実施の形態１と同様に、基板に設けられた突起状電極のうち、半導体素子のコーナー部に対応する突起状電極のみを、他の突起状電極よりも高くしてもよい。これとは逆に、前述した実施の形態１において、この実施の形態２と同様に、半導体素子に設けれた突起状電極の高さを３段階以上に設定することも可能である。
（実施の形態３）
図７（ａ）は本発明の実施の形態３における半導体素子の要部を概念的に示す断面図である。図７（ｂ）は本発明の実施の形態３における半導体素子の要部を概念的に示す平面図であり、半導体素子を部品側電極端子が形成されている主面（電極面）側から見ている。図７（ｃ）は本発明の実施の形態３における半導体装置の要部を概念的に示す断面図である。なお、前述した実施の形態１で説明した部材に対応する部材には同一の符号を付して、その説明を適宜省略する。
図７（ａ）、図７（ｂ）に示すように、半導体素子１の電極面の内側の層には、例えばＣｕまたはＡｌから成る微細配線層と、例えばＵＬＫ膜などの脆弱な低誘電率絶縁膜２と、を含む多層配線層が設けられており、その多層配線層の最表面に複数の部品側電極端子３が４０μｍピッチで等間隔にエリア配置されている。
複数の部品側電極端子３は、第１の部品側電極端子３ａと、その第１の部品側電極端子３ａとは異なる位置に配置された第２の部品側電極端子３ｂとを含む。この実施の形態３では、第１の部品側電極端子３ａが半導体素子１のコーナー部に対応する位置だけではなく、複数の部品側電極端子３が配置されたエリアの中央部にも配置されている。また、複数の部品側電極端子３が配置されたエリアの外側にランド１８が設けられており、第１の部品側電極端子３ａとランド１８は電気的に導通するように配線１９で接続されている。
また、半導体素子１には、その電極面を覆う絶縁膜４が設けられている。絶縁膜４は、部品側電極端子３と同一平面内にある配線およびランド１８を覆い、かつ各部品側電極端子３の中央部を露出させる複数の開口部を有する。絶縁膜４は例えばＳｉ３Ｎ４から成る。部品側電極端子３の絶縁膜４で被覆されていない領域の上にはＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）と呼ばれる突起状電極５が設けられている。突起状電極５は、第１の部品側電極端子３ａ上に形成された第１の突起状電極５ａと、第２の部品側電極端子３ｂ上に形成された第２の突起状電極５ｂとから成る。第１の突起状電極５ａと第２の突起状電極５ｂは、無電解めっき法により形成され、第１の突起状電極５ａの電極表面からの高さが、第２の突起状電極５ｂの電極表面からの高さよりも高くなっている。
一方、半導体素子１の電極面とは反対側の面にはダミー電極２０が設けられている。この実施の形態３では、３ｍｍ×３ｍｍの正方形状のダミー電極２０を設けた。このダミー電極２０は、貫通穴２１を介してランド１８と電気的に接続されている。貫通穴２１はめっき金属で充填されている。ランド１８とダミー電極２０は、例えばＮｉ−Ｐ／Ａｕ皮膜から成る。Ｎｉ−Ｐ／Ａｕ皮膜は、例えば無電解めっき法により形成する。貫通穴２１を充填するめっき金属は、例えばＣｕから成る。ランド１８、ダミー電極２０及び貫通穴２１の界面には、例えばＴｉやＷなどから成るシード層を設けても構わない。
また、図７（ｃ）に示すように、半導体素子１を実装した回路基板６は、その主面に半導体素子１の突起状電極にそれぞれ対向するように配置された基板側電極端子を有している。回路基板６には、例えば、ガラスエポキシ多層基板や、アラミド多層基板、シリコン基板などを用いることができる。半導体素子１の突起状電極と回路基板６の基板側電極端子とは半田接合されて電気的に導通しており、半導体素子１と回路基板６の間には封止樹脂９が注入されている。
この実施の形態３によれば、ダミー電極２０が部品側電極端子と同一面内に無いため、半導体素子１の面積を、前述した実施の形態１よりも小型化することが可能になる。また、半導体素子１のコーナー部に位置する突起状電極５ａが、ダミー電極２０に電気的に接続していない突起状電極５ｂよりも高いため、前述した実施の形態１と同様に、脆弱な低誘電率絶縁膜の剥離および破壊の発生を防ぐことができる。
また、ダミー電極２０が半導体素子１の電極面とは反対側の面に設けられているので、ダミー電極２０を放熱板、放熱フィンなどの放熱源と接続することができる。半導体素子の電極端子間ピッチが狭い場合、接合部の断面積が微小になるため、接合部からの発熱量が増加する。その上、半導体素子の電極端子間ピッチが狭いと、接合部からの放熱性が悪化する。特に、複数の部品側電極端子が配置されたエリアの中央部に位置する接合部の放熱性が悪化する。これに対して、この実施の形態３では、ダミー電極２０に電気的に接続する部品側電極端子３ａを、複数の部品側電極端子が配置されたエリアの中央部にも設けているので、ダミー電極２０を放熱源と接続すれば、放熱しにくい中央部の熱を逃がすことが可能になる。したがって、微小な接合部の断面積に大電流が流れた場合でも放熱が可能となる。それ故、この実施の形態３における半導体素子は、電極端子の狭ピッチ化が進展している半導体素子に有用である。
また、突起状電極は無電解めっき法により形成されるので、ダミー電極２０に電気的に接続される突起状電極５ａは高さだけでなく直径も、ダミー電極２０に電気的に接続されていない突起状電極５ｂに比べて大きくなる。この実施の形態３では、第１の突起状電極５ａが高さ１２μｍ、平均径２９μｍとなるのに対して、第２の突起状電極５ｂは高さが１０μｍ、平均径が２５μｍとなり、第１の突起状電極５ａは、第２の突起状電極５ｂと比べて高さが２μｍ、平均径が４μｍ大きくなった。したがって、ダミー電極２０を電力供給源に接続すれば、大電流が流れる電力供給端子の径を、電力供給端子ではない他の突起状電極よりも大きくすることができる。よって、エレクトロマイグレーションなどの不具合を防ぐことが可能になる。
以上のように、この実施の形態３によれば、半導体素子の面積および半導体パッケージを大型化することなく、脆弱な低誘電率絶縁膜が受ける応力を低減させて、高い接続信頼性を確保することができる。
（実施の形態４）
図８（ａ）〜図８（ｄ）は本発明の実施の形態４における半導体素子の要部を概念的に示す平面図であり、半導体素子を部品側電極端子が形成されている主面（電極面）側から見ている。なお、前述した実施の形態１で説明した部材に対応する部材には同一の符号を付して、その説明を適宜省略する。
図８（ａ）〜図８（ｄ）に示すように、第１の突起状電極５ａと電気的に接続するダミー突起状電極５ｃに、フリップチップ実装時に画像認識カメラにより撮像される位置補正用の認識マークとして機能する形状を持たせてもよい。
なお、この実施の形態４では、前述した実施の形態１と同様に、複数の部品側電極端子３が配置されたエリアの外側に、面積が同一の１種類のダミー突起状電極５ｃを設ける場合について説明したが、実施の形態２で説明したように、互いに面積が異なる複数種類のダミー突起状電極を設ける場合には、複数種類のダミー突起状電極のうちの少なくとも一部に認識マークの機能を持たせることができる。
以上の各実施の形態では、電子部品として半導体素子を例に説明したが、これに限らず、例えば、電極端子間ピッチが狭いコンデンサや、コイル、抵抗などの電子部品を基板に実装する場合にも同様に実施することができる。
本発明にかかる電子部品実装体、電子部品および基板は、電子部品と基板の接続信頼性を高めることができ、電極端子の狭ピッチ化が進展している半導体素子や、低誘電率材料などからなる層間絶縁膜を有する半導体素子などの半導体素子を基板に実装する実装分野において特に有用である。

Claims (26)

  1. 複数の部品側電極端子を備える電子部品が、前記複数の部品側電極端子に対応する複数の基板側電極端子を備える基板上に実装された電子部品実装体であって、
    前記電子部品の前記複数の部品側電極端子上にそれぞれ形成され、前記電子部品と前記基板とを電気的に接続する複数の突起状電極と、
    前記電子部品上に形成され、前記複数の部品側電極端子のうちの所定位置の部品側電極端子に電気的に接続するダミー電極と、
    を備え、前記ダミー電極に電気的に接続する前記所定位置の部品側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の部品側電極端子上の前記突起状電極よりも高いことを特徴とする電子部品実装体。
  2. 前記複数の部品側電極端子のうちの前記電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続していることを特徴とする請求項１記載の電子部品実装体。
  3. 前記ダミー電極は、互いに面積が異なる複数種類のダミー電極を含み、
    前記ダミー電極に電気的に接続する部品側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高い
    ことを特徴とする請求項１記載の電子部品実装体。
  4. 前記ダミー電極は、前記電子部品のコーナー部に対応する位置に配置された第１の部品側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の部品側電極端子に隣接する第２の部品側電極端子に電気的に接続する第２のダミー電極と、を含み、
    前記第１の部品側電極端子上の前記突起状電極が、前記第２の部品側電極端子上の前記突起状電極よりも高い
    ことを特徴とする請求項３記載の電子部品実装体。
  5. 前記電子部品の、前記複数の部品側電極端子が配置されている面とは異なる面に、前記ダミー電極が形成されていることを特徴とする請求項１記載の電子部品実装体。
  6. 前記複数の部品側電極端子のうちの前記電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続していることを特徴とする請求項５記載の電子部品実装体。
  7. 前記複数の部品側電極端子がマトリクス状に配置されており、前記ダミー電極が、前記複数の部品側電極端子が配置されているエリアの中央部の部品側電極端子に電気的に接続していることを特徴とする請求項６記載の電子部品実装体。
  8. 前記ダミー電極が電源端子に接続されていることを特徴とする請求項５記載の電子部品実装体。
  9. 前記ダミー電極が放熱源に接続されていることを特徴とする請求項５記載の電子部品実装体。
  10. 前記ダミー電極が、前記複数の部品側電極端子が配置されている面上に形成されており、かつ位置補正用の認識マークとして機能する形状を備えることを特徴とする請求項１記載の電子部品実装体。
  11. 複数の部品側電極端子を備える電子部品が、前記複数の部品側電極端子に対応する複数の基板側電極端子を備える基板上に実装された電子部品実装体であって、
    前記基板の前記複数の基板側電極端子上にそれぞれ形成され、前記電子部品と前記基板とを電気的に接続する複数の突起状電極と、
    前記基板上に形成され、前記複数の基板側電極端子のうちの所定位置の基板側電極端子に電気的に接続するダミー電極と、
    を備え、前記ダミー電極に電気的に接続する前記所定位置の基板側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の基板側電極端子上の前記突起状電極よりも高いことを特徴とする電子部品実装体。
  12. 前記複数の基板側電極端子のうちの前記電子部品のコーナー部に対応する位置に配置されている基板側電極端子に、前記ダミー電極が電気的に接続していることを特徴とする請求項１１記載の電子部品実装体。
  13. 前記ダミー電極は、互いに面積が異なる複数種類のダミー電極を含み、
    前記ダミー電極に電気的に接続する基板側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高い
    ことを特徴とする請求項１１記載の電子部品実装体。
  14. 前記ダミー電極は、前記電子部品のコーナー部に対応する位置に配置された第１の基板側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の基板側電極端子に隣接する第２の基板側電極端子に電気的に接続する第２のダミー電極と、を含み、
    前記第１の基板側電極端子上の前記突起状電極が、前記第２の基板側電極端子上の前記突起状電極よりも高い
    ことを特徴とする請求項１３記載の電子部品実装体。
  15. 複数の部品側電極端子と、前記複数の部品側電極端子のうちの所定位置の部品側電極端子に電気的に接続するダミー電極と、前記複数の部品側電極端子上にそれぞれ形成された複数の突起状電極と、を備え、前記ダミー電極に電気的に接続する前記所定位置の部品側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の部品側電極端子上の前記突起状電極よりも高いことを特徴とする電子部品。
  16. 前記複数の部品側電極端子のうちの当該電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続していることを特徴とする請求項１５記載の電子部品。
  17. 前記ダミー電極は、互いに面積が異なる複数種類のダミー電極を含み、
    前記ダミー電極に電気的に接続する部品側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高い
    ことを特徴とする請求項１５記載の電子部品。
  18. 前記ダミー電極は、当該電子部品のコーナー部に対応する位置に配置された第１の部品側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の部品側電極端子に隣接する第２の部品側電極端子に電気的に接続する第２のダミー電極と、を含み、
    前記第１の部品側電極端子上の前記突起状電極が、前記第２の部品側電極端子上の前記突起状電極よりも高い
    ことを特徴とする請求項１７記載の電子部品。
  19. 前記複数の部品側電極端子が配置されている面とは異なる面に、前記ダミー電極が形成されていることを特徴とする請求項１５記載の電子部品。
  20. 前記複数の部品側電極端子のうちの当該電子部品のコーナー部に対応する位置に配置されている部品側電極端子に、前記ダミー電極が電気的に接続していることを特徴とする請求項１９記載の電子部品。
  21. 前記複数の部品側電極端子がマトリクス状に配置されており、前記ダミー電極が、前記複数の部品側電極端子が配置されているエリアの中央部の部品側電極端子に電気的に接続していることを特徴とする請求項２０記載の電子部品。
  22. 前記ダミー電極が、前記複数の部品側電極端子が配置されている面上に形成されており、かつ位置補正用の認識マークとして機能する形状を備えることを特徴とする請求項１５記載の電子部品。
  23. 複数の基板側電極端子と、前記複数の基板側電極端子のうちの所定位置の基板側電極端子に電気的に接続するダミー電極と、前記複数の基板側電極端子上にそれぞれ形成された複数の突起状電極と、を備え、前記ダミー電極に電気的に接続する前記所定位置の基板側電極端子上の前記突起状電極が、前記所定位置とは異なる位置の基板側電極端子上の前記突起状電極よりも高いことを特徴とする基板。
  24. 前記複数の基板側電極端子のうちの当該基板に実装される電子部品のコーナー部に対応する位置に配置されている基板側電極端子に、前記ダミー電極が電気的に接続していることを特徴とする請求項２３記載の基板。
  25. 前記ダミー電極は、互いに面積が異なる複数種類のダミー電極を備え、
    前記ダミー電極に電気的に接続する基板側電極端子上の前記突起状電極は、電気的に接続するダミー電極の面積が広いものほど、高さが高い
    ことを特徴とする請求項２３記載の基板。
  26. 前記ダミー電極は、当該基板に実装される電子部品のコーナー部に対応する位置に配置されている第１の基板側電極端子に電気的に接続する第１のダミー電極と、前記第１のダミー電極よりも面積が小さく、前記第１の基板側電極端子に隣接する第２の基板側電極端子に電気的に接続する第２のダミー電極と、を含み、
    前記第１の基板側電極端子上の前記突起状電極が、前記第２の基板側電極端子上の前記突起状電極よりも高い
    ことを特徴とする請求項２５記載の基板。
JP2012546670A 2010-12-01 2011-09-22 電子部品実装体、電子部品、基板 Active JP5562438B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012546670A JP5562438B2 (ja) 2010-12-01 2011-09-22 電子部品実装体、電子部品、基板

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2010267943 2010-12-01
JP2010267943 2010-12-01
PCT/JP2011/005329 WO2012073417A1 (ja) 2010-12-01 2011-09-22 電子部品実装体、電子部品、基板
JP2012546670A JP5562438B2 (ja) 2010-12-01 2011-09-22 電子部品実装体、電子部品、基板

Publications (2)

Publication Number Publication Date
JPWO2012073417A1 true JPWO2012073417A1 (ja) 2014-05-19
JP5562438B2 JP5562438B2 (ja) 2014-07-30

Family

ID=46171395

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012546670A Active JP5562438B2 (ja) 2010-12-01 2011-09-22 電子部品実装体、電子部品、基板

Country Status (6)

Country Link
US (1) US8921708B2 (ja)
JP (1) JP5562438B2 (ja)
KR (1) KR101421907B1 (ja)
CN (1) CN103098191B (ja)
TW (1) TWI502666B (ja)
WO (1) WO2012073417A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6299494B2 (ja) * 2014-07-09 2018-03-28 日亜化学工業株式会社 発光装置及びその製造方法
TWI786440B (zh) * 2015-01-13 2022-12-11 日商迪睿合股份有限公司 多層基板、及多層基板之製造方法
JP6581886B2 (ja) * 2015-11-24 2019-09-25 スタンレー電気株式会社 半導体装置
JP7342404B2 (ja) * 2019-03-29 2023-09-12 大日本印刷株式会社 配線基板および素子付配線基板
JP7234744B2 (ja) * 2019-03-29 2023-03-08 大日本印刷株式会社 配線基板および素子付配線基板
JP7379848B2 (ja) * 2019-03-29 2023-11-15 大日本印刷株式会社 配線基板および素子付配線基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112463A (ja) * 1992-09-25 1994-04-22 Mitsubishi Electric Corp 半導体装置及びその実装方法
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
JP3310499B2 (ja) 1995-08-01 2002-08-05 富士通株式会社 半導体装置
JP3207347B2 (ja) * 1996-01-26 2001-09-10 シャープ株式会社 半導体装置
JP3279470B2 (ja) * 1996-02-20 2002-04-30 松下電器産業株式会社 半導体装置およびその製造方法
JPH10303249A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
US6140155A (en) * 1998-12-24 2000-10-31 Casio Computer Co., Ltd. Method of manufacturing semiconductor device using dry photoresist film
JP2003282617A (ja) 2002-03-25 2003-10-03 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP2005203413A (ja) * 2004-01-13 2005-07-28 Matsushita Electric Ind Co Ltd 電子部品、電子部品保持方法および実装済基板
JP4916241B2 (ja) * 2006-07-28 2012-04-11 パナソニック株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TW201225196A (en) 2012-06-16
JP5562438B2 (ja) 2014-07-30
US8921708B2 (en) 2014-12-30
KR101421907B1 (ko) 2014-07-22
TWI502666B (zh) 2015-10-01
WO2012073417A1 (ja) 2012-06-07
KR20130041208A (ko) 2013-04-24
CN103098191A (zh) 2013-05-08
US20130170165A1 (en) 2013-07-04
CN103098191B (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
KR100545008B1 (ko) 반도체소자와 그 제조방법 및 반도체장치와 그 제조방법
US8580620B2 (en) Method of manufacturing semiconductor device
US7087458B2 (en) Method for fabricating a flip chip package with pillar bump and no flow underfill
US8367539B2 (en) Semiconductor device and semiconductor device manufacturing method
TWI506739B (zh) Method for manufacturing the mounting structure of electronic parts and mounting structure of electronic parts
US9331042B2 (en) Semiconductor device manufacturing method and semiconductor device
KR101279234B1 (ko) 기판 상에 다층 범프를 형성하기 위한 방법 및 반도체 장치
JP2010109032A (ja) 半導体装置の製造方法
JP5897584B2 (ja) 半導体装置における鉛フリー構造
JP5562438B2 (ja) 電子部品実装体、電子部品、基板
TW200525666A (en) Bump-on-lead flip chip interconnection
JP6004441B2 (ja) 基板接合方法、バンプ形成方法及び半導体装置
CN106463427B (zh) 半导体装置及其制造方法
JP2009004454A (ja) 電極構造体及びその形成方法と電子部品及び実装基板
JP2009200067A (ja) 半導体チップおよび半導体装置
US20060087039A1 (en) Ubm structure for improving reliability and performance
US20100167466A1 (en) Semiconductor package substrate with metal bumps
TWI220304B (en) Flip-chip package substrate and flip-chip bonding process thereof
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法
JP2004207368A (ja) 半導体装置とその製造方法及び電子装置
WO2009145196A1 (ja) 半導体チップ、中間基板および半導体装置
JP2013243318A (ja) 電子部品の実装構造体およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140304

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140610

R151 Written notification of patent or utility model registration

Ref document number: 5562438

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151