JP2013243318A - 電子部品の実装構造体およびその製造方法 - Google Patents

Abstract

【課題】電子部品とこの電子部品の周囲を封止している封止樹脂を平面研磨した場合に、電子部品の周辺部が過剰に研磨される現象を低減できる、実装構造体を提供することを目的とする。
【解決手段】回路基板（２）に搭載された電子部品（１）の周辺に配置された突起状電極（６）と電子部品（１）を封止樹脂（９）で被った実装構造体であって、回路基板（２）の平面内において電子部品（１）の側面と突起状電極（６）との間に配置されかつ回路基板（２）と機械的に接合された突起状構造物（７）を設け、突起状構造物（７）が封止樹脂（９）よりも硬いため、回路基板（２）に実装された電子部品（１）が規定厚さになるまで、封止樹脂（９）を突起状電極（６）および突起状構造物（７）とともに平面研磨することによって、電子部品（１）の周辺部の過剰研磨部を低減できる。
【選択図】図１

Description

本発明は、例えば半導体素子が回路基板上に実装された実装構造体などの電子部品の実装構造体およびその製造方法に関する。

ＬＳＩなどの半導体素子が回路基板上に実装された実装構造体の一種に、フリップチップ実装に係る実装構造体がある。フリップチップ実装においては、半導体素子の電極端子上に、はんだバンプなどの接合部を形成し、その半導体素子をフェイスダウンで回路基板上に実装している。詳しくは、半導体素子と回路基板とを加熱した状態で、半導体素子上の接合部と回路基板の電極端子とを圧接する。

半導体素子にはんだバンプを形成する方法としては、スクリーン印刷法やディスペンス装置や電解メッキ法で、はんだを半導体素子の電極端子上に供給した後、リフロー炉ではんだ融点以上に半導体素子を加熱する方法が一般的に採用されている。また、はんだバンプを用いる場合には、半導体素子と回路基板との間の空隙に樹脂を充填させて、半導体素子の接合部と回路基板の電極端子との接合強度を補強している。

他の接合部としては、金や銅などからなる接合部がある。金や銅などからなる接合部を形成する方法としては、電解メッキ法が採用されている。金や銅などからなる接合部を用いる場合には、一般的に、接着剤に金属粒子を混入した異方性導電膜を半導体素子と回路基板との間に介在させた状態で、半導体素子上の接合部を回路基板の電極端子に向けて加圧する。

一方、半導体素子が回路基板に搭載された実装構造体の小型化を図るべく、実装構造体を外部に電気的・機械的に接続するための回路基板上の外部端子の直上への、突起状電極の形成が進められており、特に多ピン化・狭ピッチ化の進展が著しい。そのため、外部端子を回路基板の外周部に複数列で配置すると、突起状電極を小型化・低背化してしまい、回路基板上に搭載する半導体素子の厚みを突起状電極より薄くする必要があり、半導体素子の薄化が困難になり、また薄化した半導体素子は反りが発生して、実装時に接続不良が発生することがあった。

そのため、半導体素子を突起状電極より薄くするために、半導体素子を回路基板上に搭載した後に、封止樹脂を回路基板上と半導体素子の周辺に充填し、半導体素子と封止樹脂を平面研磨し、突起状電極の頭頂部を露出させる工法、および実装構造体が提案されている（例えば、特許文献１参照）。この実装構造体によれば、半導体素子を回路基板に搭載する前に薄化する必要がなくなり、半導体素子の反りが低減され、実装時に接続不良の発生を減少させることができる。

特開２００８−２１８９２６号公報

しかしながら近年、半導体装置の実装構造体の薄化や多ピン化の要求は非常にきびしくなっており、これらの要求に対応する目的で、平面研磨された後の半導体素子の厚みが例えば１０μｍ以下となってきた。そのため、半導体素子を搭載した後に平面研磨する工法および実装構造体であっても、以下のような問題が発生することがわかってきた。

図５（ａ）は特許文献１に記載された半導体装置の実装構造体の平面図、図５（ｂ）は図５（ａ）のＣ−ＣＣ断面図である。また、図６はその製造方法を説明する工程断面図である。

図６（ａ１）に示すように、半導体素子１０１の電極端子１０４上には接合部１０９が形成されている。また、図６（ｂ１）に示すように、回路基板１０２には、電極端子１０５および外部端子１０３が形成されており、外部端子１０３上には突起状電極１０６が形成されている。

この半導体素子１０１を回路基板１０２上にフリップチップ実装する際には、図６（ｃ１）に示すように、半導体素子１０１と回路基板１０２を加熱しながら、半導体素子１０１の接合部１０９を回路基板１０２の電極端子１０５に向けて加圧して接合する。これにより、回路基板１０２上に半導体素子１０１が搭載される。

次に図６（ｃ２）に示すように、半導体素子１０１を回路基板１０２上に搭載した後に、封止樹脂１０８を回路基板１０２上と半導体素子１０１の周辺に充填する。なお、半導体素子１０１と回路基板１０２の隙間は封止樹脂１０８を充填してもよいし、封止樹脂１０８を充填する前に別の樹脂を充填してもよい。

次に図６（ｃ３）に示すように、半導体素子１０１裏面と封止樹脂１０８を平面研磨し、突起状電極１０６の頭頂部を露出させる。
次に図６（ｃ４）に示すように、突起状電極１０６の頭頂部にはんだ１０７を形成する。

しかし、半導体素子１０１と封止樹脂１０８を平面研磨する際、図５に示すように、硬度が異なることから研磨速度に差異が生じる。半導体素子１に比べ封止樹脂１０８の方が研磨速度が早くなり、半導体素子１０１の高さより封止樹脂１０８の方が低くなる。それにより、半導体素子１０１の裏面の周辺部が、半導体素子１０１の裏面の中央部に比べ早く研磨されやすくなり、半導体素子１０１の周辺部が過剰に研磨される。

このため、半導体素子１０１を例えば２０μｍに薄化する場合、過剰研磨された過剰研磨部１１０が半導体素子１０１の回路面に到達し、ｌｏｗｋ層やＵｌｔｒａ ｌｏｗ−ｋ層などの脆弱な低誘電率絶縁層（層間絶縁膜の一例）とを含む多層配線層を破壊するという問題が起こる。

本発明は、半導体素子等の電子部品が基板に実装された実装構造体において、電子部品の製品信頼性を確保でき、かつ薄化を実現できる実装構造体およびその製造方法を提供することを目的とする。

本発明の電子部品の実装構造体は、複数個の電極端子を有する電子部品と、複数個の電極端子を有する基板と、前記電子部品の電極端子と前記基板の電極端子とを接続する複数個の接合部と、前記基板に搭載された前記電子部品の周辺に配置された外部端子と、前記外部端子上に形成された突起状電極と、前記基板の平面内において前記電子部品の側面と前記突起状電極との間に配置されかつ前記基板と機械的に接合された突起状構造物と、前記電子部品の側面および前記基板の表面および前記突起状電極の側面および前記突起状構造物の側面を覆う封止樹脂とを有し、突起状構造物が前記封止樹脂よりも硬いことを特徴とする。

好ましくは、前記突起状構造物が前記基板と電気的に絶縁されていることを特徴とする。または、前記突起状構造物が前記基板内の金属配線層と接続されていることを特徴とする。

また、前記突起状構造物が複数配置されていることを特徴とする。
また、前記電子部品裏面の平面内において、前記突起状構造物が前記電子部品の角部を囲むことを特徴とする。

また、前記電子部品裏面の平面内において、前記突起状構造物が前記電子部品の全周を囲むことを特徴とする。
また、前記電子部品裏面の平面内において、前記突起状構造物の一部または全てが前記電子部品と接触していることを特徴とする。

また、前記電子部品裏面と前記突起状電極先端と前記突起状構造物の先端の高さが同一であることを特徴とする。
また、前記突起状電極は、銅を含むことを特徴とする。

また、前記突起状構造物は、銅を含むことを特徴とする。
本発明の電子部品の実装構造体の製造方法は、基板の上面の内側に配置された第１電極端子の周辺に配置された外部端子の上に、突起状電極と、前記突起状電極と第１電極端子の間に前記基板と機械的に接合された突起状構造物を形成し、電子部品に設けられた第２電極端子を前記基板の側に向けて前記電子部品を、前記基板の上面の内側に搭載して第２電極端子と第１電極端子を、接合部を介して電気接続し、前記電子部品の側面および前記基板の表面および前記突起状電極および前記突起状構造物を封止樹脂により覆い、前記基板に実装された前記電子部品が規定厚さになるまで、前記封止樹脂を前記突起状電極および前記突起状構造物とともに平面研磨することを特徴とする。

この構成によれば、突起状構造物が電子部品の周辺部近辺に配置されているので、電子部品を基板に実装した後に、封止樹脂と共に平面研磨して薄化した場合であっても、電子部品の過剰研磨を低減することができる。したがって、過剰研磨部が電子部品の回路面に到達し回路を破壊することを防ぐことができ、高い製品信頼性が確保できる。

（ａ）本発明の実施の形態１における実装構造体の平面図および（ｂ）断面図 本発明の実施の形態１における実装構造体の製造方法を示すフローチャート 本発明の実施の形態１における実装構造体の製造方法を説明するための工程断面図 （ａ）本発明の実施の形態２における実装構造体を説明するための平面図および（ｂ）断面図 （ａ）従来の実装構造体を説明するための平面図および（ｂ）断面図 従来の実装構造体の製造方法を説明するための工程断面図

以下、本発明の実施の形態について、図面を参照しながら説明する。
なお、同じ構成要素には同じ符号を付して、重複する説明を省略する場合もある。また、図面は、理解し易くするために、それぞれの構成要素を主体に模式的または概念的に示している。また図示された各構成要素の厚み、長さ、個数等は図面作成の都合上から、実際とは異なる。以下の実施の形態で示す各構成要素の材質や形状、寸法等は一例であって特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。

各実施の形態では、電子部品として、例えばＳｉ（シリコン）やＧａＡｓ（ガリウム砒素）製の半導体素子を例に説明する。また、電子部品が実装される基板として回路基板を例に説明する。しかし、電子部品と基板はこれらに限定されるものではない。例えば、電子部品として、電極端子間ピッチが狭いコンデンサや、コイル、抵抗などの受動部品を用いる場合も、同様の効果が得られる。

（実施の形態１）
図１（ａ）（ｂ）と図２および図３は本発明の実施の形態１を示す。
図１（ｂ）は図１（ａ）のＡ−ＡＡ断面を示している。

この図１（ａ）（ｂ）に示すように、電子部品としての半導体素子１には、回路基板２に対向する面の内側の層には、例えばＣｕ（銅）やＡｌ（アルミニウム）などからなる図示しない微細配線層と、例えばｌｏｗｋ層やＵｌｔｒａ ｌｏｗ−ｋ層などの脆弱な低誘電率絶縁層（層間絶縁膜の一例）とを含む多層配線層が設けられており、その多層配線層の最表面に、第２電極端子としての複数の電極端子４が設けられている。低誘電率絶縁層の膜厚は、１層あたり数百ｎｍである。半導体素子１の電極端子４は、例えば、Ａｌ−Ｃｕ系、Ａｌ−Ｓｉ（珪素）−Ｃｕ系、Ａｌ−Ｓｉ系のアルミニウム合金や、Ｃｕ、Ａｌ等からなる。この実施の形態１では、電極端子４の材料としてＡｌを選択した場合について説明する。

回路基板２は、半導体素子１の電極端子４に対向するように配置された第１電極端子としての複数の電極端子５を有している。回路基板２には、例えばシリコンやポリシリコン、ガラス等からなる回路基板を用いる。電極端子５は、例えば、Ａｌ−Ｃｕ系、Ａｌ−Ｓｉ−Ｃｕ系、Ａｌ−Ｓｉ系のアルミニウム合金や、Ｃｕ、Ａｌ等からなる。この実施の形態１では、電極端子５の材料としてＡｌを選択した場合について説明する。

半導体素子１の電極端子４上には、球や円柱や角柱などの接合部１０が設けられている。接合部１０は、例えば、Ａｕ、Ｃｕ、Ｓｎ−Ａｇ系はんだ、Ｓｎ−Ｃｕ系はんだ、Ｓｎ−Ａｇ−Ｃｕ系はんだ、Ｓｎ−Ｚｎ（亜鉛）系はんだ、Ｓｎ−Ｚｎ−Ｂｉ（ビスマス）系はんだ、Ｓｎ−Ｐｂ（鉛）系はんだ、Ｓｎ−Ｂｉ系はんだ、Ｓｎ−Ａｇ−Ｂｉ−Ｉｎ（インジウム）系はんだ、Ｓｎ−Ｉｎ系はんだ、Ｉｎはんだ、Ｓｎはんだ等からなる。この実施の形態１では、接合部１０の材料としてＳｎ―Ａｇ系はんだを選択した場合について説明する。半導体素子１の電極端子４と、回路基板２の電極端子５とは、接合部１０によって電気的および機械的に接続されている。

さらに、この回路基板２は、周辺部に外部端子３を有している。回路基板２の外部端子３は、例えば、Ａｌ−Ｃｕ系、Ａｌ−Ｓｉ−Ｃｕ系、Ａｌ−Ｓｉ系のアルミニウム合金や、Ｃｕ、Ａｌ等からなる。この実施の形態１では、外部端子３の材料としてＡｌを選択した場合について説明する。

回路基板２の外部端子３上には、円柱や角柱などの突起状電極６が設けられている。突起状電極６は、例えば、Ｃｕ（銅）からなる。あるいは、Ｎｉ−Ｐ（麟）合金やＮｉ−Ｂ（ホウ素）合金、Ｎｉ等にしてもよい。あるいは、例えば、Ｎｉ／Ｐｄ（パラジウム）／Ａｕ（金）等の３層構造にしてもよい。この実施の形態１では、突起状電極６の主成分がＣｕ（銅）で構成される場合について説明する。

さらに、回路基板２は、半導体素子１と外部端子３の間に突起状構造物７を有している。突起状構造物７は、例えば、Ｃｕ（銅）からなる。あるいは、Ｎｉ−Ｐ（麟）合金やＮｉ−Ｂ（ホウ素）合金、Ｎｉ等にしてもよい。あるいは、例えば、Ｎｉ／Ｐｄ（パラジウム）／Ａｕ（金）等の３層構造にしてもよい。この実施の形態１では、突起状構造物７の主成分がＣｕ（銅）で構成される場合について説明する。

回路基板２上および半導体素子１の側面、および突起状電極６の側面および突起状構造物７の側面を覆うように、封止樹脂９が配置されている。封止樹脂９は、例えば、エポキシ樹脂等からなる。この実施の形態１では、封止樹脂９の材料としてエポキシ樹脂を選択した場合について説明する。なお、半導体素子１と回路基板２の隙間は封止樹脂９を形成してもよいし、別の樹脂を形成してもよい。

この実施の形態１では、半導体素子１は、外形が８ｍｍ×８ｍｍ、厚みが０．０２ｍｍである。回路基板２は、外形が１６ｍｍ×１６ｍｍ、厚みが０．１５ｍｍである。半導体素子１の電極端子４と回路基板２の電極端子５は共に、直径２５μｍの円形状で、厚みは０．５〜２．０μｍであり、隣接する電極端子の中心同士の距離が４０μｍピッチで等間隔かつマトリクス状に、エリア配置で設けられている。

また、半導体素子１の接合部１０は、直径２０μｍの円柱状で、高さは２０μｍであり、４０μｍピッチで等間隔かつマトリクス状に、エリア配置で設けられている。
回路基板２の外部端子３は、直径５０μｍの円形状で、厚みは０．５〜２．０μｍであり、８０μｍピッチで等間隔、かつ列状に、複数列で設けられている。回路基板２の突起状電極６は、直径４０μｍの円柱状で、高さは４０μｍであり、８０μｍピッチで等間隔かつ列状に、複数列で設けられている。

突起状構造物７は、４０μｍの幅で、高さは４０μｍの枠状であり、半導体素子１および突起状電極６と４０μｍの間隔で半導体素子１を取り囲むように設けられている。
この電子部品の実装構造体の製造方法について説明する。

図２は実装構造体の製造方法を示すフローチャートを示す。図３は実装構造体の製造方法を説明するための工程断面図である。
図３（ａ０）は半導体素子１の断面を示している。

まず、図２のステップａ１では、図３（ａ１）のように、半導体素子１の電極端子４上に、電解メッキ法によって接合部１０を形成する。具体的には、半導体素子１のＡｌからなる電極端子４の表面から不純物を除去した後、例えばＴｉＷ／Ｃｕからなるアンダバンプメタル（Under Barrier Metal、以下、ＵＢＭと称す）をウェハ全面にスパッタする。次に、フォトレジストをウェハ全面に塗布し、露光、現像する。次に、半導体素子１の電極端子４上にスパッタされたＵＢＭ上にＳｎ−Ａｇからなる接合部１０をめっきする。次に、フォトレジストを除去した後に不要なＵＢＭをエッチング除去する。

一方、図には示していないが、回路基板２の電極端子５上に、電解メッキ法によってはんだ部を形成する。具体的には、半導体素子１のＡｌからなる電極端子４の表面から不純物を除去した後、例えばＴｉＷ／ＣｕからなるＵＢＭをウェハ全面にスパッタする。次に、フォトレジストをウェハ全面に塗布し、露光、現像する。次に、回路基板２の電極端子５上にスパッタされたＵＢＭ上にＳｎ−Ａｇからなるはんだ部をめっきする。次に、フォトレジストを除去した後に不要なＵＢＭをエッチング除去する。

図３（ｂ０）は回路基板２の断面を示している。
図２のステップｂ１では、図３（ｂ０）（ｂ１）に示すように、回路基板２の外部端子３上に、電解メッキ法によって突起状電極６を形成する。具体的には、回路基板２のＡｌからなる電極端子５の表面から不純物を除去した後、例えばＴｉＷ／ＣｕからなるＵＢＭをウェハ全面にスパッタする。次に、フォトレジストをウェハ全面に塗布し、露光、現像する。次に、図３（ｂ１）に示すように、回路基板２の電極端子５上にスパッタされたＵＢＭ上にＣｕからなる突起状電極６をめっきする。次に、フォトレジストを除去した後に不要なＵＢＭをエッチング除去する。また、突起状構造物７が突起状電極６と同じＣｕ場合、突起状電極６と同時に形成する。なお、突起状構造物７は回路基板２の保護膜上に形成するが、金属配線層の上に形成してもよい。

次に、図２のステップｃ１では、図３（ｃ１）に示すように、半導体素子１と回路基板２を加熱しながら、半導体素子１の接合部１０を回路基板２の電極端子５へ向けて加圧して、半導体素子１を回路基板２上にフリップチップ実装する。具体的には、まず、半導体素子１および回路基板２を加熱して、回路基板２に設けられた接合部１０を、融点以上の温度（例えば２２０〜２６０°Ｃ）に昇温する。この加熱により、接合部１０が溶融する。

次に、接合部１０が溶融した状態で、半導体素子１を回路基板２に向けて加圧する。この際、半導体素子１の接合部１０を回路基板２の電極端子５上のはんだ部に接触したまま一定時間保持する。この過程で、半導体素子１の溶融した接合部１０と電極端子５上のはんだ部が濡れ広がる。半導体素子１を回路基板２に向けて加圧したまま一定時間保持する。

次に、半導体素子１及び回路基板２を接合部１０の凝固点以下まで冷却する。これにより、接合部１０が凝固して、図３の（ｃ１）に示すように、半導体素子１の電極端子４と回路基板２の電極端子５とを接続する構造が形成される。さらに、常温まで冷却することにより、電子部品の実装構造体が形成される。

次に、図２のステップｃ２では、図３（ｃ２）に示すように、封止樹脂９を回路基板２上と半導体素子１の周辺に充填する。なお、半導体素子１と回路基板２の隙間は封止樹脂９を充填してもよいし、封止樹脂９を充填する前に別の樹脂を充填してもよい。

次に、図２のステップｃ３では、図３（ｃ３）に示すように、回路基板２に実装されたが半導体素子１が規定厚さになるまで、半導体素子１の裏面１ｂと封止樹脂９を平面研磨し、突起状電極６および突起状構造物７の頭頂部を露出させる。

次に、図２のステップｃ４では、図３（ｃ４）に示すように、突起状電極６の頭頂部に電解メッキ法によってはんだ８を形成する。なお、ボール搭載工法により形成してもよい。

このように図２のステップｃ３では、半導体素子１と封止樹脂９と突起状電極６だけでなく、封止樹脂９よりも硬い突起状構造物７を一緒に平面研磨するため、従来例の図５，図６に見られた過剰研磨部１１０を低減することができ、過剰研磨部１１０が半導体素子１の回路面に到達し回路を破壊することを防ぐことができ、高い製品信頼性が確保できる。したがって、半導体素子１の製品信頼性を確保できかつ薄化を実現できる。

さらに、突起状構造物７を形成する工程を、図３（ｂ１）に示したように回路基板２に突起状電極６を形成する工程において、回路基板２に機械的に接合して突起状構造物７を形成しているので、封止樹脂９によって封止した後に別工程で突起状構造物７を形成する場合に比べて、少ない工程で実現できる。

（実施の形態２）
図４（ａ）と図４（ｂ）は本発明の実施の形態２における電子部品の実装構造体を説明するための平面図および断面図である。図４（ｂ）は図４（ａ）のＢ−ＢＢ断面を示している。

実施の形態１では半導体素子１の周りを取り囲む枠状の突起状構造物７を回路基板２上に設けたが、半導体素子１の過剰研磨部が半導体素子１の周辺部の一部に発生する場合、突起状構造物７の配置を半導体素子１の周辺の一部に限定しても構わない。例えば、半導体素子１の過剰研磨部がコーナー部に発生する場合、図４に示すように、回路基板２上において外部端子３上に突起状電極６を形成し、また半導体素子１と突起状電極６との間に半導体素子１周辺のコーナー部のみにＬ字型の突起状構造物７を配置し、次に半導体素子１上の電極端子４と回路基板２上の電極端子５を接合部１０で接続し、次に封止樹脂９を半導体素子１の裏面高さまで供給し、次に突起状電極６および突起状構造物７の頭頂部高さまで研磨することにより、Ｌ字型の突起状構造物７の頭頂部が露出する。その他、半導体素子１の過剰研磨部が半導体素子１各辺中央に発生する場合、図には示さないが、半導体素子１周辺の辺中央部のみに直線状の突起状構造物７を配置してもよい。

以上の実装構造体は、突起状構造物７が半導体素子１の周辺に配置されているため、半導体素子１と突起状電極６の間の封止樹脂９の領域が少なくなり、封止樹脂９の過剰研磨が抑制される。その結果、半導体素子１の周辺部が過剰に研磨されることが抑制される。

したがって、この実施の形態２によっても、半導体素子１の薄化が必要な場合において、突起状構造物７のような過剰研磨防止構造を設けることにより、半導体素子１裏面内で均一な厚みの研磨を実現することができる。その結果、過剰研磨部が半導体素子１の回路面に到達し多層配線層を破壊するという問題を抑制することができる。

このように実施の形態２によっても、半導体素子１等の電子部品が基板に実装された実装構造体において、電子部品の製品信頼性を確保できかつ薄化を実現することができる。
上記の各実施の形態において、半導体素子１裏面の平面内において、突起状構造物７の一部または全てが半導体素子１と接触していてもよい。

本発明は、実装構造体の製品信頼性を確保でき、特に薄化が進展する半導体素子を実装する実装分野において有用である。

１ 半導体素子
２ 回路基板
３ 外部端子
４ 電極端子（第２電極端子）
５ 電極端子（第１電極端子）
６ 突起状電極
７ 突起状構造物
８ はんだ
９ 封止樹脂
１０ 接合部
１０１ 半導体素子
１０２ 回路基板
１０３ 外部端子
１０４ 電極端子
１０５ 電極端子
１０６ 突起状電極
１０７ 封止樹脂
１０８ 接合部
１１０ 過剰研磨部

Claims (11)

1. 複数個の電極端子を有する電子部品と、
   複数個の電極端子を有する基板と、
   前記電子部品の電極端子と前記基板の電極端子とを接続する複数個の接合部と、
   前記基板に搭載された前記電子部品の周辺に配置された外部端子と、
   前記外部端子上に形成された突起状電極と、
   前記基板の平面内において前記電子部品の側面と前記突起状電極との間に配置されかつ前記基板と機械的に接合された突起状構造物と、
   前記電子部品の側面および前記基板の表面および前記突起状電極の側面および前記突起状構造物の側面を覆う封止樹脂とを有し、
   突起状構造物が前記封止樹脂よりも硬いことを特徴とする
   電子部品の実装構造体。
2. 前記突起状構造物が前記基板と電気的に絶縁されていることを特徴とする
   請求項１記載の電子部品の実装構造体。
3. 前記突起状構造物が前記基板内の金属配線層と接続されていることを特徴とする
   請求項１に記載の電子部品の実装構造体。
4. 前記突起状構造物が複数配置されていることを特徴とする
   請求項１から請求項３のいずれかに記載の電子部品の実装構造体。
5. 前記電子部品裏面の平面内において、前記突起状構造物が前記電子部品の角部を囲むことを特徴とする
   請求項１から請求項４のいずれかに記載の電子部品の実装構造体。
6. 前記電子部品裏面の平面内において、前記突起状構造物が前記電子部品の全周を囲むことを特徴とする
   請求項１から請求項４のいずれかに記載の電子部品の実装構造体。
7. 前記電子部品裏面の平面内において、前記突起状構造物の一部または全てが前記電子部品と接触していることを特徴とする
   請求項１から請求項６のいずれかに記載の電子部品の実装構造体。
8. 前記電子部品裏面と前記突起状電極先端と前記突起状構造物の先端の高さが同一であることを特徴とする
   請求項１から請求項７のいずれかに記載の電子部品の実装構造体。
9. 前記突起状電極は、銅を含むことを特徴とする
   請求項１から請求項８のいずれかに記載の電子部品の実装構造体。
10. 前記突起状構造物は、銅を含むことを特徴とする
    請求項１から請求項９のいずれかに記載の電子部品の実装構造体。
11. 基板の上面の内側に配置された第１電極端子の周辺に配置された外部端子の上に、突起状電極と、前記突起状電極と第１電極端子の間に前記基板と機械的に接合された突起状構造物を形成し、
    電子部品に設けられた第２電極端子を前記基板の側に向けて前記電子部品を、前記基板の上面の内側に搭載して第２電極端子と第１電極端子を、接合部を介して電気接続し、
    前記電子部品の側面および前記基板の表面および前記突起状電極および前記突起状構造物を封止樹脂により覆い、
    前記基板に実装された前記電子部品が規定厚さになるまで、前記封止樹脂を前記突起状電極および前記突起状構造物とともに平面研磨する
    実装構造体の製造方法。