KR20160001630A - 반도체 장치 - Google Patents

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KR20160001630A
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pad
region
probe
columnar electrode
opening
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KR1020150077797A
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요시히로 오노
노부히로 기노시따
즈요시 기다
줌뻬이 곤노
겐지 사까따
겐따로 모리
신지 바바
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H01L2224/13027—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body the bump connector being offset with respect to the bonding area, e.g. bond pad
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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Abstract

반도체 장치의 신뢰성을 향상시킨다. 보호 절연막 PIF로 피복된 패드 PD의 프로브 영역 PBR에는 프로브 자국 PM이 형성되어 있다. 그리고, 기둥 형상 전극 PE는 개구 영역 OP2 상에 형성된 제1 부분과, 개구 영역 OP2 로부터 프로브 영역 PBR 상으로 연장되는 제2 부분을 가진다. 이 때, 개구 영역 OP2의 중심 위치는 본딩 핑거와 대향하는 기둥 형상 전극 PE의 중심 위치로부터 어긋나 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 예를 들면 기둥 형상 전극이 형성된 반도체 칩을 포함하는 반도체 장치에 바람직하게 적용할 수 있는 것이다.
일본 특허 공개 평9-97791호공보(특허문헌 1) 및 일본 특허 공개 2011-204840호 공보(특허문헌 2)에는 기둥 형상 전극이 형성된 반도체 칩을 포함하는 반도체 장치가 기재되어 있다.
일본 특허 공개 평9-97791호 공보 일본 특허 공개 2011-204840호 공보
예컨대 단자가 되는 본딩 핑거를 가지는 배선 기판에 기둥 형상 전극이 형성된 반도체 칩을 탑재하는 실장 형태(패키지 형태)의 반도체 장치에 대하여 온도 사이클 시험 등에 의하여 열 부하를 가했을 때, 반도체 칩의 패드와 기둥 형상 전극의 접합 계면에서 박리가 발생한다는 현상이 관찰되었다. 이는 온도 사이클 시험 등의 열 부하에 기인하는 가열과 냉각의 반복으로 인하여 배선 기판과 반도체 칩의 선팽창 계수 차이 때문에 본딩 핑거와 패드 사이에 개재되는 기둥 형상 전극과 패드의 접합 부분에 반복 응력이 가해진 것이 원인으로 생각된다. 따라서, 예컨대 단자가 되는 본딩 핑거를 가지는 배선 기판에 기둥 형상 전극이 형성된 반도체 칩을 탑재하는 실장 형태의 반도체 장치에서는 반도체 칩의 패드와 기둥 형상 전극의 접합 계면에서 발생하는 박리를 방지하는 관점에서 개선의 여지가 존재한다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시형태의 반도체 장치는 보호 절연막으로 부분적으로 피복된 패드를 가지고, 이 패드의 프로브 영역에는 프로브 자국이 형성되어 있다. 한편, 패드와 접속되는 기둥 형상 전극은 보호 절연막으로부터 노출되는 패드의 개구 영역 상에 형성된 제1 부분과 프로브 영역을 피복하는 보호 절연막 상에 연장되는 제2 부분을 가진다. 이 때, 개구 영역의 중심 위치는 기둥 형상 전극의 중심 위치로부터 어긋나 있다.
일 실시형태에 따르면 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시형태의 반도체 장치의 실장 구성을 나타내는 상면도이다.
도 2는 실시형태의 반도체 장치의 측면도이다.
도 3은 실시형태의 반도체 장치의 하면도이다.
도 4는 실시형태의 반도체 장치의 부분 단면도이다.
도 5는 배선 기판 WB를 상면에서 본 평면도이다.
도 6은 도 5에 나타내는 일부 영역을 확대하여 나타내는 확대도이다.
도 7은 반도체 칩을 주면측에서 본 평면도이다.
도 8은 관련 기술의 패드 구조를 나타내는 평면도이다.
도 9는 도 8의 A-A선에서 절단한 단면도이다.
도 10은 관련 기술에 존재하는 개선의 여지를 설명하는 도면이다.
도 11은 실시형태의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 12는 실시형태의 패드 구조를 나타내는 평면도이다.
도 13은 도 12의 A-A선에서 절단한 단면도이다.
도 14는 도 12의 B-B선에서 절단한 단면도이다.
도 15는 도 13에 나타내는 패드 구조에 의하여 반도체 칩에 형성된 패드와 배선 기판에 형성된 본딩 핑거를 기둥 형상 전극을 개재하여 접속하는 구성을 나타내는 모식도이다.
도 16은 도 14에 나타내는 패드 구조에 의하여 반도체 칩에 형성된 패드와 배선 기판에 형성된 본딩 핑거를 기둥 형상 전극을 개재하여 접속하는 구성을 나타내는 모식도이다.
도 17은 반도체 웨이퍼의 레이아웃 구성을 나타내는 평면도이다.
도 18은 실시형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 19는 반도체 웨이퍼에 존재하는 칩 영역의 일부를 확대하여 나타내는 모식도이다.
도 20은 더미 패드와 패드의 위치 관계를 나타내는 모식도이다.
도 21은 더미 패드에 형성된 프로브 자국과 패드에 형성된 프로브 자국의 관계를 나타내는 모식도이다.
도 22는 전기적 특성 검사 후의 칩 영역의 일부를 확대하여 나타내는 모식도이다.
도 23은 실시형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 26은 도 25에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 27은 도 26에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 28은 도 27에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 29는 도 28에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 30은 복수의 배선 기판이 형성된 다수개 취득용 기판을 나타내는 평면도이다.
도 31은 실시형태의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 32는 도 31에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 33은 도 32에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 34는 도 33에 계속되는 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 35는 변형예 1의 패드 구조를 나타내는 평면도이다.
도 36은 도 35의 A-A선에서 절단한 단면도이다.
도 37은 변형예 2의 패드 구조를 나타내는 평면도이다.
도 38은 도 37의 A-A선에서 절단한 단면도이다.
도 39는 변형예 3의 패드 구조를 나타내는 평면도이다.
도 40은 도 39의 A-A선에서 절단한 단면도이다.
도 41은 변형예 4의 패드 구조를 나타내는 평면도이다.
도 42는 변형예 5의 패드 구조를 나타내는 평면도이다.
도 43은 변형예 6의 패드 구조를 나타내는 평면도이다.
도 44는 변형예 7의 반도체 장치의 실장 구성을 나타내는 단면도이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다.
또한, 이하의 실시형태에서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이어도 이하이어도 좋다.
또한, 이하의 실시형태에서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 동일하다.
또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 도면을 보기 쉽게 하기 위하여 평면도이어도 해칭을 붙이는 경우가 있다.
(실시형태)
<반도체 장치의 실장 구성>
도 1은 본 실시형태의 반도체 장치 SA의 실장 구성을 나타내는 상면도이다. 도 1에 나타내는 바와 같이, 본 실시형태의 반도체 장치 SA는 직사각형 형상의 배선 기판 WB를 가지고, 이 배선 기판 WB의 중앙부에 봉지재(언더필) UF를 개재하여 직사각형 형상의 반도체 칩 CHP가 탑재되어 있다. 도 1에 나타내는 바와 같이, 반도체 칩 CHP의 사이즈는 배선 기판 WB의 사이즈보다 작다. 예컨대, 배선 기판 WB의 한 변의 길이는 8mm 내지 15mmm 정도이고, 그 두께는 0.2mm 내지 0.6mm정도이다. 이에 대하여, 반도체 칩 CHP의 한 변의 길이는 3mm 내지 10mm 정도이고, 그 두께는 0.05mm 내지 0.4mm 정도이다.
다음으로, 도 2는 본 실시형태의 반도체 장치 SA의 측면도이다. 도 2에 나타내는 바와 같이, 본 실시형태의 반도체 장치 SA는 배선 기판 WB를 가지고, 이 배선 기판 WB의 이면(하면)에는 복수의 땜납 볼 SB가 형성되어 있다. 또한, 배선 기판 WB의 표면(상면)에는 반도체 칩 CHP가 탑재되고 있고, 이 반도체 칩 CHP에는 복수의 기둥 형상 전극 PE가 형성되어 있다. 이들 기둥 형상 전극 PE의 높이는 예를 들어 15μm 내지 50μm 정도이다. 그리고, 이들 기둥 형상 전극 PE에 의하여 반도체 칩 CHP와 배선 기판 WB가 전기적으로 접속되어 있다. 또한, 도 2에 나타내는 바와 같이 기둥 형상 전극 PE가 존재함으로써 생긴 반도체 칩 CHP와 배선 기판 WB의 간극에는 봉지재 UF가 충전되어 있다.
계속해서, 도 3은 본 실시형태의 반도체 장치 SA의 하면도이다. 도 3에 나타내는 바와 같이, 배선 기판 WB의 이면에는 복수의 땜납 볼 SB가 어레이 형상으로 배치되어 있다. 도 3에는 예컨대 배선 기판 WB의 외주부(가장자리부)를 따라 땜납 볼 SB가 4열로 배치된 예가 도시되어 있다. 이들 땜납 볼 SB는 반도체 장치 SA를 외부 기기와 접속하기 위한 외부 접속 단자로서 기능한다. 즉, 땜납 볼 SB는 반도체 장치 SA를 예컨대 마더 보드로 대표되는 회로 기판에 탑재할 때에 사용된다.
도 4는 본 실시형태의 반도체 장치 SA의 부분 단면도이다. 도 4에 나타내는 바와 같이, 배선 기판 WB는 다층 배선 구조를 하고 있고, 이 배선 기판 WB의 이면을 피복하도록 솔더 레지스트 SR2이 형성되어 있다. 그리고, 솔더 레지스트 SR2로부터 노출되도록 랜드 LND가 형성되어 있고, 이 랜드 LND와 접촉되도록 땜납 볼 SB가 탑재되어 있다. 랜드 LND는 배선 기판 WB의 내부에 형성된 배선과 접속되어 있고,배선 기판 WB의 표면에는 본딩 핑거 FNG가 형성되어 있다. 그리고, 본딩 핑거 FNG의 일부분은 솔더 레지스트 SR1로부터 노출되어 있는 반면에, 본딩 핑거 FNG의 다른 일부분은 솔더 레지스트 SR1으로 피복되어 있다.
배선 기판 WB 상에는 반도체 칩 CHP가 탑재되고 있고, 이 반도체 칩 CHP의 주면에 형성된 기둥 형상 전극 PE는 솔더 레지스트 SR1로부터 노출되는 본딩 핑거 FNG와 접속되어 있다. 그리고, 반도체 칩 CHP와 배선 기판 WB의 간극에는 봉지재 UF가 충전되어 있다. 이 때, 반도체 칩 CHP는 그 주면이 기둥 형상 전극 PE를 개재하여 배선 기판 WB의 표면과 대향하도록 배선 기판 WB의 표면 상에 탑재되어 있다.
다음으로, 도 5는 배선 기판 WB를 상면에서 본 평면도이다. 도 5에서와 같이, 직사각형 형상의 배선 기판 WB의 표면에는 솔더 레지스트 SR1이 형성되어 있다. 예컨대 도 5에서는 솔더 레지스트 SR1이 형성되어 있는 영역에 도트를 붙이고 있다. 구체적으로, 배선 기판 WB의 중앙부와 주변부에 솔더 레지스트 SR1이 형성되어 있고, 중앙부와 주변부 사이에는 솔더 레지스트 SR1이 형성되어 있지 않은 영역이 존재한다.
도 6은 도 5에 나타내는 영역 A를 확대하여 나타내는 확대도이다. 도 6에 나타내는 바와 같이, 솔더 레지스트 SR1으로 피복되어 있지 않은 영역에는 복수의 본딩 핑거 FNG의 각각의 일부분이 노출되어 있다. 상기 노출되어 있는 복수의 본딩 핑거 FNG는 예를 들어 지그재그 형상으로 배치되어 있다. 또한,상기 노출되어 있는 본딩 핑거 FNG의 일부분에는 기둥 형상 전극이 전기적으로 접속되어 있다.
계속해서, 도 7은 반도체 칩 CHP를 주면측에서 본 평면도이다. 도 7에 나타내는 바와 같이, 본 실시형태의 반도체 칩 CHP는 직사각형 형상을 하고 있고, 반도체 칩 CHP의 주면에는 그 끝변을 따라 복수의 패드 PD가 배치되어 있다. 구체적으로, 도 7에서와 같이 반도체 칩 CHP의 끝변을 따라 복수의 패드 PD가 2열의 지그재그 배치로 배치되어 있다. 이와 같이, 본 실시형태에서는 패드 PD의 배치 패턴의 일례로서 2열의 지그재그 배치를 예로 들어서 설명하지만, 본 실시형태의 기술적 사상은 이에 한정되지 않고, 예를 들어 반도체 칩 CHP의 끝변을 따라 복수의 패드 PD가 1열로 배치되는 배치 패턴에 적용할 수도 있다.
또한, 도 7에서와 같이 본 실시형태의 반도체 칩 CHP는 4개의 모서리부(코너부) 중 대각선 상에 위치하는 2개의 모서리부에 위치 맞춤을 위한 얼라인먼트 마크 AM 및 더미 패드 DP가 형성되어 있다. 더미 패드 DP의 상세한 기능에 관해서는 후술할 반도체 장치의 제조 방법에서 설명한다.
<관련 기술의 패드 구조>
여기서, 도 7에 나타내는 반도체 칩 CHP에 형성된 복수의 패드 PD 중 1개의 패드 PD에 착안하여 패드 PD의 구조에 대하여 설명한다. 우선, 관련 기술의 패드 PD 구조에 대하여 도면을 참조하면서 설명한다.
도 8은 관련 기술의 패드 PD 구조를 나타내는 평면도이다. 도 8에 나타내는 바와 같이, 관련 기술의 패드 PD는 장방형 형상을 하고 있고, 평면에서 보았을 때 이 패드 PD에 내포되도록 기둥 형상 전극 PE가 형성되어 있으며, 기둥 형상 전극 PE에 내포되도록 개구 영역 OP2가 형성되어 있다. 이 때, 관련 기술에서는 패드 PD의 중심 위치와 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치가 일치하고 있다. 그리고, 평면에서 보았을 때 패드 PD의 표면 영역 중 개구 영역 OP2와 겹치는 영역에는 프로브 자국 PM이 형성되어 있다. 이 프로브 자국 PM은 전기적 특성 검사 시에 패드 PD에 프로브 핀을 압착하여 생긴 흔적이다.
도 9는 도 8의 A-A선에서 절단한 단면도이다. 도 9에서는 반도체 칩의 주면을 아래로 향한 상태가 도시되어 있다. 도 9에서와 같이, 반도체 칩의 주면측에 형성되어 있는 층간 절연막 IL과 접촉하도록 패드 PD가 형성되어 있고, 이 패드 PD를 피복하도록 표면 보호막 PAS가 형성되어 있다. 표면 보호막 PAS에는 개구 영역 OP1이 구비되어 있고, 이 개구 영역 OP1으로부터 패드 PD의 표면 영역이 노출되어 있다. 또한, 개구 영역 OP1이 형성된 표면 보호막 PAS를 피복하도록 보호 절연막 PIF가 형성되어 있고, 이 보호 절연막 PIF에는 개구 영역 OP2가 형성되어 있다. 그리고, 개구 영역 OP2로부터 패드 PD의 표면 영역이 노출되어 있다. 이 때, 보호 절연막 PIF에 형성된 개구 영역 OP2의 사이즈는 표면 보호막 PAS에 형성된 개구 영역 OP1의 사이즈보다 작다. 또한, 패드 PD의 표면 영역에는 프로브 자국 PM이 형성되어 있다.
또한, 보호 절연막 PIF에 형성된 개구 영역 OP2를 매립하며, 또한 패드 PD와 접촉하도록 기둥 형상 전극 PE가 형성되어 있다. 이 기둥 형상 전극 PE는 예를 들어 개구 영역 OP2의 내벽에서 패드 PD의 표면 영역과 접촉하는 배리어 도체막 BCF와, 배리어 도체막 BCF와 접촉하는 동막 CF와, 동막 CF와 접촉하는 니켈막 NF와, 니켈막 NF와 접촉하는 땜납막 SF로 구성되어 있다.
이와 같이 구성된 관련 기술의 패드 구조에 대하여 본 발명자가 검토한 결과, 관련 기술의 패드 구조는 반도체 칩의 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬운 구조이며, 패드 PD와 기둥 형상 전극 PE의 접속 신뢰성을 향상시키는 관점에서 개선의 여지가 존재하는 것으로 밝혀졌다. 그래서, 이하에서는 관련 기술에 존재하는 개선의 여지에 대하여 설명한다.
<개선의 여지>
예컨대, 관련 기술의 반도체 칩에는 도 9에 나타내는 패드 구조가 형성되고 있고, 이 패드 구조에 따라 배선 기판과 반도체 칩이 접속된다. 구체적으로, 도 10은 도 9에 나타내는 패드 구조에 따라 반도체 칩에 형성된 패드 PD와 배선 기판 WB에 형성된 본딩 핑거 FNG를 기둥 형상 전극 PE를 개재하여 접속한 구성을 나타내는 모식도이다. 도 10에 나타내는 바와 같이, 배선 기판 WB에 형성된 본딩 핑거 FNG의 부분들 중 솔더 레지스트 SR1으로부터 노출되어 있는 부분에 기둥 형상 전극 PE의 땜납막을 접속함으로써 기둥 형상 전극 PE를 개재하여 패드 PD와 본딩 핑거 FNG가 접속되어 있는 것을 알 수 있다.
이로써, 본딩 핑거 FNG를 가지는 배선 기판 WB에 기둥 형상 전극 PE가 형성된 반도체 칩을 탑재하는 실장 형태의 반도체 장치를 얻을 수 있으나, 이 반도체 장치에 대하여 온도 사이클 시험 등으로 열 부하를 가했을 때, 반도체 칩의 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬운 경향이 있다. 특히, 패드 PD의 피치가 좁아짐에 따라 패드 PD와 기둥 형상 전극 PE의 접합 면적이 줄어들면 패드 PD와 기둥 형상 전극 PE의 접합 강도가 저하하여 박리 가능성이 높아진다. 또한, 반도체 칩에 형성된 다층 배선층의 적어도 일부분이 산화 실리콘막보다 유전율이 낮은 저유전율막(예를 들어 포러스막)으로 형성되어 있을 경우, 특히 이 저유전율막 중 기둥 형상 전극 PE의 아래쪽에 위치하는 부분에서 박리가 발생하기 쉽다.
이하에서는 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하는 주된 메커니즘에 대하여 설명한다. 예컨대, 배선 기판 WB나 봉지재 등의 재료는 반도체 칩에 비하여 선팽창 계수가 크다. 이로부터 온도 사이클 시험 등의 열 부하에 기인하는 가열과 냉각이 반복되면, 본딩 핑거 FNG와 패드P D 사이에 개재되는 기둥 형상 전극 PE와 패드 PD의 접합 부분(접합 영역, 본딩 영역)에 반복 응력이 가해진다.
이 때, 관련 기술에서는 도 10에 나타내는 바와 같이 개구 영역 OP2로부터 노출되는 패드 PD의 표면 영역 내에 프로브 자국 PM이 형성되어 있다. 이 프로브 자국 PM은 프로브 핀을 패드 PD에 압착했을 때에 형성된 흔적이므로, 프로브 자국 PM이 형성된 패드 PD의 표면 영역의 요철(표면 거칠기)이 커진다고 생각된다. 또한, 개구 영역 OP2로부터 노출되는 패드 PD의 표면 영역 내에 프로브 자국 PM이 형성되어 있을 경우는 개구 영역 OP2를 형성할 때의 현상 잔사(찌꺼기)나, 기둥 형상 전극 PE를 형성할 때에 접합 계면 부근에서 발생하는 기포(void)에 기인하여 접합 계면 강도가 저하될 가능성이 높아진다. 따라서, 프로브 자국 PM에 기인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬워진다고 생각된다(제1 요인).
또한, 예컨대 기둥 형상 전극 PE와 본딩 핑거 FNG의 접합 부분에 가해지는 응력의 개소를 면이 아니고 간이적으로 역점으로서, 마찬가지로 기둥 형상 전극 PE와 패드 PD의 접합 부분에 가해지는 응력의 개소를 작용점으로서, 기둥 형상 전극 PE와 보호 절연막 PIF의 접합 부분의 단부를 지점으로서 도 10에서와 같이 도시할 수 있다.
즉, 도 8 및 도 9에 나타내는 관련 기술의 패드 구조는 서로 인접된 패드 PD에 형성된 기둥 형상 전극 PE끼리의 접촉을 방지하기 위하여, 평면에서 보았을 때 개구 영역 OP2와 대략 동일한 사이즈의 기둥 형상 전극 PE를 채택하고 있다. 그 결과, 개구 영역 OP2의 중심 위치와 기둥 형상 전극 PE의 중심 위치가 일치하기 쉬워져 도 10에 나타내는 바와 같이 역점의 X좌표와 작용점의 X좌표가 일치하게 된다. 이와 같이, 관련 기술의 패드 구조는 역점의 X좌표와 작용점의 X좌표가 일치하게 되므로 작용점에 가해지는 반복 응력이 커진다. 따라서, 도 8 및 도 9에 나타내는 관련 기술의 패드 구조는 기둥 형상 전극 PE와 패드 PD의 접합 부분에 큰 응력이 가해져 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬워진다(제2 요인).
이상으로부터, 관련 기술의 패드 구조는 상술한 제1 요인과 제2 요인으로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬워진다고 생각된다. 이는 관련 기술의 반도체 장치의 신뢰성 저하를 의미하므로 반도체 장치의 신뢰성 저하를 억제하는 관점에서 개선의 여지가 존재하는 것을 알 수 있다.
여기서 프로브 자국 PM에 기인하는 제1 요인에 착안하면, 예컨대 전기적 특성 검사 시에 패드 PD에 프로브 핀을 압착함으로써 패드 PD의 표면에 프로브 자국 PM이 형성된다. 이로부터, 패드 PD에 직접 프로브 핀을 압착하지 않고 전기적 특성 검사를 실시하면 패드 PD에 프로브 자국 PM이 형성되지 않고 프로브 자국 PM에 기인하는 제1 요인을 배제할 수 있다고 생각된다. 구체적으로, 패드 PD 상에 기둥 형상 전극 PE를 형성한 후, 이 기둥 형상 전극 PE에 직접 프로브 핀을 압착하여 전기적 특성 검사를 실시하면, 패드 PD에 직접 프로브 핀이 접촉되지 않으므로 패드 PD의 표면 영역에 프로브 자국 PM이 형성되는 것을 방지할 수 있다고 생각된다.
그러나, 기둥 형상 전극 PE에 직접 프로브 핀을 압착하여 전기적 특성 검사를 실시할 경우는 기둥 형상 전극 PE의 저항 성분이 기생 저항에 추가되는 것 등에 기인하여 패드 PD에 직접 프로브 핀을 압착하여 전기적 특성 검사를 실시할 경우에 비하여 전기적 특성 검사의 정밀도가 저하될 우려가 있다. 또한, 기둥 형상 전극 PE의 선단부에 프로브 핀을 압착하는 결과 기둥 형상 전극 PE의 선단부에 오목부가 형성되므로, 기둥 형상 전극 PE와 본딩 핑거 FNG의 접속 신뢰성이 저하될 우려도 있다. 따라서, 전기적 특성검사의 정밀도를 향상시키는 관점 및 기둥 형상 전극 PE와 본딩 핑거 FNG의 접속 신뢰성을 향상시키는 관점에서 기둥 형상 전극 PE에 직접 프로브 핀을 압착하여 전기적 특성 검사를 실시하는 것보다 패드 PD에 직접 프로브 핀을 압착하여 전기적 특성 검사를 실시하는 것이 더 바람직하다. 그러나, 이 경우는 패드 PD에 형성된 프로브 자국 PM에 기인하는 상기 제1 요인으로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬워진다. 또한, 관련 기술의 패드 구조의 경우는 평면에서 보아 개구 영역 OP2와 대략 동일한 크기의 기둥 형상 전극 PE를 채택하고 있다는 제2 요인으로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬워진다는 것도 고려할 필요가 있다.
이상으로부터, 온도 사이클 시험 등의 열 부하에 대한 반도체 장치의 내성을 향상시키기 위해서는 패드 PD와 기둥 형상 전극 PE의 접합 계면이 응력에 의하여 파단되기 어려운 패드 구조를 채택할 필요가 있다. 그래서, 본 실시형태에서는 상술한 제1 요인 및 제2 요인에 기인하는 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 대책을 강구하고 있다. 이하에서는 상기 대책을 강구한 본 실시형태의 기술적 사상에 대하여 설명한다.
<실시형태의 패드 구조>
도 11은 본 실시형태의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 11에서와 같이, 반도체 칩 CHP의 끝변을 따라 복수의 패드 PD가 배치되어 있다. 특히, 도 11에서는 반도체 칩 CHP의 끝변을 따라 복수의 패드 PD가 2열의 지그재그 배치로 배치되어 있다. 그리고, 도 11에 나타내는 바와 같이 복수의 패드 PD의 각각에는 프로브 자국 PM이 형성되어 있는 동시에 개구 영역 OP2를 매립하도록 기둥 형상 전극 PE가 형성되어 있다. 또한, 도 11에서 반도체 칩 CHP의 모서리부(코너부)에 착안하면 반도체 칩 CHP의 모서리부 근방에는 더미 패드 DP 및 얼라인먼트 마크 AM이 형성되어 있는 것을 알 수 있다.
다음으로, 반도체 칩 CHP에 형성된 복수의 패드 PD 중 1개의 패드 PD에 착안하여 본 실시형태의 패드 구조에 대하여 설명한다.
도 12는 본 실시형태의 패드 PD의 구조를 나타내는 평면도이다. 도 12에 나타내는 바와 같이 본 실시형태의 패드 PD는 장방형 형상을 하고 있고, 평면에서 보았을 때 이 패드 PD에 내포되도록 기둥 형상 전극 PE가 형성되어 있으며, 기둥 형상 전극 PE에 내포되도록 개구 영역 OP2가 형성되어 있다. 그리고, 평면에서 보았을 때 패드 PD의 표면 영역 중 개구 영역 OP2와 겹치지 않는 프로브 영역 PBR에는 프로브 자국 PM이 형성되어 있다. 이 프로브 자국 PM은 전기적 특성 검사 시 패드 PD에 프로브 핀을 압착하여 생긴 흔적이다. 이와 같이, 본 실시형태의 패드 PD는 장방형 형상을 하고 있고, 개구 영역 OP2와 프로브 자국 PM은 패드 PD의 장변 방향으로 배열되도록 형성되어 있다.
여기서, 프로브 영역 PBR이라 함은 도 12에서와 같이 패드 PD의 표면 영역 중 개구 영역 OP2 이외의 영역으로서 정의된다. 특히, 도 12에서는 프로브 영역 PBR 중에서도 평면에서 보았을 때 기둥 형상 전극 PE와 겹치지 않는 영역에 프로브 자국 PM이 형성되어 있다.
예컨대 패드 PD의 단변 방향의 길이는 54μm 정도이고, 패드 PD의 장변 방향의 길이는 84.5μm 정도이다. 또한, 기둥 형상 전극 PE의 단변 방향의 길이는 31μm 정도이고, 기둥 형상 전극 PE의 장변 방향의 길이는 51μm 정도이다. 또한, 개구 영역 OP2의 단변 방향의 길이는 20μm 정도이고, 개구 영역 OP2의 장변 방향의 길이는 30μm 정도이다.
계속해서, 도 13은 도 12의 A-A선에서 절단한 단면도이다. 도 13에는 반도체 칩의 주면을 아래로 향한 상태가 도시되어 있다.
도 13에서와 같이, 반도체 칩의 주면측에 형성된 층간 절연막 IL과 접촉하도록 패드 PD가 형성되어 있고, 이 패드 PD를 피복하도록 표면 보호막 PAS가 형성되어 있다. 표면 보호막 PAS에는 개구 영역 OP1이 구비되어 있고, 이 개구 영역 OP1으로부터 패드 PD의 표면 영역이 노출되어 있다. 또한, 개구 영역 OP1이 형성된 표면 보호막 PAS를 피복하도록 보호 절연막 PIF가 형성되어 있고, 이 보호 절연막 PIF에는 개구 영역 OP2가 형성되어 있다. 그리고, 개구 영역 OP2로부터 패드 PD의 표면 영역이 노출되어 있다. 이 때, 보호 절연막 PIF에 형성된 개구 영역 OP2의 사이즈는 표면 보호막 PAS에 형성된 개구 영역 OP1의 사이즈보다 작다.
또한, 도 13에서와 같이 프로브 영역 PBR에는 프로브 자국 PM이 형성되어 있다. 이 프로브 영역 PBR은 도 12와의 관계로는 패드 PD의 표면 영역 중 개구 영역 OP2 이외의 영역으로서 정의되어 있었으나, 도 13과의 관계로 더욱 상세하게 정의하면, 프로브 영역 PBR이라 함은 개구 영역 OP2 이외의 영역으로서 보호 절연막 PIF를 제거했을 때에 노출되는 패드 PD의 표면 영역이라고 정의할 수 있다. 즉, 도 12와의 관계로서의 정의에 의하면, 패드 PD의 표면 영역 중 표면 보호막 PAS로 피복된 영역도 또한 프로브 영역 PBR이 되지만, 실제로는 표면 보호막 PAS로부터 노출된 개구 영역 OP1 내에 프로브 핀을 압착하여 전기적 특성 검사를 실시한다. 이로부터, 도 13과의 관계로 정확하게 말하면 프로브 영역 PBR이라 함은 개구 영역 OP2 이외의 영역으로서 보호 절연막 PIF를 제거했을 때에 노출되는 패드 PD의 표면 영역이라고 정의할 수 있다.
계속해서, 본 실시형태의 패드 구조에서는 보호 절연막 PIF에 형성된 개구 영역 OP2를 매립하고, 또한 패드 PD와 접촉하도록 기둥 형상 전극 PE가 형성되어 있다. 이 기둥 형상 전극 PE는 예를 들어 개구 영역 OP2의 내벽에서 패드 PD의 표면 영역과 접촉하는 배리어 도체막 BCF와, 배리어 도체막 BCF와 접촉하는 동막 CF와, 동막CF 와 접촉하는 니켈막 NF와, 니켈막 NF와 접촉하는 땜납막 SF로 구성되어 있다. 배리어 도체막 BCF는 예를 들어 질화 티타늄막(TiN막), 티타늄막(Ti막), 및 티타늄 텅스텐막(TiW막) 중 어느 하나를 포함하여 구성되어 있다.
또한, 기둥 형상 전극 PE는 이에 한정되지 않고, 예를 들어 니켈막 NF를 구성 요소로 하지 않고 배리어 도체막 BCF와, 배리어 도체막 BCF와 접촉하는 동막 CF와, 동막 CF와 접촉하는 땜납막 SF로 구성할 수도 있다.
다음으로, 도 14는 도 12의 B-B선에서 절단한 단면도이다. 도 14에 나타내는 바와 같이, 반도체 칩의 주면측에 형성된 층간 절연막 IL과 접촉하도록 패드 PD가 형성되어 있고, 이 패드 PD를 피복하도록 표면 보호막 PAS가 형성되어 있다. 표면 보호막 PAS에는 개구 영역 OP1이 구비되어 있고, 이 개구 영역 OP1으로부터 패드 PD의 표면 영역이 노출되어 있다. 또한, 개구 영역 OP1이 형성된 표면 보호막 PAS를 피복하도록 보호 절연막 PIF가 형성되어 있고, 이 보호 절연막 PIF에는 개구 영역 OP2이 형성되어 있다. 또한, 이 개구 영역 OP2로부터 패드 PD의 표면 영역이 노출되어 있다. 이 때, 보호 절연막 PIF에 형성된 개구 영역 OP2의 사이즈는 표면 보호막 PAS에 형성된 개구 영역 OP1의 사이즈 보다 작다. 그리고, 본 실시형태의 패드 구조에서는 보호 절연막 PIF에 형성된 개구 영역 OP2를 매립하는 동시에 패드 PD와 접촉하도록 기둥 형상 전극 PE가 형성되어 있다.
본 실시형태의 반도체 칩에는 도 13 및 도 14에 나타내는 패드 구조가 형성되어 있고, 이 패드 구조에 의하여 배선 기판과 반도체 칩이 접속되어 있다. 구체적으로, 도 15는 도 13에 나타내는 패드 구조에 의하여 반도체 칩에 형성된 패드 PD와 배선 기판 WB에 형성된 본딩 핑거 FNG를 기둥 형상 전극 PE를 개재하여 접속하는 구성을 나타내는 모식도이다. 도 15에 나타내는 바와 같이, 배선 기판 WB에 형성된 본딩 핑거 FNG의 부분들 중 솔더 레지스트 SR1으로부터 노출되어 있는 부분에 기둥 형상 전극 PE의 땜납막 SF를 접속함으로써 기둥 형상 전극 PE를 개재하여 패드 PD와 본딩 핑거 FNG가 접속되어 있다. 그리고, 기둥 형상 전극 PE에 의하여 형성된 반도체 칩과 배선 기판 WB의 간극에 봉지재 UF가 충전되어 있다.
마찬가지로, 도 16는 도 14에 나타내는 패드 구조에 의하여 반도체 칩에 형성된 패드 PD와 배선 기판 WB에 형성된 본딩 핑거 FNG를 기둥 형상 전극 PE를 개재하여 접속하는 구성을 나타내는 모식도이다. 도 16에 나타내는 바와 같이, 배선 기판 WB에 형성된 본딩 핑거 FNG의 부분들 중 솔더 레지스트 SR1으로부터 노출된 부분에 기둥 형상 전극 PE의 땜납막 SF를 접속함으로써 기둥 형상 전극 PE를 개재하여 패드 PD와 본딩 핑거 FNG가 접속되어 있다. 그리고, 기둥 형상 전극 PE에 의하여 형성된 반도체 칩과 배선 기판 WB의 간극에 봉지재 UF가 충전되어 있다. 이상으로부터, 본 실시형태의 반도체 장치는 표면(제1면) 및 이 표면에 형성된 본딩 핑거 FNG를 가지는 배선 기판 WB와, 주면, 이 주면 상에 형성된 패드 PD, 패드 PD 상에 형성된 보호 절연막 PIF 및 보호 절연막 PIF로부터 노출되는 패드 PD의 개구 영역 OP2 상에 형성된 기둥 형상 전극 PE를 가지는 반도체 칩을 포함하는 것을 알 수 있다.
<실시형태의 특징>
계속해서, 도면을 참조하면서 본 실시형태의 특징점에 대하여 설명한다. 본 실시형태의 제1 특징점은 예를 들어 도 12 및 도 13에 나타내는 바와 같이 개구 영역 OP2와 겹치지 않는 프로브 영역 PBR에 프로브 자국 PM이 형성되어 있는 점에 있다. 특히, 본 실시형태에 있어서 프로브 자국 PM은 개구 영역 OP2와 겹치지 않는 위치에 형성되어 있는 동시에 기둥 형상 전극 PE와 평면적으로 겹치지 않는 위치에 형성되어 있다.
이로써, 본 실시형태에 따르면 개구 영역 OP2로부터 노출된 패드 PD의 표면 영역에 프로브 자국 PM이 형성되지 않으므로 프로브 자국 PM에 기인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하는 것을 억제할 수 있다.
예컨대, 관련 기술에서는 도 10에 나타내는 바와 같이 개구 영역 OP2로부터 노출되는 패드 PD의 표면 영역 내에 프로브 자국 PM이 형성되어 있다. 이는 관련 기술에서는 패드 PD와 기둥 형상 전극 PE의 접합 계면에 프로브 자국 PM이 존재함을 의미한다. 그 결과, 프로브 자국 PM으로 인한 표면 거칠기의 증대, 개구 영역 OP2를 형성할 때의 현상 잔사, 및 기둥 형상 전극 PE를 형성할 때에 접합 계면 부근에서 발생하는 기포 등으로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 밀착성이 저하된다고 생각된다. 따라서, 개구 영역 OP2로부터 노출된 패드 PD의 표면 영역 내에 프로브 자국 PM이 형성되어 있는 관련 기술의 패드 구조는 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉽다.
이에 대하여, 본 실시형태에서는 도 12 및 도 13에 나타내는 바와 같이 프로브 자국 PM이 개구 영역 OP2와 겹치지 않는 프로브 영역 PBR에 형성되어 있다. 바꾸어 말하면, 본 실시형태의 패드 구조는 패드 PD와 기둥 형상 전극 PE의 접합 계면에 프로브 자국 PM이 존재하지 않는다. 이로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면의 밀착성은 프로브 자국 PM에 의하여 영향을 받지 않는다. 따라서, 개구 영역 OP2로부터 노출된 패드 PD의 표면 영역 내에 프로브 자국 PM이 형성되어 있지 않은 본 실시형태에 따르면, 프로브 자국 PM에 기인하는 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 효과적으로 억제할 수 있다. 또한, 본 실시형태에 따르면 패드 PD와 기둥 형상 전극 PE의 접합 계면의 밀착성이 프로브 자국 PM에 의하여 영향을 받지 않으므로 프로브 핀의 접촉 횟수 제한을 완화할 수도 있다.
그 다음에, 본 실시형태의 제2 특징점은 예컨대 도 12에 나타내는 바와 같이 개구 영역 OP2의 외형 사이즈(평면 사이즈)에 대한 기둥 형상 전극 PE의 외형 사이즈(평면 사이즈)를 대폭적으로 크게 한 점에 있다. 즉, 본 실시형태에서의 제2 특징점은 평면 형상이 사각형 형상으로 이루어지는 기둥 형상 전극 PE의 각 변 중 특히 패드 PD의 장변과 평행한 변의 길이를 패드 PD의 장변과 평행한 개구 영역 OP2의 변에 비하여 대폭적으로 길게 한 점에 있다. 즉, 도 13에 나타내는 바와 같이 패드 개구 영역 OP2 상에 형성된 제1 부분과, 개구 영역 OP2 상에서 프로브 영역 상으로 연장되는 제2 부분을 가지는 기둥 형상 전극 PE에 있어서, 보호 절연막 PIF와 접촉하도록 형성된 제2 부분을 프로브 영역 PBR 내의 프로브 자국 PM이 형성된 부분에 접근하도록 넓히고 있다.
이로써, 본 실시형태의 기둥 형상 전극 PE는 상기 제1 부분이 개구 영역 OP2로부터 노출된 패드 PD의 표면 영역과 접촉하는 동시에 상기 제2 부분에 의하여 보호 절연막 PIF와 접촉하는 영역을 늘릴 수 있다. 즉, 기둥 형상 전극 PE의 제2 부분을 프로브 자국PM을 향하여 연장시켜서 기둥 형상 전극 PE가 배리어 도체막 BCF 및 보호 절연막PIF와 접촉하는 면적을 증가시킴으로써 기둥 형상 전극 PE와 보호 절연막 PIF의 접합 강도를 강화할 수 있다. 이로 인하여, 패드 PD와 기둥 형상 전극 PE의 접합 부분의 접합 강도를 보강할 수 있으므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있게 된다.
본 실시형태에서는 기둥 형상 전극 PE의 복수의 단부들 중 프로브 자국 PM에 가장 가까운 단부로부터 이 단부와 동일측의 개구 영역 OP2의 단부까지의 간격은 기둥 형상 전극 PE의 다른 단부들에서 이들 단부의 각각과 동일측의 개구 영역 OP2의 단부까지의 간격보다 넓다. 구체적으로, 도 12에 나타내는 바와 같이 예컨대 X 방향을 따라 기둥 형상 전극 PE의 중심 위치 CEN(PE) 및 개구 영역 OP2의 중심 위치 CEN(OP2)을 통과하는 직선 상에 있어서, 기둥 형상 전극 PE의 단부 EE1에서 개구 영역 OP2의 단부 OE1까지의 간격은 기둥 형상 전극 PE의 단부 EE2에서 개구 영역 OP2의 단부 OE2까지의 간격보다 넓다.
이로부터 본 실시형태의 기둥 형상 전극 PE에 따르면 기둥 형상 전극 PE의 배리어 도체막 BCF와 보호 절연막 PIF의 접합 면적을 충분히 확보할 수 있으므로, 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있다. 또한, 본 실시형태에서는 기둥 형상 전극 PE의 평면 사이즈를 개구 영역 OP2의 평면 사이즈에 비하여 크게 하고 있으므로 배선 기판 WB에 형성된 본딩 핑거 FNG와 기둥 형상 전극 PE의 접합 면적이 증가하여 기둥 형상 전극 PE와 본딩 핑거 FNG의 접합 강도가 커진다. 그러므로 본딩 핑거 FNG와 기둥 형상 전극 PE의 접합 계면에서 발생하는 박리를 방지할 수도 있다.
또한, 관련 기술에서는 도 10에 나타내는 바와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치가 일치되어 있으나, 본 실시형태에서는 도 13에 나타내는 바와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치가 일치되어 있지 않다.
구체적으로, 도 13 및 도 15에서와 같이 개구 영역 OP2의 중심 위치의 X좌표는 본딩 핑거 FNG와 대향하는 기둥 형상 전극 PE의 중심 위치의 X좌표로부터 어긋나 있다. 관점을 바꾸면, 도 12에 나타내는 바와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치 사이의 어긋남은 패드 PD의 장변 방향을 따라 발생하고 있다고 말할 수도 있다. 이는 본 실시형태의 패드 구조에 따르면 개구 영역 OP2의 중심 위치와 기둥 형상 전극 PE의 중심 위치 사이의 어긋남에 기인하여 열 부하로 인한 응력이 가해졌을 때, 역점의 X좌표와 작용점의 X좌표가 어긋나는 것을 의미한다. 그 결과, 본 실시형태의 패드 구조에서는 작용점에 가해지는 반복 응력이 작게 된다. 따라서, 본 실시형태의 패드 구조에 따르면 기둥 형상 전극 PE와 패드 PD의 접합 부분에 가해지는 응력을 작게 할 수 있으므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있다.
즉, 배선 기판 WB나 봉지재 등의 재료는 반도체 칩에 비하여 선팽창 계수가 크다. 이로부터 온도 사이클 시험 등의 열 부하에 기인하는 가열과 냉각의 반복으로 인하여 본딩 핑거FNG 와 패드 PD 사이에 개재되는 기둥 형상 전극 PE와 패드 PD의 접합 부분에 반복 응력이 가해진다. 이 때, 예컨대 도 9에 나타내는 관련 기술의 패드 구조에서는 개구 영역 OP2의 중심 위치와 기둥 형상 전극 PE의 중심 위치가 일치하므로 도 10에 나타내는 바와 같이 역점의 X좌표와 작용점의 X좌표가 일치한다. 즉, 관련 기술의 패드 구조에서는 역점의 X좌표와 작용점의 X좌표가 일치하므로 작용점에 가해지는 반복 응력이 커진다. 이로 인하여, 도 9에 나타내는 관련 기술의 패드 구조에서는 기둥 형상 전극 PE와 패드 PD의 접합 부분에 큰 응력이 가해지므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 발생하기 쉬워진다.
이에 대하여, 도 13 및 도 15에 나타내는 본 실시형태의 패드 구조에서는 기둥 형상 전극 PE를 개구 영역 OP2로부터 프로브 자국 PM을 향하여 연장시킴으로써 개구 영역 OP2의 중심 위치와 기둥 형상 전극 PE의 중심 위치를 어긋나게 하므로 열 부하에 기인하는 응력이 가해졌을 때에 역점의 X좌표와 작용점의 X좌표가 어긋나게 된다. 그리고, 역점의 X좌표와 작용점의 X좌표가 어긋난다는 것은 역점의 X좌표와 작용점의 X좌표가 일치할 경우에 비하여 작용점에 가해지는 반복 응력이 작게 되는 것을 의미한다. 즉, 역점과 작용점이 일치할 경우는 작용점에 가해지는 응력이 커지므로 본 실시형태에서는 의도적으로 역점과 작용점이 일치하지 않도록 기둥 형상 전극 PE의 중심 위치를 개구 영역 OP2의 중심 위치로부터 어긋나게 하고 있다. 따라서, 본 실시형태의 패드 구조에 따르면 관련 기술의 패드 구조에 비하여 기둥 형상 전극 PE와 패드 PD의 접합 부분에 가해지는 응력을 작게 할 수 있으므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있게 된다.
이상과 같이, 본 실시형태의 반도체 장치는 제1 특징점과 제2 특징점을 가지고 있는데 이들 특징점은 서로 별개의 것이 아니고 서로 유기적인 연관성을 지니고 있다. 이하에서는 이 점에 대하여 설명한다.
예컨대, 제1 특징점의 기술적 사상은 개구 영역 OP2로부터 노출된 패드 PD의 표면 영역 내에 프로브 자국 PM을 형성하면 프로브 자국 PM에 기인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면에서 박리가 현재화된다는 점에 착안하여 이루어진 사상이다.
그리고, 제1 특징점의 기술적 의의를 최대한으로 발휘시키는 관점에서는 프로브 자국PM의 위치와 개구 영역 OP2의 위치를 될 수 있는 한 분리시키는 것이 바람직하다. 그 이유는 프로브 자국 PM의 위치는 어느 정도 변동되는 것이 상정되므로 프로브 자국 PM의 위치에 편차가 생겨도 개구 영역 OP2의 내부에 프로브 자국 PM이 형성되지 않도록 하기 위해서는 프로브 자국 PM의 위치와 개구 영역 OP2의 위치를 분리시킬 필요가 있기 때문이다.
따라서, 본 실시형태에서는 도 12에 나타내는 바와 같이 프로브 자국 PM과 개구 영역 OP2가 패드 PD의 장변 방향으로 나란히 배열되도록 배치하는 동시에 패드 PD의 단변의 한쪽(도 12의 왼쪽 단변)에 프로브 자국 PM을 형성하고, 또한 패드 PD의 단변의 다른 쪽(도 12의 오른쪽단변)에 개구 영역 OP2를 형성한다. 즉, 도 12에 나타내는 바와 같이 기둥 형상 전극 PE의 단부 EE1, EE2과 개구 영역 OP2의 단부 OE1, OE2는 패드 PD의 장변 방향을 따라 배열되어 있다. 이로써, 본 실시형태에 따르면 프로브 자국PM의 위치와 개구 영역OP2의 위치를 충분히 분리시킬 수 있으므로 제1 특징점의 기술적 의의를 최대한으로 발휘시킬 수 있다.
한편, 제1 특징점의 구성을 채택하려면 프로브 자국 PM이 개구 영역 OP2와 겹치지 않도록 할 필요가 있으나, 이는 한정된 외형 사이즈의 패드 PD 표면 영역 내에 개구 영역 OP2로부터 노출되는 패드 PD의 표면 영역과 별도로 프로브 영역 PBR을 확보할 필요가 있음을 의미한다. 그러므로, 퍼트 PD의 표면 영역 내에서는 관련 기술에 비하여 개구 영역 OP2로부터 노출되는 패드 PD의 표면 영역을 작게 하여야 한다. 즉, 본 실시형태에서는 상술한 제1 특징점을 채택한 결과 관련 기술에 비하여 개구 영역 OP2의 평면 사이즈가 작게 된다.
이로부터, 예컨대 본 실시형태의 기둥 형상 전극 PE로서 도 8에 나타내는 관련 기술과 같이 평면에서 보았을 때 개구 영역 OP2와 대략 동일한 크기의 기둥 형상 전극 PE를 채택하면 상술한 바와 같이 본 실시형태의 개구 영역 OP2의 평면 사이즈가 작게 되므로 기둥 형상 전극 PE의 평면 사이즈도 또한 작게 된다. 그 결과, 기둥 형상 전극 PE의 접합 부분의 면적이 줄어들어 기둥 형상 전극 PE의 접합 부분에서 박리가 발생하기 쉬워진다.
그래서, 본 실시형태에서는 제1 특징점을 채택하면서도 가일층의 개선을 도모하고 있다. 이 개선점이 상술한 제2 특징점이다. 즉, 제2 특징점의 기술적 사상은 기둥 형상 전극 PE의 접합 부분의 면적을 증가시키는 점에 착안하여 이루어진 사상이다. 이 사상을 구현하기 위하여 본 실시형태의 기둥 형상 전극 PE는 개구 영역 OP2로부터 노출되는 패드 PD의 작은 표면 영역 상에 형성된 제1 부분 이외에 개구 영역 OP2 상으로부터 프로브 영역 PBR으로 연장되는 제2 부분으로서 보호 절연막 PIF와 접촉하도록 형성된 제2 부분을 가지고 있다.
이 때, 기둥 형상 전극 PE의 제2 부분은 예컨대 도 12에서와 같이 개구 영역 OP2의 장변으로부터 대폭적으로 비어져 나와 연장되도록 구성하는 것이 생각된다. 그러나, 이 구성에서는 서로 인접된 패드 PD의 각각으로부터 비어져 나온 기둥 형상 전극 PE가 접촉할 우려가 높아지므로 서로 인접된 기둥 형상 전극 PE의 접촉을 방지하기 위해서는 패드 PD의 피치를 넓히는 필요가 있다. 그 결과, 반도체 칩의 사이즈가 증가되는 것이 걱정된다. 따라서, 기둥 형상 전극 PE가 개구 영역 OP2의 장변으로부터 크게 비어져 나와 연장되도록 구성하는 것은 그리 득책이 아니다.
따라서, 차선책으로 예컨대 도 12에 있어서 기둥 형상 전극 PE의 제2 부분을 프로브 자국 PM으로부터 가장 떨어진 개구 영역 OP2의 단변으로부터 비어져 나와 연장되도록 구성하는 것이 생각된다. 그러나, 이 구성에서는 특히 반도체 칩의 끝변에 형성된 패드 PD에 있어서 프로브 자국 PM으로부터 가장 떨어진 패드 PD의 단변이 반도체 칩의 끝변 근방에 형성되게 된다. 이에 따라, 반도체 칩의 끝변과 패드 PD의 단변의 간격이 좁아져 기둥 형상 전극 PE가 반도체 칩의 끝변으로부터 비어져 나올 우려가 높아진다. 그 결과, 기둥 형상 전극 PE를 포함하는 반도체 칩의 사이즈의 증가가 걱정된다. 따라서, 기둥 형상 전극 PE가 프로브 자국 PM으로부터 가장 떨어진 개구 영역 OP2의 단변으로부터 크게 비어져 나와 연장되도록 구성하는 것도 또한 그리 득책이 아니다.
그래서, 제1 특징점의 기술적 의의를 충분히 발휘하면서도 패드 PD와 기둥 형상 전극 PE로 이루어지는 패드 구조의 사이즈를 패드 PD의 사이즈에 넣는 것을 고려하여 제2 특징점을 구현한 구성이 도 12 및 도 13에 나타내는 본 실시형태의 패드 구조이다. 즉, 본 실시형태의 패드 구조에서는 기둥 형상 전극 PE는 개구 영역 OP2 상에 형성된 제1 부분 이외에 개구 영역 OP2 상에서 프로브 영역 PBR 상으로 연장되는 제2 부분으로서 보호 절연막 PIF와 접촉되도록 형성된 제2 부분을 가지고 있다. 구체적으로, 본 실시형태의 기둥 형상 전극 PE는 프로브 자국 PM을 향하여 연장되는 제2 부분을 가지고 있으므로 기둥 형상 전극 PE의 접합 부분의 면적을 증가시킬 수 있다. 즉, 본 실시형태의 기둥 형상 전극 PE는 프로브 자국 PM을 향하여 연장되는 제2 부분을 가지고 있으므로 제2 특징점의 기술적 의의를 발휘할 수 있다.
또한, 본 실시형태의 제2 특징점에 따르면 기둥 형상 전극 PE의 중심 위치가 개구 영역 OP2의 중심 위치에서 프로브 자국측으로 어긋나기 쉬워지므로 열 부하로 인한 응력이 가해졌을 때 작용점에 가해지는 반복 응력을 작게 하는 효과도 발휘되기 쉽다.
이와 같이, 제1 특징점과 제2 특징점을 가지며 또한 이들 특징점의 유기적인 관련성을 고려함으로써 본 실시형태의 패드 구조가 구현된다. 그 결과, 본 실시형태에 따르면 제1 특징점 특유의 이점과 제2 특징점 특유의 이점을 각각 최대한으로 발휘할 수 있게 된다. 즉, 본 실시형태에 따르면 제1 특징점과 제2 특징점의 상승 효과에 의하여 상술한 제1 요인과 제2 요인에 기인하는 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 효과적으로 억제할 수 있다. 따라서 본 실시형태의 반도체 장치에 따르면 온도 사이클 시험 등에 의한 열 부하가 가해졌을 경우라도 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리로 인한 반도체 장치의 신뢰성 저하를 억제할 수 있다. 바꾸어 말하면, 본 실시형태에 따르면 열 부하에 기인하는 응력 내성이 우수하고 신뢰성 높은 반도체 장치를 제공할 수 있다.
<실시형태의 반도체 장치의 제조 방법>
본 실시형태의 반도체 장치는 상술한 바와 같이 구성되어 있고, 이하에 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
도 17은 반도체 웨이퍼 WF의 레이아웃 구성을 나타내는 평면도이다. 도 17에 나타내는 바와 같이, 반도체 웨이퍼 WF는 대략 원반 형상을 하고 있고, 내부 영역에 복수의 칩 영역 CR을 가지고 있다. 복수의 칩 영역 CR의 각각은 전계효과 트랜지스터로 대표되는 반도체 소자와 다층 배선층이 형성되어 있고, 이들 복수의 칩 영역 CR은 스크라이브 영역 SCR에 의하여 구획되어 있다. 본 실시형태에서는 도 17에 나타내는 것 같은 직사각형 형상의 칩 영역 CR 및 칩 영역 CR을 구획하는 스크라이브 영역 SCR을 가지는 반도체 웨이퍼(반도체 기판) WF를 준비한다. 이 단계에서는 반도체 웨이퍼 WF의 복수의 칩 영역 CR의 각각에 전계효과 트랜지스터로 대표되는 반도체 소자가 형성되어 있고, 이 반도체 소자의 윗쪽에 예를 들어 동 배선으로 이루어지는 다층 배선층이 다마신(damascene)법에 의하여 형성되어 있다. 그리고, 이하의 공정에서는 복수의 칩 영역 CR의 각각에 있어서 다층 배선층의 최상층에 패드를 형성하는 공정부터 설명하기로 한다.
우선, 도 18에 나타내는 바와 같이 반도체 웨이퍼의 칩 영역 상에 형성된 층간 절연막 IL 상에 패드 PD를 형성한다. 구체적으로, 층간 절연막 IL 상에 예를 들어 알루미늄을 주성분으로 하는 도체막을 형성하고, 그 후 포토리소그래피 기술 및 에칭 기술을 이용하여 이 도체막을 패터닝함으로써 패드 PD를 형성한다.
여기서, 본 명세서에 있어서 '주성분'이라 함은 부품 재료(층이나 막)를 구성하는 재료 중 가장 많이 함유되어 있는 재료 성분을 말하며, 예를 들어 '알루미늄을 주성분으로 하는 패드PD'라 함은 패드 PD의 재료가 알루미늄(Al)을 가장 많이 함유하는 것을 뜻한다. 본 명세서에 있어서 '주성분'이라는 단어를 사용하는 의도는 예를 들어 패드 PD가 기본적으로 알루미늄으로 구성되어 있으나 그 밖의 불순물을 함유할 경우를 배제하지 않는 것을 표현하기 위해서이다.
예컨대, 본 명세서에 말하는 알루미늄을 주성분으로 하는 도체막은 순수한 알루미늄막뿐만 아니라 알루미늄에 실리콘이 첨가된 알루미늄 합금막(AlSi막)이나 알루미늄에 실리콘과 동이 첨가된 알루미늄 합금막(AlSiCu막)을 포함하는 넓은 개념으로 사용된다. 따라서 이들 알루미늄 합금막을 포함하는 패드 PD도 또한 '알루미늄을 주성분으로 하는 패드 PD'에 포함되게 된다.
다음으로, 패드 PD를 피복하도록 층간 절연막 IL 상에 표면 보호막 PAS를 형성한다. 표면 보호막 PAS는 예를 들어 산화 실리콘막과 질화 실리콘막의 적층막으로 형성하고, CVD(Chemical Vapor Deposition)법을 이용하여 형성할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 이용하여 표면 보호막 PAS를 패터닝한다. 표면 보호막 PAS의 패터닝은 표면 보호막 PAS에 패드 PD의 표면 영역의 일부를 개구하는 개구 영역 OP1을 형성하도록 실시한다.
계속해서, 개구 영역 OP1으로부터 노출된 패드 PD의 표면 영역에 프로브 핀을 압착함으로써 복수의 칩 영역의 각각에 형성된 집적회로에 대한 전기적 특성 검사를 실시한다. 이하에 이 공정에 대하여 설명한다.
도 19는 반도체 웨이퍼에 존재하는 칩 영역 CR의 일부를 확대하여 나타내는 모식도이다. 도 19에 나타내는 바와 같이 칩 영역 CR에는 예를 들어 복수의 패드 PD가 2열의 지그재그 배치로 형성되어 있고, 이들 복수의 패드 PD의 각각의 프로브 영역에 프로브 핀을 압착하여 전기적 특성 검사를 실시한다.
단, 이 단계에서는 보호 절연막 PIF는 아직 형성되어 있지 않으므로 보호 절연막 PIF에 형성될 개구 영역 OP2도 또한 형성되어 있지 않다. 따라서, 패드 PD의 표면 영역 중 어느 영역이 개구 영역 OP2 이외의 프로브 영역 PBR일지를 판별하는 것은 곤란하다. 즉, 본 실시형태에서는 패드 PD의 표면 영역 중 프로브 영역 PBR에 프로브 핀을 압착할 필요가 있는데 개구 영역 OP2가 아직 형성되어 있지 않은 단계에서는 프로브 영역 PBR을 특정하는 것이 어렵다. 이 경우, 패드 PD의 프로브 영역 PBR이 아니고 개구 영역 OP2에 프로브 핀을 압착할 가능성이 있다.
그래서, 본 실시형태에서는 도 19에 나타내는 바와 같이 프로브 영역을 특정하는 안표로서 복수의 패드 PD의 배열 방향을 따라 패드 PD와 나란히 배열되도록 더미 패드 DP를 형성한다. 즉, 본 실시형태에 있어서 더미 패드 DP는 개구 영역 OP2를 형성하기 이전의 패드 PD의 표면 영역 내에서 프로브 영역 PBR의 위치를 특정하기 위하여 형성한다. 구체적으로, 도 20에 나타내는 바와 같이 더미 패드 DP의 영역 AR을 패드 PD의 배열 방향(Y 방향)을 따라 평행 이동시켰을 때, 더미 패드의 영역 AR과 겹치는 패드 PD의 영역 BR이 패드 PD의 프로브 영역 PBR에 포함되도록 더미 패드 DP를 배치한다.
따라서, 예컨대 도 21에 나타내는 바와 같이 더미 패드 DP에 프로브 핀이 접촉하도록 프로브 핀의 위치를 조정함으로써 필연적으로 패드 PD의 프로브 영역 PBR에 프로브 핀이 압착되게 된다. 즉, 복수의 프로브 핀은 복수의 패드 PD의 배열 방향을 따라 나란히 배열되도록 배치되어 있으므로, 복수의 프로브 핀 중 1개가 더미 패드 DP의 표면 영역과 접촉할 경우, 패드 PD에 압착되는 프로브 핀은 더미 패드 DP의 표면 영역을 패드 PD의 배열 방향을 따라 평행 이동 시켰을 때에 더미 패드 DP의 표면 영역과 겹치는 패드 PD의 표면영역에 압착되게 된다. 이로부터, 더미 패드 DP의 표면 영역을 패드 PD의 배열 방향을 따라 평행 이동시켰을 때에 더미 패드 DP의 표면 영역과 겹치는 패드 PD의 표면 영역이 프로브 영역 PBR에 포함되도록 더미 패드 DP를 배치하면 자동적으로 패드 PD의 프로브 영역 PBR에 프로브 핀이 압착되게 된다. 그러므로, 본 실시형태에 따르면 개구 영역 OP2이 형성되어 있지 않은 단계이어도 패드 PD의 표면 영역 중 개구 영역 OP2가 아닌 프로브 영역 PBR에 확실하게 프로브 핀을 압착할 수 있게 된다.
이상으로부터, 본 실시형태의 칩 영역에는 더미 패드 DP가 형성되어 있고, 도 21에 나타내는 바와 같이 이 더미 패드 DP에도 또한 프로브 핀을 압착한 흔적인 프로브 자국 PM이 형성되게 된다. 그리고, 도 21에 나타내는 바와 같이 더미 패드 DP에 형성된 프로브 자국 PM의 위치를 패드 PD의 배열 방향(Y 방향)을 따라 평행 이동시켰을 때, 더미 패드에 형성된 프로브 자국 PM의 위치는 패드 PD에 형성된 프로브 자국 PM의 위치와 겹치게 된다.
또한, 더미 패드 DP는 예컨대 칩 영역(반도체 칩)의 2개소에 형성되어 있다. 구체적으로, 도 7에 나타내는 바와 같이 2열의 지그재그 배치로 배치된 복수의 패드 PD 중 외측에 배치된 패드(외주 패드)에 대응하는 것과 내측에 배치된 패드(내주 패드)에 대응하는 것이 대각선 상에 배치되어 있다. 즉, 외주 패드에 대응하는 더미 패드 DP는 외주 패드와 나란히 배열되도록 배치되어 있고, 내주 패드에 대응하는 더미 패드 DP는 내주 패드와 나란히 배열되도록 배치되어 있다. 따라서 외주 패드에 대응하는 더미 패드 DP에 프로브 핀이 압착되도록 프로브 핀의 위치를 조정함과 함께, 대각선 상에 배치된 더미 패드 DP로서 내주 패드에 대응하는 더미 패드 DP에도 프로브 핀이 압착되도록 프로브 핀의 위치를 조정할 수 있다. 이로써, 2열의 지그재그 배치로 배치된 복수의 패드PD의 모든 프로브 영역 PBR에 프로브 핀을 압착할 수 있는 동시에 프로브 핀의 회전 방향의 위치 조정도 실시할 수 있게 된다.
이로써, 복수의 패드 PD의 각각의 프로브 영역 PBR에 프로브 핀을 압착하여 전기적 특성 검사를 실시한다. 그 결과, 도 22에 나타내는 바와 같이 칩 영역 CR에 형성된 복수의 패드 PD 및 더미 패드 DP에 프로브 핀을 압착한 흔적인 프로브 자국 PM이 형성된다. 예컨대 도 23에 나타내는 바와 같이 패드 PD의 표면 영역(프로브 영역)에 프로브 자국 PM이 형성되어 있다.
계속해서, 도 24에 나타내는 바와 같이 패드 PD의 표면 영역을 피복하는 보호 절연막 PIF를 형성한다. 이 보호 절연막 PIF는 예를 들어 폴리이미드 수지막으로 이루어지며, 예를 들어 도포법을 이용하여 형성할 수 있다. 그 후, 포토리소그래피 기술 및 에칭 기술을 이용하여 보호 절연막 PIF에 개구 영역 OP2를 형성한다. 이로써, 개구 영역 OP2로부터 패드 PD의 표면 영역이 노출된다. 이 때, 본 실시형태에서는 개구 영역 OP2 이외의 프로브 영역에 프로브 자국 PM이 형성되어 있으므로 프로브 자국 PM은 개구 영역 OP2로부터 노출되는 일 없이 보호 절연막 PIF로 피복된다.
다음으로, 도 25에 나타내는 바와 같이 개구 영역 OP2가 형성된 보호 절연막 PIF 상에 배리어 도체막 BCF를 형성한다. 배리어 도체막 BCF는 예를 들어 질화 티타늄막(TiN막), 티타늄막(Ti막), 티타늄 텅스텐막(TiW막) 등으로 이루어지며, 예를 들어 스퍼터링법을 이용하여 형성할 수 있다.
그리고, 도 26에 나타내는 바와 같이 배리어 도체막 BCF 상에 레지스트막 PR1을 도포한 후, 포토리소그래피 기술을 이용하여 레지스트막 PR1을 패터닝한다. 레지스트막 PR1의 패터닝은 기둥 형상 전극 형성 영역을 개구하도록 실시한다.
계속해서, 도 27에 나타내는 바와 같이 배리어 도체막 BCF를 전극막으로서 사용하는 전해 도금법에 의하여 레지스트막 PR1의 개구 영역을 매립하도록 동막 CF와 니켈막 NF와 땜납막 SF를 연달아 형성한다. 그 후, 도 28에 나타내는 바와 같이 예를 들어 애싱(ashing) 기술을 이용하여 레지스트막 PR1을 제거하고, 계속해서 레지스트막 PR1의 제거에 의하여 노출되는 배리어 도체막 BCF를 예를 들어 웨트 에칭으로 제거함으로써, 배리어 도체막 BCF와 동막 CF와 니켈막 NF와 땜납막 SF로 이루어지는 기둥 형상 전극 PE를 형성할 수 있다. 그리고, 도 29에 나타내는 바와 같이 예를 들어 열처리(리플로우)를 실시함으로써 기둥 형상 전극 PE의 최상층에 형성된 땜납막 SF를 용융시켜서 땜납막 SF의 표면 형상을 라운드 형상으로 한다. 이상과 같이, 본 실시형태에 따르면 반도체 웨이퍼의 칩 영역에 형성된 복수의 패드 PD의 각각의 상부에 패드 PD와 전기적으로 접속되는 기둥 형상 전극 PE를 형성할 수 있다.
그 후, 반도체 웨이퍼에 형성된 복수의 칩 영역을 구획하는 스크라이브 영역을 다이싱하여 복수의 칩 영역을 개편(個片)화함으로써 반도체 칩을 제조할 수 있다. 이하에서는 반도체 칩을 배선 기판 상에 탑재하는 공정에 대하여 설명한다.
우선, 복수의 배선 기판 WB가 형성된 다수개 취득용 기판 MB를 준비한다. 예컨대, 도 30은 복수의 배선 기판 WB가 형성된 다수개 취득용 기판 MB를 나타내는 평면도이다. 도 30에 나타내는 바와 같이, 다수개 취득용 기판 MB는 예를 들어 복수의 배선 기판 WB가 서로 어레이 형상으로 연결된 구성을 하고 있다. 도시하지는 않지만, 이들 배선 기판 WB의 각각은 예를 들어 동 재료로 이루어지는 단자(본딩 핑거)가 형성되어 있고, 단자의 상면이나 측면에는 금막(Au막)이 형성되어 있다. 여기서, 예를 들어 단자와 금막 사이에 니켈막(Ni막)이나 팔라듐막(Pd막)이 개재될 경우도 있다. 또한, 단자의 상면이나 측면에 주석(Sn)이나 SnAg(주석 은) 등으로 이루어지는 땜납막이 형성되어 있어도 되고, 또한 프리플럭스 처리(OSP 처리)가 실시되어 있어도 된다.
다음으로, 도 31에 나타내는 바와 같이 다수개 취득용 기판 MB에 형성된 복수의 배선 기판의 각각의 표면 상에 봉지재로서의 프리코팅(precoating) 수지막 NCF를 배치한다. 그리고, 도 32에 나타내는 바와 같이 다수개 취득용 기판 MB에 형성된 복수의 배선 기판의 각각에 대응하여 기둥 형상 전극 PE가 다수개 취득용 기판 MB의 표면과 대향하도록 반도체 칩 CHP를 프리코팅 수지막 NCF 상에 탑재한다. 이 때, 반도체 칩 CHP가 프리코팅 수지막 NCF에 침입하여 반도체 칩 CHP에 형성된 기둥 형상 전극 PE가 다수개 취득용 기판 MB에 형성된 단자(도시하지 않음)와 접촉한다. 이 상태로 땜납 융점보다 높은 온도에서 가열함으로써 기둥 형상 전극 PE의 선단부에 형성된 땜납막과 단자가 접속되는 동시에 프리코팅 수지막 NCF가 열경화되어서 반도체 칩 CHP와 다수개 취득용 기판 MB 사이가 프리코팅 수지막 NCF에 의하여 밀봉된다. 이 때, 프리코팅 수지막 NCF가 충분히 경화되지 않을 경우는 예를 들어 오븐(oven)으로 재차 가열하여도 된다.
또한, 본 실시형태에서는 봉지재로서 프리코팅 수지막 NCF를 사용하는 예를 설명하였으나, 봉지재는 이에 한정되지 않고 예를 들어 프리코팅 수지 페이스트를 사용할 수도 있다. 또한, 봉지재는 반도체 칩 CHP를 다수개 취득용 기판 MB 상에 탑재한 후, 모세관 현상을 이용하여 반도체 칩 CHP와 다수개 취득용 기판 MB 사이에 언더필을 삼투시킬 수도 있고, 트랜스퍼 몰드 기술에 의하여 반도체 칩 CHP와 다수개 취득용 기판 MB 사이에 수지를 주입할 수도 있다. 또한, 본 실시형태에서는 도 31에 나타내는 바와 같이 다수개 취득용 기판 MB 상에 프리코팅 수지막 NCF를 배치하는 예를 설명하였으나, 예를 들어 반도체 칩 CHP에 프리코팅 수지막 NCF를 붙일 수도 있다.
계속해서, 도 33에 나타내는 바와 같이 다수개 취득용 기판 MB의 이면(반도체 칩을 탑재한 면과 반대측의 면)에 외부 접속 단자로서 기능하는 복수의 땜납 볼 SB를 부착시킨다. 이 공정에서도 열처리를 실시한다. 그 후, 도 34에 나타내는 바와 같이 다수개 취득용 기판 MB를 다이싱함으로써 다수개 취득용 기판 MB를 복수의 배선 기판 WB에 개편화한다. 이로써, 배선 기판 WB 상에 반도체 칩 CHP가 탑재된 반도체 장치를 제조할 수 있다.
여기서는 다수개 취득용 기판을 사용한 제조 방법을 설명하였으나, 미리 개편화한 기판을 사용하여 제조할 수도 있다.
상술한 바와 같이, 본 실시형태의 반도체 장치의 제조 방법은 예컨대 다수개 취득용 기판에 형성된 단자와 접속하기 위하여 기둥 형상 전극 PE의 선단부에 형성된 땜납막을 용융시킬 목적 및 프리코팅 수지막 NCF를 열 경화시킬 목적으로 열 부하(가열 처리)를 가한다. 또한, 다수개 취득용 기판 MB의 이면에 복수의 땜납 볼 SB를 부착시킬 때도 열 부하를 가한다. 또한, 반도체 장치를 제조한 후, 신뢰성 시험으로서의 온도 사이클 시험이 실시하는데 이 온도 사이클 시험으로 인하여 반도체 장치에 열 부하가 가해진다. 이와 같이, 본 실시형태의 반도체 장치에는 여러 제조 공정에서 열 부하가 가해진다.
이 점에 관하여 본 실시형태의 반도체 장치는 상술한 제1 특징점과 제2 특징점을 가지므로 패드 PD와 기둥 형상 전극 PE의 접합 계면이 열 부하에 기인하는 응력에 의하여 파단되기 어려운 패드 구조로 되어 있다. 이로부터, 본 실시형태의 반도체 장치에 따르면 온도 사이클 시험 등의 열 부하에 대한 내성을 향상시킬 수 있고, 이에 따라 반도체 장치의 신뢰성을 향상시킬 수 있다.
<변형예 1>
다음으로, 실시형태의 변형예 1에 대하여 설명한다. 도 35는 본 변형예 1의 패드 구조를 나타내는 평면도이고, 도 36은 도 35의 A-A선에서 절단한 단면도이다. 도 35 및 도 36에 나타내는 바와 같이, 패드 PD의 프로브 영역 PBR에는 프로브 자국 PM이 형성되어 있다. 즉, 본 변형예 1에서도 실시형태와 마찬가지로 개구 영역 OP2로부터 노출된 패드 PD의 표면 영역 내에 프로브 자국 PM이 형성되어 있지 않다. 바꾸어 말하면, 본 변형예 1에서도 실시형태와 마찬가지로 프로브 영역 PBR에 프로브 자국 PM이 형성되어 있다. 이로부터, 본변형예 1에서도 프로브 자국 PM에 기인하는 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 효과적으로 억제할 수 있다.
특히, 이 경우 프로브 자국 PM으로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 계면의 밀착성이 영향을 받지 않으므로 프로브 핀의 접촉 횟수 제한을 완화할 수 있다. 그 결과, 예컨대 본 변형예 1에서와 같이 패드 PD에 프로브 핀을 복수 번 접촉시켜서 전기적 특성 검사를 실시할 수 있다. 이 경우는 도 35 및 도 36에 나타내는 바와 같이 패드 PD의 프로브 영역 PBR에 복수의 프로브 자국 PM이 형성되게 된다.
여기서, 본 변형예 1에서도 35에 나타내는 바와 같이 개구 영역 OP2와 프로브 자국 PM이 패드 PD의 장변 방향으로 나란히 배열되도록 배치되어 있으므로 프로브 자국 PM과 개구 영역 OP2를 이격할 수 있다. 이에 따라, 위치의 편차가 존재하는 복수의 프로브 자국 PM이 패드 PD의 프로브 영역 PBR에 형성되어 있을 경우라도 프로브 자국 PM이 개구 영역 OP2 내에 형성되는 것을 방지할 수 있다.
<변형예 2>
계속해서, 실시형태의 변형예 2에 대하여 설명한다. 도 37은 본 변형예 2의 패드 구조를 나타내는 평면도이고, 도 38은 도 37의 A-A선에서 절단한 단면도이다. 도 37에 나타내는 바와 같이, 본 변형예 2에서도 실시형태와 마찬가지로 프로브 자국 PM은 프로브 영역 PBR에 형성되어 있으나, 더욱이 이 프로브 자국 PM은 평면에서 보았을 때 기둥 형상 전극 PE에 내포되도록 형성되어 있다. 보다 상세하게는 개구 영역 OP2 상에서 프로브 영역 PBR 상으로 연장되는 기둥 형상 전극의 제2 부분에 프로브 자국 PM이 내포되어 있다. 이 경우라도 프로브 자국 PM 자체는 패드 PD의 프로브 영역 PBR에 형성되어 있고, 또한 도 38에 나타내는 바와 같이 프로브 자국 PM과 기둥 형상 전극 PE 사이에는 보호 절연막 PIF가 개재되므로 본 변형예 2의 패드 구조에서도 프로브 자국 PM에 기인하는 패드 PD와 기둥 형상 전극 PE의 접합 계면의 박리를 효과적으로 억제할 수 있다.
본 변형예 2에서는 평면에서 보았을 때 개구 영역 OP2 상에서 프로브 영역 PBR 상으로 연장되는 기둥 형상 전극의 제2 부분에 프로브 자국 PM이 완전히 내포되어 있는 예를 설명하였으나, 예를 들어 평면에서 보았을 때 기둥 형상 전극 PE의 제2 부분과 프로브 자국 PM이 부분적으로 겹쳐 있어도 된다.
<변형예 3>
다음으로, 실시형태의 변형예 3에 대하여 설명한다. 도 39는 본 변형예 3의 패드 구조를 나타내는 평면도이고, 도 40은 도 39의 A-A선에서 절단한 단면도이다. 상기 실시형태에서는 도 12 및 도 13에 나타내는 바와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치를 X방향으로 어긋나게 하는 예에 대하여 설명하였다. 이에 대하여, 본 변형예 3에서는 도 39 및 도 40에 나타내는 바와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치를 Y방향으로 어긋나게 한다. 바꾸어 말하면, 본 변형예 3에서는 본딩 핑거FNG 와 대향하는 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치의 어긋남은 패드 PD의 단변 방향으로 발생한다.
배선 기판 WB는 반도체 칩에 비하여 선팽창 계수가 크므로, 예를 들어 온도 사이클 시험 등의 열 부하에 기인하는 가열과 냉각의 반복으로 인하여 본딩 핑거 FNG와 패드 PD 사이에 개재하는 기둥 형상 전극 PE와 패드 PD의 접합 부분에 반복 응력이 가해진다. 이 때, 예컨대 본딩 핑거 FNG와 패드 PD 사이에 X 방향의 반복 응력이 발생할 경우는 실시형태에서와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치를 X 방향으로 어긋나게 하는 구성이 유효하며, 예를 들어 반도체 칩의 모서리부로부터 멀어진 변(예로 우변)의 중심부에 배치된 패드 PD에 바람직하게 적용할 수 있다. 이에 대하여, 반도체 칩의 모서리부 근방에 배치된 패드 PD에서는 본딩 핑거 FNG와 패드 PD 사이에 발생하는 반복 응력의 Y방향 성분도 또한 커지므로, 이 경우에는 본 변형예 3에서와 같이 기둥 형상 전극 PE와 보호 절연막 PIF의 접촉 면적을 Y 방향으로 늘려서 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치를 Y 방향으로 어긋나게 하는 구성이 유효하다.
본 변형예 3의 경우는 상기 실시형태에서 말한 X 방향이 아니고 Y 방향을 따른 직선 상(도시하지 않음)에 있어서 기둥 형상 전극 PE의 일단부로부터 그 근방에 있는 개구 영역 OP2의 단부까지의 간격을 기둥 형상 전극 PE의 타단부로부터 그 근방에 있는 개구 영역 OP2의 단부까지의 간격보다 넓힌 부분을 기둥 형상 전극 PE 내에 형성하고 있다. 따라서, 기둥 형상 전극 PE와 보호 절연막 PIF의 접촉 면적을 Y 방향으로 증가시킴으로써 개구 영역 OP2의 중심 위치와 기둥 형상 전극 PE의 중심 위치가 Y 방향으로 어긋나게 되므로, 열 부하에 기인하는 응력이 가해졌을 때 역점의 Y좌표와 작용점의 Y좌표가 어긋나게 된다. Y 방향을 따른 기둥 형상 전극 PE와 보호 절연막 PIF의 접촉 면적을 증가시킴으로써 기둥 형상 전극 PE와 보호 절연막 PIF의 접합 강도를 강화하고, 이로 인하여 패드 PD와 기둥 형상 전극 PE의 접합 부분의 접합 강도를 보강할 수 있으므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있다.
또한, 역점의 Y좌표와 작용점의 Y좌표가 어긋나므로 역점의 Y좌표와 작용점의 Y좌표가 일치할 경우에 비하여 작용점에 가해지는 반복 응력이 작게 된다. 따라서, 본 변형예 3의 패드 구조에 따르면 특히 반도체 칩의 모서리부 근방에 배치된 패드 PD에 있어서 기둥 형상 전극 PE의 패드 PD와의 접합 부분에 가해지는 응력을 작게 할 수 있고, 이에 따라 패드 PD와 기둥 형상 전극 PE의 접합 계면의 박리를 억제할 수 있다.
<변형예 4>
계속해서, 실시형태의 변형예 4에 대하여 설명한다. 도 41은 본 변형예 4의 패드 구조를 나타내는 평면도이다. 본 변형예 4에서는 도 41에 나타내는 바와 같이 기둥 형상 전극 PE와 보호 절연막 PIF의 접촉 면적을 X 방향 및 Y 방향으로 증가시키고, 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치를 X 방향 및 Y 방향으로 어긋나게 한다. 바꾸어 말하면, 본 변형예 4에서는 본딩 핑거FNG와 대향하는 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치의 어긋남은 패드 PD의 장변 방향 및 단변 방향으로 발생한다. 여기서, 반도체 칩의 모서리부 근방에 배치된 패드 PD에서는 본딩 핑거 FNG와 패드 PD 사이에 발생하는 반복 응력은 X 방향 성분 및 Y 방향 성분이 모두 커지므로, 이 경우는 본 변형예 4에서와 같이 기둥 형상 전극 PE의 중심 위치와 개구 영역 OP2의 중심 위치를 X방향 및 Y방향 양쪽으로 어긋나게 하는 구성이 유효하다. 즉, 반도체 칩의 모서리부 근방에 배치된 패드 PD에 대한 패드 구조로서는 본 변형예 4의 구성이 바람직하다.
본 변형예 4에서는 기둥 형상 전극 PE와 보호 절연막 PIF의 접촉 면적을 X방향 및 Y방향으로 증가시킴으로써 기둥 형상 전극 PE와 보호 절연막 PIF의 접합 강도를 강화하여 패드 PD와 기둥 형상 전극 PE의 접합 부분의 접합 강도를 보강할 수 있으므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있다. 또한, 본 변형예 4에서는 개구 영역 OP2의 중심 위치와 기둥 형상 전극 PE의 중심 위치가 X방향 및 Y방향으로 어긋난다. 이에 따라, 열 부하에 기인하는 응력이 가해졌을 때에 역점의 X좌표와 작용점의 X좌표가 어긋나는 동시에 역점의 Y좌표와 작용점의 Y좌표가 어긋나게 된다. 따라서, 반도체 칩의 모서리부 근방에 배치된 패드 PD와 접속된 본딩 핑거 FNG에서는 패드 PD와의 사이에 발생하는 반복 응력이 X방향 및 Y방향 양쪽에서 발생하는 경향이 있다. 이로부터, 반도체 칩의 모서리부 근방에 배치된 패드 PD에 본 변형예 4의 패드 구조를 적용함으로써 기둥 형상 전극 PE와 패드 PD의 접합 부분에 가해지는 응력을 작게 할 수 있으므로 패드 PD와 기둥 형상 전극 PE의 접합 계면에서의 박리를 억제할 수 있다.
<변형예5>
다음으로, 실시형태의 변형예 5에 대하여 설명한다. 도 42는 본 변형예 5의 패드 구조를 나타내는 평면도이다. 상기 실시 형태에서는 도 12에 나타내는 바와 같이 패드 PD의 장변 방향(X 방향)의 오른쪽에 개구 영역 OP2를 형성하고, 왼쪽에 프로브 자국 PM을 형성하는 패드 구조에 관하여 설명하였으나, 도 42에 나타내는 본 변형예 5에서와 같이 패드 PD의 장변 방향(X 방향)의 왼쪽에 개구 영역 OP2를 형성하고, 오른쪽에 프로브 자국 PM을 형성하는 패드 구조를 채택할 수도 있다.
구체적으로, 예컨대 도 11에 나타내는 바와 같이 실시형태의 패드 구조는 2열의 지그재그 배치로 배치된 복수의 패드 중 외주 패드에 적용할 수 있다. 이에 대하여 본 변형예 5의 패드 구조는 2열의 지그재그 배치로 배치된 복수의 패드 중 내주 패드에 적용할 수 있다.
<변형예6>
계속해서, 실시형태의 변형예 6에 대하여 설명한다. 도 43은 본 변형예 6의 패드 구조를 나타내는 평면도이다. 도 43에서와 같이, 패드 PD를 부분적으로 피복하는 표면 보호막(도시 생략)의 일부에는 볼록부 CVX가 형성되어 있다. 이 볼록부 CVX에 의하여, 패드 PD의 X 방향에 있어서 볼록부 CVX의 오른쪽 영역과 볼록부 CVX의 왼쪽 영역을 구별할 수 있다. 즉, 볼록부 CVX를 안표로 삼아 볼록부 CVX의 오른쪽 영역을 개구 영역 OP2가 형성되는 영역으로 인식할 수 있고, 볼록부 CVX의 왼쪽 영역을 프로브 영역 PBR의 일부를 구성하는 부분 영역 PRT가 형성되는 영역으로 인식할 수 있다.
예컨대, 패드 PD에 프로브 핀을 압착하여 전기적 특성 검사를 실시하는 단계에서는 보호 절연막 PIF는 아직 형성되지 않고, 보호 절연막 PIF에 형성되는 개구 영역 OP2도 또한 형성되지 않는다. 따라서, 패드 PD의 표면 영역 중 어느 영역이 개구 영역 OP2 이외의 프로브 영역 PBR일지를 판별하기 어렵다.
이 점에 관하여, 본 변형예 6에서는 패드 PD를 부분적으로 피복하는 표면 보호막의 일부에 볼록부 CVX가 형성되어 있으므로, 볼록부 CVX를 안표로 삼아 볼록부 CVX의 오른쪽 영역을 개구 영역 OP2가 형성되는 영역으로 인식하고, 볼록부 CVX의 왼쪽 영역을 프로브 영역 PBR의 일부를 구성하는 부분 영역 PRT가 형성되는 영역으로 인식할 수 있다. 그 결과, 본 변형예 6에 따르면 실시형태에서와 같은 더미 패드 DP를 형성하지 않고, 볼록부 CVX를 안표로 삼아 볼록부 CVX의 왼쪽 영역(부분 영역 PRT)에 프로브 핀을 압착함으로써 자동적으로 패드 PD의 개구 영역 OP2 이외의 프로브 영역 PBR에 프로브 핀을 압착할 수 있게 된다. 이상과 같이 본 변형예 6에 따르면 패드 PD의 표면 영역 중 개구 영역 OP2 내에 프로브 자국 PM이 형성되는 것을 방지할 수 있다.
<변형예7>
다음으로, 실시형태의 변형예 7에 대하여 설명한다. 도 44는 본 변형예 7의 반도체 장치 SA2의 실장 구성을 나타내는 단면도이다. 도 44에서와 같이, 본 변형예 7의 반도체 장치 SA2는 배선 기판 WB를 가지고, 이 배선 기판 WB의 이면에는 복수의 땜납 볼 SB가 형성되어 있다. 한편, 배선 기판 WB의 표면에는 반도체 칩 CHP1이 탑재되어 있고, 반도체 칩 CHP1에 형성된 기둥 형상 전극 PE는 배선 기판 WB의 표면에 배치된 단자(본딩 핑거)(도시하지 않음)와 접속되어 있다.
또한, 본 변형예 7의 반도체 장치 SA2는 반도체 칩 CHP1 상에 반도체 칩 CHP2가 적층 배치되어 있고, 반도체 칩 CHP2와 배선 기판 WB는 예를 들어 금선으로 이루어지는 와이어 W에 의하여 전기적으로 접속되어 있다. 그리고, 적층 배치된 반도체 칩 CHP1 및 반도체 칩 CHP2를 피복하도록 밀봉 수지 MR이 형성되어 있다. 이와 같이 구성된 본 변형예 7의 반도체 장치 SA2는 예를 들어 도 2에 나타내는 실시형태의 반도체 장치 SA와 마찬가지로 반도체 칩 CHP1이 기둥 형상 전극 PE에 의하여 배선 기판 WB와 접속되어 있으므로, 본 변형예 7의 반도체 장치SA2에 대해서도 상기 실시형태의 기술적 사상을 적용할 수 있다.
특히, 본 변형예 7에서는 밀봉 수지 MR이 존재하고, 이 밀봉 수지 MR을 형성하는 공정에서도 열 부하가 가해지므로 본 변형예 7에 실시형태의 기술적 사상을 적용하는 기술적 의의는 크다.
또한, 도시하지는 않지만 본 실시형태의 기술적 사상은 예를 들어 방열판을 가지는 반도체 장치나, 제1 반도체 장치 상에 별도의 제2 반도체 장치를 탑재한 소위 POP(Package On Package) 구조의 반도체 장치 등에 폭넓게 적용할 수 있다.
이상으로, 본 발명자에 의하여 이루어진 발명을 그 실시형태에 기초하여 구체적으로 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 각각을 조합시켜서 실시할 수 있는 것은 말할 필요도 없다.
상기 실시 형태에서는 반도체 장치의 패키지 형태로서 BGA(Ball Grid Array)를 예로 들어 설명하였으나, 상기 실시형태의 기술적 사상은 예를 들어 LGA(Land Grid Array)라 불리는 패키지 형태에 적용할 수도 있다.
OP2 : 개구 영역
PBR : 프로브 영역
PD : 패드
PE : 기둥 형상 전극

Claims (18)

  1. (a) 제1면 및 상기 제1면에 형성된 본딩 핑거를 가지는 배선 기판,
    (b) 주면, 상기 주면 상에 형성된 패드, 상기 패드 상에 형성된 보호 절연막 및 상기 보호 절연막으로부터 노출된 상기 패드의 개구 영역 상에 형성된 기둥 형상 전극을 가지는 반도체 칩으로서, 상기 주면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 기둥 형상 전극을 개재하여 상기 배선 기판의 상기 본딩 핑거와 전기적으로 접속된 상기 반도체 칩을 포함하고,
    상기 보호 절연막으로 피복된 상기 패드의 프로브 영역에는 프로브 자국이 형성되며,
    상기 기둥 형상 전극은 상기 개구 영역 상에 형성된 제1 부분과, 상기 프로브 영역을 피복하는 상기 보호 절연막 상에 형성된 제2 부분을 가지고,
    상기 개구 영역의 중심 위치는 상기 본딩 핑거와 대향하는 상기 기둥 형상 전극의 중심 위치로부터 어긋나 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 프로브 영역은 상기 개구 영역 이외의 영역으로서, 상기 보호 절연막을 제거했을 경우에 노출되는 상기 패드의 표면 영역인 반도체 장치.
  3. 제1항에 있어서,
    상기 기둥 형상 전극의 상기 제2 부분은 상기 프로브 자국을 향하여 연장되어 있는 반도체 장치.
  4. 제3항에 있어서,
    평면에서 보았을 때, 상기 기둥 형상 전극의 상기 제2 부분은 상기 프로브 자국을 내포하고 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 패드는 장방형 형상을 하고 있고,
    상기 개구 영역과 상기 프로브 자국은 상기 패드의 장변 방향으로 나란히 배열되어 있는 반도체 장치.
  6. 제5항에 있어서,
    상기 본딩 핑거와 대향하는 상기 기둥 형상 전극의 중심 위치와 상기 개구 영역의 중심 위치의 어긋남은 상기 패드의 장변 방향으로 발생하고 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 반도체 칩에는 더미 패드가 형성되고,
    상기 더미 패드는 상기 개구 영역을 형성하기 전의 상기 패드의 표면 영역 내에서의 상기 프로브 영역의 위치를 특정하는 기능을 가지는 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 칩에는 복수의 상기 패드의 배열 방향을 따라 상기 더미 패드가 배치되고,
    상기 더미 패드의 표면 영역을 상기 배열 방향을 따라 평행 이동시켰을 때, 상기 더미 패드의 표면 영역과 겹치는 상기 패드의 표면 영역이 상기 패드의 상기 프로브 영역에 포함되도록 상기 더미 패드가 배치되어 있는 반도체 장치.
  9. 제1항에 있어서,
    상기 패드를 부분적으로 피복하도록 상기 주면 상에 형성된 표면 보호막을 가지고,
    상기 표면 보호막으로부터 노출된 상기 패드의 노출 영역은 상기 개구 영역과 상기 프로브 영역으로 이루어지며,
    상기 표면 보호막에는 평면에서 보았을 때 상기 개구 영역과 상기 프로브 영역의 일부를 구성하는 부분 영역을 구별하는 기능을 가지는 볼록부가 형성되어 있는 반도체 장치.
  10. (a) 제1면 및 상기 제1면에 형성된 본딩 핑거를 가지는 배선 기판,
    (b) 주면, 상기 주면 상에 형성된 패드, 상기 패드 상에 형성된 보호 절연막 및 상기 보호 절연막으로부터 노출된 상기 패드의 개구 영역 상에 형성된 기둥 형상 전극을 가지는 반도체 칩으로서, 상기 주면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 기둥 형상 전극을 개재하여 상기 배선 기판의 상기 본딩 핑거와 전기적으로 접속된 상기 반도체 칩을 포함하고,
    상기 보호 절연막으로 피복된 상기 패드의 프로브 영역에는 프로브 자국이 형성되며,
    상기 기둥 형상 전극은 상기 개구 영역 상에 형성된 제1 부분과, 상기 프로브 영역을 피복하는 상기 보호 절연막 상에 형성된 제2 부분을 가지며,
    평면에서 보았을 때, 상기 기둥 형상 전극은 상기 기둥 형상 전극의 복수의 전극 단부 중 상기 프로브 자국에 가장 가까운 제1 전극 단부, 및 상기 제1 전극 단부와 대향하는 제2 전극 단부를 가지고,
    평면에서 보았을 때, 상기 개구 영역은 상기 개구 영역의 복수의 개구 단부 중 상기 프로브 자국에 가장 가까운 제1 개구 단부, 및 상기 제1 개구 단부와 대향하는 제2 개구 단부를 가지며,
    평면에서 보았을 때, 상기 기둥 형상 전극의 상기 제1 전극 단부로부터 상기 개구 영역의 상기 제1 개구 단부까지의 간격은 상기 기둥 형상 전극의 상기 제2 전극 단부로부터 상기 개구 영역의 상기 제2 개구 단부까지의 간격보다 큰 반도체 장치.
  11. 제10항에 있어서,
    상기 프로브 영역은 상기 개구 영역 이외의 영역으로서, 상기 보호 절연막을 제거했을 경우에 노출되는 상기 패드의 표면 영역인 반도체 장치.
  12. 제11항에 있어서,
    상기 기둥 형상 전극의 상기 제2 부분은 상기 프로브 자국을 향하여 연장되어 있는 반도체 장치.
  13. 제12항에 있어서,
    평면에서 보았을 때, 상기 기둥 형상 전극의 상기 제2 부분은 상기 프로브 자국을 내포하고 있는 반도체 장치.
  14. 제10항에 있어서,
    상기 패드는 장방형 형상을 하고 있고,
    상기 개구 영역과 상기 프로브 자국은 상기 패드의 장변 방향으로 나란히 배열되어 있는 반도체 장치.
  15. 제14항에 있어서,
    상기 기둥 형상 전극의 상기 제1 전극 단부 및 상기 제2 전극 단부와, 상기 개구 영역의 상기 제1 개구 단부 및 상기 제2 개구 단부는 상기 패드의 상기 장변 방향을 따라 나란히 배열되어 있는 반도체 장치.
  16. 제10항에 있어서,
    상기 반도체 칩에는 더미 패드가 형성되고,
    상기 더미 패드는 상기 개구 영역을 형성하기 전의 상기 패드의 표면 영역 내에서의 상기 프로브 영역의 위치를 특정하는 기능을 가지는 반도체 장치.
  17. 제16항에 있어서,
    상기 반도체 칩에는 복수의 상기 패드의 배열 방향을 따라 상기 더미 패드가 배치되고,
    상기 더미 패드의 표면 영역을 상기 배열 방향을 따라 평행 이동시켰을 때, 상기 더미 패드의 표면 영역과 겹치는 상기 패드의 표면 영역이 상기 패드의 상기 프로브 영역에 포함되도록 상기 더미 패드가 배치되어 있는 반도체 장치.
  18. 제10항에 있어서,
    상기 패드를 부분적으로 피복하도록 상기 주면 상에 형성된 표면 보호막을 가지고,
    상기 표면 보호막으로부터 노출된 상기 패드의 노출 영역은 상기 개구 영역과 상기 프로브 영역으로 이루어지며,
    상기 표면 보호막에는 평면에서 보았을 때 상기 개구 영역과 상기 프로브 영역의 일부를 구성하는 부분 영역을 구별하는 기능을 가지는 볼록부가 형성되어 있는 반도체 장치.
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