JP6901921B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、配線基板上に半導体チップをフリップチップ接続した半導体装置に好適に利用できるものである。

配線基板上に半導体チップをフリップチップ接続して半導体装置を製造することができる。

特開２０１３−２１１５１１号公報（特許文献１）には、半導体チップの電極パッド上に形成されているＣｕピラーと、配線基板の接続端子とを、半田を介して接続した半導体装置に関する技術が記載されている。

非特許文献１には、半田接合部のエレクトロマイグレーションに関する技術が記載されている。

特開２０１３−２１１５１１号公報

P. Liu, A. Overson, and D. Goyal, "Key Parameters for Fast Ni Dissolution during Electromigration of Sn0.7Cu Solder Joint" 2015 Electronic Components & Technology Conference, pp.99-105, 2015.

配線基板上に半導体チップをフリップチップ接続した半導体装置において、信頼性を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、配線基板と、前記配線基板上に搭載された半導体チップとを有している。前記半導体チップは、第１絶縁膜と、前記第１絶縁膜上に形成されたパッドと、前記パッドの一部を露出する第１開口部を有する第２絶縁膜と、前記第１開口部から露出する前記パッド上に形成されたピラー電極と、を有している。前記配線基板は、端子と、前記端子の一部を露出する第２開口部を有する第３絶縁膜と、を有している。前記半導体チップの前記ピラー電極と、前記配線基板の前記端子とは、半田層を介して接続されている。前記第２絶縁膜の第１主面からの前記ピラー電極の第１厚さは、前記第３絶縁膜の第２主面からの前記半田層の第２厚さの半分以上で、かつ前記第２厚さ以下である。

一実施の形態によれば、半導体装置の信頼性を向上させることができる。

一実施の形態の半導体チップの全体平面図である。 一実施の形態の半導体チップの断面図である。 一実施の形態の半導体チップの全体平面図である。 一実施の形態の半導体装置の上面図である。 図４の半導体装置の下面図である。 図４の半導体装置の断面図である。 図４の半導体装置の要部断面図である。 図４の半導体装置に用いられている配線基板の上面図である。 図８の配線基板の上面図である。 図８の配線基板の断面図である。 図８の配線基板の要部断面図である。 図３の半導体チップを搭載する場合の配線基板の上面図である。 一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態の半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の断面図である。 図１６の一部を拡大して示す部分拡大断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の断面図である。 一実施の形態の半導体チップの要部断面図である。 一実施の形態の半導体チップの要部平面図である。 一実施の形態の半導体チップの要部断面図である。 一実施の形態の半導体チップの製造工程中の要部断面図である。 図２３に続く半導体チップの製造工程中の要部断面図である。 図２４に続く半導体チップの製造工程中の要部断面図である。 図２５に続く半導体チップの製造工程中の要部断面図である。 図２６に続く半導体チップの製造工程中の要部断面図である。 図２７に続く半導体チップの製造工程中の要部断面図である。 図２８に続く半導体チップの製造工程中の要部断面図である。 図２９に続く半導体チップの製造工程中の要部断面図である。 図３０に続く半導体チップの製造工程中の要部断面図である。 図３１に続く半導体チップの製造工程中の要部断面図である。 図３２に続く半導体チップの製造工程中の要部断面図である。 図３３に続く半導体チップの製造工程中の要部断面図である。 図３４に続く半導体チップの製造工程中の要部断面図である。 図３５と同じ半導体チップの製造工程中の要部断面図である。 ピラー電極の厚さと、ピラー電極から層間絶縁膜に加わる応力との相関を、シミュレーションによって調べた結果を示すグラフである。 ピラー電極の直径と、ピラー電極から層間絶縁膜に加わる応力との相関を、シミュレーションによって調べた結果を示すグラフである。 図４の半導体装置の要部平面図である。 半導体基板の厚さと、ピラー電極から層間絶縁膜に加わる応力との相関を、シミュレーションによって調べた結果を示すグラフである。 第１変形例の半導体装置の要部断面図である。 第１変形例の半導体装置の要部平面図である。 第１変形例の半導体装置の効果を説明するための説明図である。 第２変形例の半導体装置の要部平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態）
＜半導体チップの全体構造について＞
図１は、本実施の形態の半導体チップＣＰの全体平面図であり、半導体チップＣＰにおけるピラー電極ＰＬのレイアウト例が示されている。図２は、半導体チップＣＰの概念的な断面図であり、図１のＡ１−Ａ１線における半導体チップＣＰの断面図が、図２にほぼ対応している。

本実施の形態の半導体チップＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体チップＣＰの上面が示されている。なお、半導体チップＣＰにおいて、パッドＰＤあるいはパッドＰＤ上のピラー電極ＰＬが形成された側の主面を、半導体チップＣＰの上面と呼び、上面とは反対側の主面を、半導体チップＣＰの裏面と呼ぶものとする。

図１および図２に示されるように、半導体チップＣＰは、上面側に、複数のパッド（パッド電極、電極パッド、ボンディングパッド）ＰＤと、複数のパッドＰＤ上にそれぞれ形成された複数のピラー電極（Ｃｕピラー、柱状電極）ＰＬを有している。各ピラー電極ＰＬは、半導体チップＣＰの上面から突出している。このため、ピラー電極ＰＬを突起電極とみなすこともできる。

複数のピラー電極ＰＬは、半導体チップＣＰの複数のパッドＰＤ上にそれぞれ形成されているため、平面視において、半導体チップＣＰにおけるパッドＰＤの配列とピラー電極ＰＬの配列とは、同じである。すなわち、パッドＰＤとその上に形成されたピラー電極ＰＬとは、対をなしている。パッドＰＤおよびその上に形成されたピラー電極ＰＬは、半導体チップＣＰの外部接続用の端子として機能する。各ピラー電極ＰＬの先端面（上面）上には、後述の半田層ＳＤ１が形成されているが、図２では半田層ＳＤ１の図示は省略している。なお、ピラー電極ＰＬにおいて、パッドＰＤに接続する側とは反対側の面（主面）が、ピラー電極ＰＬの先端面（上面）である。

他の形態として、半導体チップＣＰの複数のパッドＰＤが、その上にピラー電極ＰＬが形成されるパッド（ＰＤ）だけでなく、その上にピラー電極ＰＬが形成されないパッド（ＰＤ）を含む場合もあり得る。この場合、その上にピラー電極ＰＬが形成されないパッド（ＰＤ）は、全体が後述の絶縁膜ＰＡで覆われる。すなわち、電気的特性（グランド特性など）に応じて、半導体チップＣＰが有する複数のパッドＰＤのうちの一部のパッドについては、全体を後述の絶縁膜ＰＡで覆うことで、後述の配線基板ＣＢの端子ＴＥとは電気的に接続しないパッドとすることも可能である。

半導体チップＣＰの平面形状は、四角形状であり、より特定的には、矩形状であるが、矩形の角に丸みを持たせることもできる。図１の場合は、半導体チップＣＰの上面（上面のほぼ全体）において、複数のピラー電極ＰＬがアレイ状（行列状）に配列している。すなわち、図１の場合は、複数のピラー電極ＰＬは、半導体チップＣＰの上面において、エリアアレイ配置で設けられている。

また、ピラー電極ＰＬの配列（アレイ状の配列）において、列毎に１／２ピッチずつ配列をずらすことにより、複数のピラー電極ＰＬを、いわゆる千鳥配列で配列させることもでき、その場合（千鳥配列の場合）が図３に示されている。図３も、図１と同様に、半導体チップＣＰの全体平面図であり、半導体チップＣＰにおけるピラー電極ＰＬの他のレイアウト例が示されている。

＜半導体装置の構造について＞
図４および図５は、本実施の形態の半導体装置ＰＫＧを示す平面図であり、図４は、半導体装置ＰＫＧの上面図が示され、図５は、半導体装置ＰＫＧの下面図が示されている。図６は、本実施の形態の半導体装置ＰＫＧを示す断面図であり、図４および図５のＡ２−Ａ２線における半導体装置ＰＫＧの断面図が、図６にほぼ対応している。図７は、本実施の形態の半導体装置ＰＫＧの要部断面図であり、図６における点線で囲まれた領域ＲＧ１の拡大図が示されている。すなわち、図７は、半導体チップＣＰのピラー電極ＰＬと配線基板ＣＢの端子ＴＥとの接合部近傍の領域の拡大図に対応している。図８は、半導体装置ＰＫＧに用いられている配線基板ＣＢの上面図であり、図９は、配線基板ＣＢの下面図であり、図１０は、配線基板ＣＢの断面図であり、図１１は、配線基板ＣＢの要部断面図である。図８および図９のＡ３−Ａ３線における配線基板ＣＢの断面図が、図１０にほぼ対応している。図８において、点線で示される領域ＣＹが、半導体チップＣＰが搭載される領域（チップ搭載領域）に対応している。また、図１１は、図１０における点線で囲まれた領域ＲＧ２の拡大図に対応している。なお、図６と図１０とは、同じ断面であり、図７と図１１とは、同じ断面である。

図４〜図７に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰを備えた半導体パッケージ形態の半導体装置である。

図４〜図７に示されるように、本実施の形態の半導体装置（半導体パッケージ）ＰＫＧは、配線基板ＣＢと、配線基板ＣＢの上面ＣＢａ上に搭載（配置）された半導体チップＣＰと、半導体チップＣＰと配線基板ＣＢとの間を満たす樹脂部（アンダーフィル樹脂）ＵＦＲと、配線基板ＣＢの下面ＣＢｂに設けられた複数の半田ボール（外部端子、バンプ電極、半田バンプ）ＢＬと、を有している。

半導体装置ＰＫＧにおいて、半導体チップＣＰは、配線基板ＣＢの上面ＣＢａにフリップチップ実装されている。すなわち、半導体チップＣＰは、半導体チップＣＰの裏面側が上方を向き、半導体チップＣＰの上面が配線基板ＣＢの上面ＣＢａに対向する向きで、複数のピラー電極ＰＬを介して、配線基板ＣＢの上面ＣＢａ上に搭載（実装）されている。従って、半導体チップＣＰは、配線基板ＣＢの上面ＣＢａにフェイスダウンボンディングされている。

半導体チップＣＰの上面の複数のピラー電極ＰＬは、配線基板ＣＢの上面ＣＢａの複数の端子（ランド、導電性ランド、ボンディングリード、ボンディングフィンガ、基板側端子、電極）ＴＥに、それぞれ半田層（半田材、半田部）ＳＤを介して接合されている。すなわち、ピラー電極ＰＬと端子ＴＥとの間には、半田（半田材）からなる半田層ＳＤが介在しており、その半田層ＳＤによってピラー電極ＰＬと端子ＴＥとが接合されて電気的に接続されている。このため、半導体チップＣＰの上面の複数のピラー電極ＰＬは、配線基板ＣＢの上面ＣＢａの複数の端子ＴＥに、それぞれ半田層ＳＤを介して電気的かつ機械的に接続されている。従って、半導体チップＣＰの複数のパッドＰＤは、配線基板ＣＢの上面ＣＢａの複数の端子ＴＥに、ピラー電極ＰＬおよび半田層ＳＤを介してそれぞれ電気的に接続されている。これにより、半導体チップＣＰに形成された半導体集積回路は、パッドＰＤおよびピラー電極ＰＬを介して配線基板ＣＢの上面ＣＢａの端子ＴＥに電気的に接続される。

なお、本願において、半田または半田材というときは、錫と鉛を含む合金に限定されるものではなく、鉛フリー半田（無鉛はんだ）も含むものとする。フリップチップ接続に使用される鉛フリー半田（無鉛はんだ）は、錫に対して、銀、亜鉛、銅、ニッケル、ビスマス、アンチモンのいずれか１種類以上の元素を含む合金が好適に使用される。

半導体装置ＰＫＧにおいて、半導体チップＣＰと配線基板ＣＢの上面ＣＢａとの間に、アンダーフィル樹脂としての樹脂部ＵＦＲが充填されている。樹脂部ＵＦＲにより、半導体チップＣＰのピラー電極ＰＬと配線基板ＣＢの端子ＴＥとの接続部を封止して保護することができる。また、半導体チップＣＰと配線基板ＣＢとの熱膨張率の差による負担がピラー電極ＰＬと端子ＴＥとの接続部に加わるのを、樹脂部ＵＦＲにより緩衝することができる。これにより、半導体装置ＰＫＧの信頼性を向上させることができる。樹脂部ＵＦＲは、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料（例えば熱硬化性樹脂材料）からなり、フィラー（シリカなど）を含有することもできる。

配線基板（パッケージ基板）ＣＢは、その厚さと交差する平面形状が矩形（四角形）であり、一方の主面である上面ＣＢａと、上面ＣＢａとは反対側の主面である下面ＣＢｂとを有している。配線基板ＣＢの上面ＣＢａのうち、チップ搭載領域（半導体チップＣＰを搭載する領域）には、半導体チップＣＰの上面におけるピラー電極ＰＬの配列に対応した配列で、複数の端子ＴＥが配列している。すなわち、配線基板ＣＢの上面ＣＢａのチップ搭載領域（ＣＹ）に半導体チップＣＰを搭載したときに、半導体チップＣＰの複数のピラー電極ＰＬと配線基板ＣＢの複数の端子ＴＥとがそれぞれ対向するように、配線基板ＣＢの上面ＣＢａのチップ搭載領域に複数の端子ＴＥが配列している。

このため、配線基板ＣＢの上面ＣＢａのチップ搭載領域（ＣＹ）における端子ＴＥの配列の仕方は、半導体チップＣＰの上面におけるピラー電極ＰＬの配列と同じである。このため、上記図１のように、半導体チップＣＰの上面において複数のピラー電極ＰＬがアレイ状に配列している場合には、図８のように、配線基板ＣＢの上面ＣＢａのチップ搭載領域（ＣＹ）において、複数の端子ＴＥはアレイ状に配列している。また、上記図３のように、半導体チップＣＰの上面において複数のピラー電極ＰＬが千鳥配列で配列している場合には、図１２のように、配線基板ＣＢの上面ＣＢａのチップ搭載領域（ＣＹ）において、複数の端子ＴＥも千鳥配列で配列している。図１２も、図８と同様に、配線基板の上面図であり、上記図３の半導体チップを搭載する場合の配線基板ＣＢにおける端子ＴＥのレイアウト例が示されている。

なお、配線基板ＣＢの上面ＣＢａのチップ搭載領域とは、配線基板ＣＢの上面ＣＢａ上に半導体チップＣＰを搭載した後の段階では、配線基板ＣＢの上面ＣＢａのうち半導体チップＣＰを搭載した領域、すなわち、配線基板ＣＢの上面ＣＢａのうち半導体チップＣＰと平面視で重なる領域に対応する。また、配線基板ＣＢの上面ＣＢａのチップ搭載領域とは、配線基板ＣＢの上面ＣＢａ上に半導体チップＣＰを搭載する前の段階では、配線基板ＣＢの上面ＣＢａのうち、後で半導体チップＣＰを搭載する予定の領域（チップ搭載予定領域）に対応する。従って、配線基板ＣＢの上面ＣＢａにおけるチップ搭載領域とは、半導体チップＣＰの搭載前と搭載後とで、同じ領域を指す。すなわち、配線基板ＣＢの上面ＣＢａのうち、半導体チップＣＰを搭載したときに半導体チップＣＰと平面視で重なる領域が、半導体チップＣＰの搭載前か搭載後かにかかわらず、チップ搭載領域である。ここで、平面視とは、配線基板ＣＢの上面ＣＢａに平行な平面で見た場合を言う。

また、後述の図１４には、半導体装置ＰＫＧの製造に用いられる配線基板ＣＢが示されている。後述の図１４の配線基板ＣＢにおいては、配線基板ＣＢの上面ＣＢａの端子ＴＥ上に半田層ＳＤ２が形成されているが、図４〜図７に示される製造後の半導体装置ＰＫＧでは、この配線基板ＣＢの端子ＴＥ上の半田層ＳＤ２と、実装前の半導体チップＣＰのピラー電極ＰＬ上に形成されていた半田層ＳＤ１とが、溶融・再固化により一体化して、半田層ＳＤとなっている。半導体装置ＰＫＧにおいては、半導体チップＣＰのピラー電極ＰＬは、配線基板ＣＢの端子ＴＥに、半田層ＳＤを介して接合されて固定されている。

また、半導体装置ＰＫＧにおいて、配線基板ＣＢの下面ＣＢｂには、半田ボールＢＬを接続するための導電性のランド（電極、パッド、端子）ＬＡが複数形成されている。

配線基板ＣＢは、例えば、複数の絶縁体層（誘電体層）と、複数の導体層（配線層、導体パターン層）とを積層して一体化した多層配線基板（多層基板）である。配線基板ＣＢの上面ＣＢａの端子ＴＥは、配線基板ＣＢの配線や配線基板ＣＢのビアの内部に形成されたビア配線などを介して、配線基板ＣＢの下面ＣＢｂのランドＬＡに電気的に接続されている。

なお、図６、図７および図１０では、図面の簡略化のために、配線基板ＣＢの上面ＣＢａの端子ＴＥと配線基板ＣＢの下面ＣＢｂのランドＬＡと、配線基板ＣＢの上面ＣＢａ側のレジスト層ＳＲ１と、配線基板ＣＢの下面ＣＢｂ側のレジスト層ＳＲ２とを除き、配線基板ＣＢを構成する複数の絶縁体層および配線層を個別の層に分けずに一体化して基材層（ベース層）ＢＳとして示してある。このため、図６、図７および図１０では、配線基板ＣＢを構成する基材層ＢＳの上面上に端子ＴＥが形成され、基材層ＢＳの下面上にランドＬＡが形成されているが、この基材層ＢＳは、実際には、複数の絶縁体層とその複数の絶縁体層の相互間に介在する配線層とを含む積層構造を有している。すなわち、配線基板ＣＢは、複数の導体層（配線層、導体パターン層）を有しているが、その複数の導体層のうちの最上層の導体層に、複数の端子ＴＥが形成され、その複数の導体層のうちの最下層の導体層に、複数のランドＬＡが形成されている。

配線基板ＣＢの最上層には、絶縁膜（絶縁層）であるレジスト層（ソルダレジスト層、半田レジスト層）ＳＲ１が形成されており、端子ＴＥは、レジスト層ＳＲ１の開口部ＯＰ１から露出されている。すなわち、レジスト層ＳＲ１は、配線基板ＣＢの最上層の膜（絶縁膜）である。また、配線基板ＣＢの最下層には、絶縁膜（絶縁層）であるレジスト層（ソルダレジスト層、半田レジスト層）ＳＲ２が形成されており、ランドＬＡは、レジスト層ＳＲ２の開口部ＯＰ２から露出されている。レジスト層ＳＲ１，ＳＲ２は、いずれも半田レジスト層として機能する絶縁膜である。

すなわち、配線基板ＣＢを構成する基材層ＢＳの上面上には、複数の端子ＴＥを含む導体層が形成され、その導体層を覆うように、基材層ＢＳの上面上にレジスト層ＳＲ１が形成されており、そのレジスト層ＳＲ１が、配線基板ＣＢの最上層を構成しているが、各端子ＴＥは、レジスト層ＳＲ１の開口部ＯＰ１から露出されている。なお、平面視において、開口部ＯＰ１は端子ＴＥに内包されており、開口部ＯＰ１の平面寸法（平面積）は、端子ＴＥの平面寸法（平面積）よりも小さい。このため、各端子ＴＥの外周部はレジスト層ＳＲ１で覆われており、各端子ＴＥの中央付近は、レジスト層ＳＲ１で覆われずにレジスト層ＳＲ１の開口部ＯＰ１から露出されている。

配線基板ＣＢの上面ＣＢａは、主として配線基板ＣＢのレジスト層ＳＲ１の上面ＳＲ１ａにより構成されている。なお、レジスト層ＳＲ１の上面ＳＲ１ａは、基材層ＢＳとは反対側の面（主面）である。このため、レジスト層ＳＲ１の上面ＳＲ１ａは、配線基板ＣＢ上に半導体チップＣＰが搭載された状態で、半導体チップＣＰに対向する側の主面である。

端子ＴＥは、銅（Ｃｕ）層ＴＥ１と銅層ＴＥ１上のニッケル（Ｎｉ）層ＴＥ２との積層膜からなる。ニッケル層ＴＥ２は、めっき法により形成されためっき層（ニッケルめっき層）であり、レジスト層ＳＲ１の開口部ＯＰ１から露出される部分の銅層ＴＥ１上に形成されている。これは、配線基板ＣＢを製造する際に、開口部ＯＰ１を有するレジスト層ＳＲ１を形成した後に、開口部ＯＰ１から露出される部分の銅層ＴＥ１上に、ニッケル層ＴＥ２となるニッケルめっき層を形成したからである。このため、各端子ＴＥにおいて、ニッケル層ＴＥ２は銅層ＴＥ１の上面全体に形成されているのではなく、開口部ＯＰ１から露出されている部分の銅層ＴＥ１上に形成されており、レジスト層ＳＲ１で覆われた部分の銅層ＴＥ１上には、ニッケル層ＴＥ２は形成されていない。このため、各端子ＴＥは、レジスト層ＳＲ１で覆われずに開口部ＯＰ１から露出されている部分は、銅層ＴＥ１とその上のニッケル層ＴＥ２との積層構造を有しているが、レジスト層ＳＲ１で覆われた部分は、銅層ＴＥ１からなる。

また、配線基板ＣＢを構成する基材層ＢＳの下面上には、複数のランドＬＡを含む導体層が形成され、その導体層を覆うように、基材層ＢＳの下面上にレジスト層ＳＲ２が形成されており、そのレジスト層ＳＲ２が、配線基板ＣＢの最下層を構成しているが、各ランドＬＡは、レジスト層ＳＲ２の開口部ＯＰ２から露出されている。なお、平面視において、開口部ＯＰ２はランドＬＡに内包されており、開口部ＯＰ２の平面寸法（平面積）は、ランドＬＡの平面寸法（平面積）よりも小さい。このため、各ランドＬＡの外周部はレジスト層ＳＲ２で覆われており、各ランドＬＡの中央付近は、レジスト層ＳＲ２で覆われずにレジスト層ＳＲ２の開口部ＯＰ２から露出されている。

配線基板ＣＢにおいて、レジスト層ＳＲ１の開口部ＯＰ１は、チップ搭載領域に、端子ＴＥの配列と同じ配列で、従って半導体チップＣＰの端子ＴＥの配列と同じ配列で、設けられている。このため、配線基板ＣＢのチップ搭載領域に、レジスト層ＳＲ１の開口部ＯＰ１は複数形成されており、１つの開口部ＯＰ１から１つの端子ＴＥが露出されている。

配線基板ＣＢの下面ＣＢｂにおいて、ランドＬＡは、アレイ状（エリアアレイ状）に配列している。各ランドＬＡには、突起電極として半田ボールＢＬが接続（形成）されている。このため、半導体装置ＰＫＧにおいては、配線基板ＣＢの下面ＣＢｂに複数の半田ボールＢＬがアレイ状に配置された状態となっており、それら複数の半田ボールＢＬは、半導体装置ＰＫＧの外部端子（外部接続用端子）として機能することができる。

半導体チップＣＰの各ピラー電極ＰＬは、半田層ＳＤを介して配線基板ＣＢの上面ＣＢａの各端子ＴＥに電気的に接続され、更に、配線基板ＣＢの配線やビア配線を介して、配線基板ＣＢの下面ＣＢｂのランドＬＡおよびランドＬＡに接続された半田ボールＢＬに電気的に接続されている。また、配線基板ＣＢの下面ＣＢｂに配置された複数の半田ボールＢＬが、半導体チップＣＰのピラー電極ＰＬに電気的に接続していない半田ボールを含むこともでき、それを放熱用に用いることもできる。

＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置ＰＫＧの製造工程について説明する。図１３は、本実施の形態の半導体装置ＰＫＧの製造工程を示すプロセスフロー図である。図１４〜図１９は、本実施の形態の半導体装置の製造工程を示す断面図である。図１４〜図１６、図１８および図１９には、上記図３に対応する断面が示されている。また、図１７は、図１６の一部を拡大して示す部分拡大断面図であり、における点線で囲まれた領域ＲＧ３の拡大図が示されている。

半導体装置ＰＫＧを製造するには、まず、半導体チップＣＰと配線基板ＣＢとを準備（用意）する（図１３のステップＳ１，Ｓ２）。

半導体チップＣＰは、上記図１〜図３に示されており、上述のように、半導体チップＣＰは、複数のパッドＰＤと、複数のパッドＰＤ上にそれぞれ形成された複数のピラー電極ＰＬとを有している。

また、配線基板ＣＢは、上記図８〜図１１に示されており、上述のように、配線基板ＣＢは、上面ＣＢａのチップ搭載領域に形成された複数の端子ＴＥと、下面ＣＢｂに形成された複数のランドＬＡとを有している。

配線基板ＣＢは、種々の製法により作製することができる。例えば、ビルドアップ法、サブトラクティブ法、印刷法、シート積層法、セミアディティブ法、またはアディティブ法などを用いて配線基板ＣＢを作製することができる。

先にステップＳ１で半導体チップＣＰを準備してからステップＳ２で配線基板ＣＢを準備しても、先にステップＳ２で配線基板ＣＢを準備してからステップＳ１で半導体チップＣＰを準備しても、あるいは、ステップＳ１とステップＳ２とを同時に行って配線基板ＣＢと半導体チップＣＰとを同時に準備してもよい。

半導体装置ＰＫＧの製造に用いる配線基板ＣＢにおいては、図１４に示されるように、配線基板ＣＢの上面ＣＢａの端子ＴＥ上に、半田（半田材）からなる半田層（半田材、半田部）ＳＤ２が形成されている。すなわち、端子ＴＥ上に半田層ＳＤ２が形成された配線基板ＣＢをステップＳ２で準備（製造）する。

他の形態として、ステップＳ２で、端子ＴＥ上に半田層ＳＤ２が形成されていない配線基板ＣＢを準備してから、後述のステップＳ３のフリップチップ実装工程を行う前に、配線基板ＣＢの端子ＴＥ上に半田層ＳＤ２を形成することもできる。

半田層ＳＤ２は、レジスト層ＳＲ１の開口部ＯＰ１から露出される部分の端子ＴＥに形成されており、従って、端子ＴＥを構成するニッケル層ＴＥ２上に形成されている。半田層ＳＤ２は、例えば、めっき法を用いて形成することができる。

また、半導体装置ＰＫＧの製造に用いる半導体チップＣＰにおいては、後述の図１５、図２０、図２２、図３５および図３６にも示されるように、半導体チップＣＰの複数のピラー電極ＰＬのそれぞれの先端面上に、半田層ＳＤ１が形成されている。すなわち、ピラー電極ＰＬ上に半田層ＳＤ１が形成された半導体チップＣＰをステップＳ１で準備（製造）する。

次に、フリップチップ接続工程を行う（図１３のステップＳ３）。ステップＳ３は、具体的には、次のようにして行うことができる。

すなわち、図１５に示されるように、半導体チップＣＰの上面が配線基板ＣＢの上面ＣＢａに対向する向きで、配線基板ＣＢの上面ＣＢａのチップ搭載予定領域の上方に、ツール（図示せず）で保持した半導体チップＣＰを配置する。それから、ツールで保持した半導体チップＣＰを配線基板ＣＢの上面ＣＢａに近づけ、半導体チップＣＰのピラー電極ＰＬの先端面の半田層ＳＤ１を、配線基板ＣＢの端子ＴＥ上の半田層ＳＤ２に接触させる。この際、半導体チップＣＰの複数のピラー電極ＰＬが配線基板ＣＢの複数の端子ＴＥにそれぞれ対向するように、半導体チップＣＰが配線基板ＣＢに対して位置合わせされている。また、この際、半田層ＳＤ１または半田層ＳＤ２の少なくとも一方が、接触後に変形する程度の硬さになるまで、予め加熱されていてもよい。

次に、半田層ＳＤ１および半田層ＳＤ２が融点以上になるまで加熱する。半田材層Ｄ１と半田層ＳＤ２とを接触させた状態で加熱する場合は、半導体チップＣＰを加熱すれば、半田層ＳＤ１からの熱伝達により半田層ＳＤ２も加熱することができる。半田層ＳＤ１および半田層ＳＤ２がそれぞれ溶融すると、半田層ＳＤ１を構成していた半田材と半田層ＳＤ２を構成していた半田材とが、溶融して一体化する。その後、溶融半田を冷却して固化することにより、ピラー電極ＰＬと端子ＴＥとを接続する半田層ＳＤが形成される。半田層ＳＤは、溶融して再固化した半田層ＳＤ１，ＳＤ２からなる。半田層ＳＤは、半導体チップＣＰのピラー電極ＰＬと配線基板ＣＢの端子ＴＥの間に介在して、半導体チップＣＰのピラー電極ＰＬと配線基板ＣＢの端子ＴＥとを、電気的かつ機械的に接続する。図１６には、この段階が示されている。

また、半田層ＳＤ１と半田層ＳＤ２とが溶融して一体化すると、一体化した溶融半田は、表面張力により、物理的に安定な形状となるように変形し、すなわち、球形に類似した形状になる。このため、その溶融半田が固化して形成された半田層ＳＤは、配線基板ＣＢのレジスト層ＳＲ１とピラー電極ＰＬの先端面との間の高さ位置においては、球形に類似した形状になる（図１７参照）。

このようにしてフリップチップ接続工程が行われ、半導体チップＣＰが配線基板ＣＢの上面ＣＢａ上に搭載されるとともに、半導体チップＣＰの複数のピラー電極ＰＬが、配線基板ＣＢの複数の端子ＴＥに、それぞれ半田層ＳＤを介して接合される。これにより、半導体チップＣＰは配線基板ＣＢに固定される。

また、フリップチップ接続の際、接続部の金属酸化膜の除去のために、フラックスを好適に用いることができる。例えば、配線基板ＣＢ上に半導体チップＣＰを搭載する前に、配線基板ＣＢの上面ＣＢａ上（特に端子ＴＥ上）にフラックスを供給しておく。その後、配線基板ＣＢ上に半導体チップＣＰを配置してから、半田リフロー工程（半田層ＳＤ１，ＳＤ２を溶融させて半田層ＳＤを形成する加熱工程）を行った後に、洗浄処理を行えばよい。

次に、図１８に示されるように、半導体チップＣＰと配線基板ＣＢとの間を満たすアンダーフィル樹脂としての樹脂部ＵＦＲを形成する（図１３のステップＳ４）。ステップＳ４は、例えば次のようにして行うことができる。

すなわち、半導体チップＣＰと配線基板ＣＢの上面ＣＢａとの間に液状またはペースト状の樹脂材料を供給（充填、注入）する。この樹脂材料は、熱硬化性樹脂材料を含有し、更にフィラー（シリカ粒子など）を含有することもできる。半導体チップＣＰと配線基板ＣＢの上面ＣＢａとの間に供給された樹脂材料は、毛細管現象により、半導体チップＣＰと配線基板ＣＢの上面ＣＢａとの間の空間に広がる。それから、加熱などにより、この樹脂材料を硬化させることで、硬化した樹脂材料からなる樹脂部ＵＦＲを形成することができる。

他の形態として、配線基板ＣＢ上に半導体チップＣＰを配置する前に（すなわち上記ステップＳ３を行う前に）、配線基板ＣＢの上面ＣＢａのチップ搭載予定領域に予め液状またはペースト状の上記樹脂材料を塗布しておき、その後、フリップチップ接続で半導体チップＣＰのピラー電極ＰＬを配線基板ＣＢの端子ＴＥに接続してから、この樹脂材料を硬化して樹脂部ＵＦＲを形成することもできる。その場合は、ステップＳ４では、半導体チップＣＰと配線基板ＣＢの上面ＣＢａとの間に樹脂材料を供給する工程は行う必要は無く、既に半導体チップＣＰと配線基板ＣＢの上面ＣＢａとの間に存在している樹脂材料を、加熱により硬化させる工程を行うことになる。

次に、図１９に示されるように、配線基板ＣＢの下面ＣＢｂのランドＬＡに半田ボールＢＬを接続（接合、形成）する（図１３のステップＳ５）。

ステップＳ５の半田ボールＢＬ接続工程では、例えば、配線基板ＣＢの下面ＣＢｂを上方に向け、配線基板ＣＢの下面ＣＢｂの複数のランドＬＡ上にそれぞれ半田ボールＢＬを配置（搭載）してフラックスなどで仮固定し、リフロー処理（半田リフロー処理、熱処理）を行って半田を溶融し、半田ボールＢＬと配線基板ＣＢの下面ＣＢｂのランドＬＡとを接合することができる。その後、必要に応じて洗浄工程を行い、半田ボールＢＬの表面に付着したフラックスなどを取り除くこともできる。このようにして、半導体装置ＰＫＧの外部端子（外部接続用端子）としての半田ボールＢＬが接合（形成）される。

なお、本実施の形態では、半導体装置ＰＫＧの外部端子として半田ボールＢＬを接合する場合について説明したが、これに限定されるものではなく、例えば半田ボールＢＬの代わりに印刷法などによりランドＬＡ上に半田を供給して半導体装置ＰＫＧの半田からなる外部端子（バンプ電極、半田バンプ）を形成することもできる。この場合、配線基板ＣＢの下面ＣＢｂの複数のランドＬＡ上にそれぞれ半田を供給してから、半田リフロー処理を行って、複数のランドＬＡ上にそれぞれ半田からなる外部端子（バンプ電極、半田バンプ）を形成することができる。また、メッキ処理を施すなどして、各ランドＬＡ上に外部端子（バンプ電極）を形成することもできる。

このように、ステップＳ５では、配線基板ＣＢの下面ＣＢｂの複数のランドＬＡに、それぞれ外部接続用端子（ここでは半田ボールＢＬ）を形成する。

このようにして、半導体装置ＰＫＧが製造される。

また、他の形態として、半導体装置ＰＫＧの製造に用いる配線基板として、多数個取りの配線基板を用いることもできる。この場合、上記ステップＳ２では、上記配線基板ＣＢが複数、アレイ状に一体的に繋がった配線基板母体を、多数個取りの配線基板として準備する。この配線基板母体は、複数の半導体装置領域を有しており、個々の半導体装置領域は、そこから１つの半導体装置ＰＫＧが取得される領域に対応している。そして、上記ステップＳ３では、配線基板母体の複数の半導体装置領域に対してフリップチップ接続工程を行い、上記ステップＳ４では、配線基板母体の複数の半導体装置領域に対して樹脂部ＵＦＲ形成工程を行い、上記ステップＳ５では、配線基板母体の複数の半導体装置領域に対して半田ボールの接続工程を行う。その後、配線基板母体を切断して、各半導体装置領域に分割することで、個々の半導体装置領域から半導体装置ＰＫＧを製造することができる。

＜半導体チップの構造について＞
図２０は、本実施の形態の半導体チップＣＰの要部断面図であり、パッドＰＤとその上に形成されたピラー電極ＰＬとを横切る断面が示されている。また、図２１は、本実施の形態の半導体チップＣＰの要部平面図であり、パッドＰＤ形成領域近傍平面図が示されている。図２１には、パッドＰＤとピラー電極ＰＬと開口部ＯＰ３ａと開口部ＯＰ３ｂと開口部ＳＨの平面位置が示されている。なお、図２０は、図２１のＡ４−Ａ４線の位置での断面図にほぼ対応している。また、後述の図２２は、図２１のＡ５−Ａ５線の位置での断面図にほぼ対応している。また、図２０では、層間絶縁膜ＩＬ６よりも下の構造は、図示を省略しているが、後述の図２２では、層間絶縁膜ＩＬ６よりも下の構造も図示してある。

図２０に示されるように、パッドＰＤは、層間絶縁膜ＩＬ６上に形成されており、層間絶縁膜ＩＬ６上に、パッドＰＤの一部を覆うように、絶縁膜ＰＡが形成されており、パッドＰＤの一部は、絶縁膜ＰＡに設けられた開口部ＯＰ３から露出されている。すなわち、開口部ＯＰ３からパッドＰＤが露出されているが、平面視で開口部ＯＰ３と重ならない部分のパッドＰＤは、絶縁膜ＰＡで覆われている。具体的には、パッドＰＤの中央部は絶縁膜ＰＡで覆われておらず、パッドＰＤの外周部は絶縁膜ＰＡで覆われている。

絶縁膜ＰＡは、半導体チップＣＰの最上層の膜（絶縁膜）であり、特に、絶縁膜ＰＡを構成する樹脂膜ＰＡ２が、半導体チップのＣＰ最上層の膜（絶縁膜）である。絶縁膜ＰＡは、半導体チップＣＰの表面保護膜として機能することができる。また、絶縁膜ＰＡ（特に絶縁膜ＰＡ１）は、パッシベーション膜とみなすこともできる。

絶縁膜ＰＡは、絶縁膜ＰＡ１と絶縁膜ＰＡ１上の樹脂膜（有機系絶縁膜）ＰＡ２との積層膜からなる。絶縁膜ＰＡ１は、パッシベーション膜として機能する絶縁膜であり、無機絶縁膜からなる。絶縁膜ＰＡとしては、窒化シリコン膜または酸窒化シリコン膜を好適に用いることができる。窒化シリコン膜または酸窒化シリコン膜は、吸湿性が低い絶縁膜であるため、絶縁膜ＰＡ１として窒化シリコン膜または酸窒化シリコン膜を用いることにより、半導体チップＣＰの耐湿性向上を図ることができる。樹脂膜ＰＡ２は、好ましくはポリイミド膜（ポリイミド樹脂膜）である。ポリイミド（polyimide）膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。半導体チップＣＰの最上層（最表面）の膜を樹脂膜ＰＡ２としたことで、半導体チップＣＰを扱いやすくなる（ハンドリングが行いやすくなる）などの利点を得られる。

絶縁膜ＰＡ１と樹脂膜ＰＡ２とは、それぞれ絶縁膜であるため、絶縁膜ＰＡは、複数の絶縁膜（具体的には絶縁膜ＰＡ１と樹脂膜ＰＡ２との２つの絶縁膜）を積層した積層絶縁膜とみなすこともできる。なお、本願において、積層絶縁膜とは、複数の絶縁膜が積層された積層膜を意味する。

絶縁膜ＰＡは、パッドＰＤの少なくとも一部を露出する開口部ＯＰ３を有しているが、絶縁膜ＰＡは、絶縁膜ＰＡ１と樹脂膜ＰＡ２との積層膜であるため、絶縁膜ＰＡの開口部ＯＰ３は、樹脂膜ＰＡ２の開口部ＯＰ３ｂと、絶縁膜ＰＡ１の開口部ＯＰ３ａとにより形成される。

開口部ＯＰ３ａは、絶縁膜ＰＡ１を貫通しており、平面視において、パッドＰＤに内包されている。このため、開口部ＯＰ３ａの平面寸法（平面積）は、パッドＰＤの平面寸法（平面積）よりも小さく、パッドＰＤは、開口部ＯＰ３ａに重なる領域と、開口部ＯＰ３ａに重ならない領域とを有しており、具体的には、パッドＰＤの中央部は、絶縁膜ＰＡ１で覆われておらず、絶縁膜ＰＡ１の開口部ＯＰ３ａから露出されているが、パッドＰＤの外周部は絶縁膜ＰＡ１で覆われている。

開口部ＯＰ３ｂは、樹脂膜ＰＡ２を貫通しており、平面視において、パッドＰＤに内包されている。このため、開口部ＯＰ３ｂの平面寸法（平面積）は、パッドＰＤの平面寸法（平面積）よりも小さく、パッドＰＤは、開口部ＯＰ３ｂに重なる領域と、開口部ＯＰ３ｂに重ならない領域とを有しており、具体的には、パッドＰＤの中央部は、樹脂膜ＰＡ２で覆われておらず、樹脂膜ＰＡ２の開口部ＯＰ３ｂから露出されているが、パッドＰＤの外周部は樹脂膜ＰＡ２で覆われている。

平面視において、開口部ＯＰ３ａと開口部ＯＰ３ｂとは、少なくとも一部が重なっており、開口部ＯＰ３ａと開口部ＯＰ３ｂとの重なり領域は、パッドＰＤ上に位置しており、開口部ＯＰ３ａと開口部ＯＰ３ｂとの重なり領域から、パッドＰＤが露出される。

樹脂膜ＰＡ２の開口部ＯＰ３ｂは、平面視において、絶縁膜ＰＡ１の開口部ＯＰ３ａに内包されていることが好ましい。この場合、開口部ＯＰ３ｂの平面寸法（平面積）は、開口部ＯＰ３ａの平面寸法（平面積）よりも小さく、平面視において、開口部ＯＰ３ｂ全体が開口部ＯＰ３ａに重なっているが、開口部ＯＰ３ａは、開口部ＯＰ３ｂに重なる領域と、開口部ＯＰ３ｂに重ならない領域とを有することになる。

開口部ＯＰ３ｂが、平面視において開口部ＯＰ３ａに内包されていれば、絶縁膜ＰＡの開口部ＯＰ３は、樹脂膜ＰＡ２の開口部ＯＰ３ｂと実質的に一致し、絶縁膜ＰＡの開口部ＯＰ３の内壁（側壁）は、樹脂膜ＰＡ２の開口部ＯＰ３ｂの内壁（側壁）により形成されることになる。開口部ＯＰ３ｂが、平面視において開口部ＯＰ３ａに内包されていれば、平面視において、開口部ＯＰ３ｂの内側の領域では、パッドＰＤ上には絶縁膜ＰＡ１も樹脂膜ＰＡ２も形成されておらず、パッドＰＤの上面が露出される。また、開口部ＯＰ３ｂが、平面視において開口部ＯＰ３ａに内包されていれば、開口部ＯＰ３ａの内側でかつ開口部ＯＰ３ｂの外側の領域では、パッドＰＤ上には絶縁膜ＰＡ１は形成されていないが樹脂膜ＰＡ２が形成された状態になっており、開口部ＯＰ３ａの外側の領域では、パッドＰＤ上には、絶縁膜ＰＡ１と絶縁膜ＰＡ１上の樹脂膜ＰＡ２との積層膜が形成された状態になっている。

開口部ＯＰ３ｂが、平面視において開口部ＯＰ３ａに内包されていることが好ましい理由は、次のようなものである。

すなわち、開口部ＯＰ３ｂが、平面視において開口部ＯＰ３ａに内包されていれば、絶縁膜ＰＡの開口部ＯＰ３の内壁は、樹脂膜ＰＡ２の開口部ＯＰ３ｂの内壁により構成されるため、ピラー電極ＰＬは、樹脂膜ＰＡ２に接するが、絶縁膜ＰＡ１には接しなくなる。絶縁膜ＰＡ１は、硬さが比較的硬いが、絶縁膜ＰＡ１に比べると樹脂膜ＰＡ２は柔らかい。ピラー電極ＰＬは、パッドＰＤ上に形成されているが、そのピラー電極ＰＬが柔らかい樹脂膜ＰＡ２が接するようにし、かつ、硬い絶縁膜ＰＡ１には接しないようにすることで、ピラー電極ＰＬに印加された（作用した）応力を柔らかい樹脂膜ＰＡ２で緩和しやすくなる。樹脂膜ＰＡ２によって応力を緩和できる分、ピラー電極ＰＬに印加された（作用した）応力が、ピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わるのを、抑制することができる。このため、開口部ＯＰ３ｂが平面視において開口部ＯＰ３ａに内包されていれば、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を、低減することができる。

なお、製造された半導体装置ＰＫＧにおいては、半導体チップＣＰは、半導体チップＣＰの上面が配線基板ＣＢの上面ＣＢａに対向する向きで、すなわちフェイスダウンで、配線基板ＣＢの上面ＣＢａ上に搭載されている。しかしながら、半導体チップＣＰ内の構成要素（例えば層間絶縁膜など）について言及する場合は、半導体チップＣＰを配線基板ＣＢ上に搭載する前か後かにかかわらず、半導体チップＣＰの上面側を上方とし、半導体チップＣＰの裏面側を下方として説明することとする。このため、配線基板ＣＢ上に半導体チップＣＰを搭載する前も、配線基板ＣＢ上に半導体チップＣＰを搭載した後も、半導体チップＣＰにおいて、層間絶縁膜（ＩＬ〜ＩＬ６）は、ピラー電極ＰＬの上方ではなく、ピラー電極ＰＬの下方に位置すると言える。

開口部ＯＰ３ａ，ＯＰ３ｂのそれぞれの平面形状は、好ましくは、円形状である。また、パッドＰＤの平面形状は、例えば四角形状（より特定的には矩形状）であるが、他の形態として、パッドＰＤの平面形状を円形状とすることもできる。パッドＰＤは、好ましくは、アルミニウムを主体とするアルミニウムパッドである。

なお、アルミニウムパッドに用いているアルミニウム膜としては、純アルミニウム膜だけでなく、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜などを好適に用いることができる。アルミニウムパッドに用いるアルミニウム膜におけるＡｌ（アルミニウム）の組成比（含有率）は、５０原子％より大きい（すなわちＡｌリッチである）が、９８原子％以上であれば、より好ましい。

絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）から露出するパッドＰＤ上には、ピラー電極ＰＬが形成されている。

図３５に示されるように、ピラー電極ＰＬは、シード層ＳＥと、シード層ＳＥ上の銅（Ｃｕ）層ＣＬとからなる。銅（Ｃｕ）層ＣＬの厚さに比べて、シード層ＳＥの厚さは薄く、ピラー電極ＰＬは、主として銅（Ｃｕ）層ＣＬにより形成されている。また、後述の図３６のように、ピラー電極ＰＬが、シード層ＳＥと、シード層ＳＥ上の銅（Ｃｕ）層ＣＬと、銅（Ｃｕ）層ＣＬ上のニッケル（Ｎｉ）層ＮＬとからなる場合もあり得る。シード層ＳＥは、単層または複数層の金属層からなり、例えば、クロム（Ｃｒ）層と該クロム（Ｃｒ）層上の銅（Ｃｕ）層との積層膜からなる。

ピラー電極ＰＬの先端面（上面）上には、半田層ＳＤ１が形成されている。なお、ピラー電極ＰＬの先端面（上面）とは、パッドＰＤ側とは反対側の面に対応している。

平面視において、ピラー電極ＰＬの平面寸法（平面積）は、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）の平面寸法（平面積）よりも大きく、ピラー電極ＰＬは、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）を、平面視において内包している（図２１参照）。このため、平面視において、ピラー電極ＰＬの一部（外周部分）は絶縁膜ＰＡ（樹脂膜ＰＡ２）と重なっている。すなわち、ピラー電極ＰＬは、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）から露出するパッドＰＤ上に形成されているが、ピラー電極ＰＬの一部（外周部分）は、絶縁膜ＰＡ（樹脂膜ＰＡ２）上に位置している（乗り上げている）。

ピラー電極ＰＬは、柱型の立体形状を備えた柱状電極である。本実施の形態では、ピラー電極ＰＬの平面形状は円形状であり、ピラー電極ＰＬは、円柱形状を有している。

ピラー電極ＰＬの先端面（上面）は、ほぼ平坦である。ピラー電極ＰＬの先端面（上面）は、パッドＰＤの上面と略平行であり、また、ピラー電極ＰＬの先端面（上面）とパッドＰＤの上面とは、半導体チップＣＰを構成する半導体基板ＳＢの主面に略平行である。なお、パッドＰＤの上面とは、層間絶縁膜ＩＬ６とは反対側の面に対応している。

ピラー電極ＰＬの先端面上に形成された半田層ＳＤ１は、ドーム形状を有している。これは、後述のように、半田層ＳＤ１は、最初は半田めっき層として形成されるが、その後に、その半田めっき層を溶融、再固化したためである。

ピラー電極ＰＬの先端面は、絶縁膜ＰＡの上面（主面）ＰＡ２ａよりも突出している。なお、絶縁膜ＰＡの上面ＰＡ２ａは、樹脂膜ＰＡ２の上面と同じであり、絶縁膜ＰＡの上面ＰＡ２ａと樹脂膜ＰＡ２の上面とは、同じ面を意味している。このため、絶縁膜ＰＡの上面ＰＡ２ａは、配線基板ＣＢ上に半導体チップＣＰが搭載された状態で、配線基板ＣＢに対向する側の主面である。

このため、ピラー電極ＰＬは、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）内に埋め込まれた部分と、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分とを、一体的に有している。そして、ピラー電極ＰＬのうち、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分の平面寸法（平面積）は、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）の平面寸法（平面積）よりも大きい。すなわち、ピラー電極ＰＬのうち、絶縁膜ＰＡの開口部ＯＰ３内に埋め込まれた部分は、絶縁膜ＰＡの開口部ＯＰ３に一致した形状を有しているが、ピラー電極ＰＬのうち、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分は、平面視において、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）を内包している。このため、ピラー電極ＰＬのうち、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分の外周部は、絶縁膜ＰＡの上面ＰＡ２ａ上に位置している（乗り上げている）。ピラー電極ＰＬと平面視で重なる部分の絶縁膜ＰＡの上面ＰＡ２ａは、ピラー電極ＰＬ（より特定的にはピラー電極ＰＬを構成するシード層ＳＥ）と接している。また、絶縁膜ＰＡの開口部ＯＰ３の側壁（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）も、ピラー電極ＰＬ（より特定的にはピラー電極ＰＬを構成するシード層ＳＥ）と接している。

絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）の平面形状が円形状であることを反映して、ピラー電極ＰＬのうち、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）内に埋め込まれた部分の平面形状は、円形状である。従って、ピラー電極ＰＬのうち、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）内に埋め込まれた部分の立体形状は、円柱状である。また、ピラー電極ＰＬを形成するのに使用した後述のフォトレジスト層ＲＰ１の開口部ＯＰ４の平面形状が円形状であったことを反映して、ピラー電極ＰＬのうち、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分の平面形状は、円形状である。従って、ピラー電極ＰＬのうち、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分の立体形状は、円柱状である。

このように、半導体チップＣＰの複数のパッドＰＤ上に複数のピラー電極ＰＬがそれぞれ形成（接合）され、かつ、複数のピラー電極ＰＬのそれぞれの先端面上に半田層ＳＤ１が形成されている。

次に、層間絶縁膜ＩＬ６よりも下の構造を含む半導体チップＣＰの断面構造について、図２２を参照して説明する。図２２は、本実施の形態の半導体チップＣＰの要部断面図であり、上記図２０に示される層間絶縁膜ＩＬ６よりも下の構造を含む半導体チップＣＰの断面が示されている。

本実施の形態の半導体チップＣＰは、半導体基板ＳＢの主面にＭＩＳＦＥＴなどの半導体素子が形成され、その半導体基板ＳＢ上に、複数の配線層を含む配線構造（多層配線構造）が形成されている。以下に、本実施の形態の半導体チップＣＰの構成例について具体的に説明する。

図２２に示されるように、本実施の形態の半導体チップＣＰを構成する単結晶シリコンなどからなる半導体基板ＳＢには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。半導体基板ＳＢには、複数のＭＩＳＦＥＴが形成されているが、図２２には、そのうちの２つのＭＩＳＦＥＴ（ここではｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐ）が代表して示されている。

半導体基板ＳＢの主面には、ＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域ＳＴが形成されており、半導体基板ＳＢにおいて、この素子分離領域ＳＴにより規定された活性領域に、ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）が形成されている。

例えば、半導体基板ＳＢにｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ２が形成されている。また、ｐ型ウエルＰＷ内には、ソース・ドレイン用のｎ型半導体領域ＮＳが形成され、ｎ型ウエルＮＷ内には、ソース・ドレイン用のｐ型半導体領域ＰＳが形成されている。ゲート電極Ｇ１と、そのゲート電極Ｇ１の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ１の両側のｎ型半導体領域ＮＳ（ソース・ドレイン領域）とにより、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、ゲート電極Ｇ２と、そのゲート電極Ｇ２の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ２の両側のｐ型半導体領域ＰＳ（ソース・ドレイン領域）とにより、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。

なお、ここでは、半導体基板ＳＢに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子、または他の構成のトランジスタなどを形成してもよい。また、ここでは、半導体基板ＳＢとして単結晶シリコン基板を例に挙げて説明しているが、他の形態として、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。

半導体基板ＳＢ上には、複数の層間絶縁膜と複数の配線層とを含む配線構造（多層配線構造）が形成されている。

すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５に、プラグＶ１、ビア部Ｖ２，Ｖ３，Ｖ４および配線Ｍ１，Ｍ２，Ｍ３，Ｍ４が形成されている。そして、層間絶縁膜ＩＬ５上に層間絶縁膜ＩＬ６が形成され、この層間絶縁膜ＩＬ６上にパッドＰＤが形成されている。なお、層間絶縁膜ＩＬ６上に、パッドＰＤと同層の配線（図示せず）を形成することもできる。

具体的には、半導体基板ＳＢ上に、上記ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）を覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１にプラグＶ１が埋め込まれ、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２に配線Ｍ１が埋め込まれている。そして、配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３に配線Ｍ２が埋め込まれ、配線Ｍ２が埋め込まれた層間絶縁膜ＩＬ３上に、層間絶縁膜ＩＬ４が形成され、この層間絶縁膜ＩＬ４に配線Ｍ３が埋め込まれている。そして、配線Ｍ３が埋め込まれた層間絶縁膜ＩＬ４上に、層間絶縁膜ＩＬ５が形成され、この層間絶縁膜ＩＬ５に配線Ｍ４が埋め込まれ、配線Ｍ４が埋め込まれた層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６が形成され、この層間絶縁膜ＩＬ６上にパッドＰＤが形成されている。層間絶縁膜ＩＬ１〜ＩＬ６のそれぞれは、単層の絶縁膜、または複数の絶縁膜の積層膜とすることができる。そして、層間絶縁膜ＩＬ６上に、パッドＰＤを覆うように絶縁膜ＰＡが形成され、この絶縁膜ＰＡには、パッドＰＤの一部を露出する開口部ＯＰ３が形成されている。そして、絶縁膜ＰＡの開口部ＯＰ３（すなわち樹脂膜ＰＡ２の開口部ＯＰ３ｂ）から露出するパッドＰＤ上に、ピラー電極ＰＬが形成されている。

プラグＶ１は、導電体からなり、配線Ｍ１の下に配置されている。プラグＶ１は、配線Ｍ１と、半導体基板ＳＢに形成された種々の半導体領域やゲート電極Ｇ１，Ｇ２などとを、電気的に接続している。

ビア部Ｖ２は、導電体からなり、配線Ｍ２と一体的に形成されており、配線Ｍ２と配線Ｍ１との間に配置されて、配線Ｍ２と配線Ｍ１とを電気的に接続している。すなわち、層間絶縁膜ＩＬ３には、デュアルダマシン法を用いることにより、配線Ｍ２と、配線Ｍ２と一体的に形成されたビア部Ｖ２とが埋め込まれている。他の形態として、シングルダマシン法を用いることにより、ビア部Ｖ２と配線Ｍ２とを別々に形成することも可能であり、これは、ビア部Ｖ３，Ｖ４，Ｖ５についても同様である。

ビア部Ｖ３は、導電体からなり、配線Ｍ３と一体的に形成されており、配線Ｍ３と配線Ｍ２との間に配置されて、配線Ｍ３と配線Ｍ２とを電気的に接続している。すなわち、層間絶縁膜ＩＬ４には、デュアルダマシン法を用いることにより、配線Ｍ３と、配線Ｍ３と一体的に形成されたビア部Ｖ３とが埋め込まれている。

ビア部Ｖ４は、導電体からなり、配線Ｍ４と一体的に形成されており、配線Ｍ４と配線Ｍ３との間に配置されて、配線Ｍ４と配線Ｍ３とを電気的に接続している。すなわち、層間絶縁膜ＩＬ５には、デュアルダマシン法を用いることにより、配線Ｍ４と、配線Ｍ４と一体的に形成されたビア部Ｖ４とが埋め込まれている。

また、ここでは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４は、ダマシン法で形成したダマシン配線（埋込配線）として図示および説明したが、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばアルミニウム配線とすることもできる。

層間絶縁膜ＩＬ６において、パッドＰＤと平面視で重なる位置に開口部（スルーホール、貫通孔）ＳＨが形成されており、開口部ＳＨ内には、ビア部Ｖ５が形成されている（埋め込まれている）。ビア部Ｖ５は、導電体からなり、パッドＰＤと配線Ｍ４との間に配置されて、パッドＰＤと配線Ｍ４とを電気的に接続している。すなわち、層間絶縁膜ＩＬ６には、シングルダマシン法を用いることにより、ビア部Ｖ５が埋め込まれている。

なお、本実施の形態では、ビア部Ｖ５とパッドＰＤとを別々に形成しているが、他の形態として、ビア部Ｖ５をパッドＰＤと一体的に形成することも可能である。ビア部Ｖ５をパッドＰＤと一体的に形成する場合は、パッドＰＤの一部が層間絶縁膜ＩＬ６の開口部ＳＨ内を埋め込むことにより、ビア部Ｖ５が形成される。

パッドＰＤと絶縁膜ＰＡ（開口部ＯＰ３ａ，ＯＰ３ｂを含む）とピラー電極ＰＬの構成については、上記図２０および図２１を参照して説明した通りであるので、ここではその繰り返しの説明は省略する。また、上記図７において、符号ＣＰＢを付した領域は、図２２における層間絶縁膜ＩＬ６よりも下の領域（配線構造形成領域）に対応している。

また、半導体チップＣＰの配線構造（多層配線構造）は、複数の配線層と、複数の層間絶縁膜（ＩＬ１〜ＩＬ６）とを含んでいるが、その配線構造に含まれる複数の層間絶縁膜（ＩＬ１〜ＩＬ６）のうちの１層以上に低誘電率絶縁膜を用いることが好ましい。低誘電率絶縁膜を用いることで、配線間の寄生容量を低減することができる。特に、層間絶縁膜ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５に低誘電率絶縁膜を用いれば、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４において、同層の配線間や上下の配線間における寄生容量を的確に低減することができる。なお、低誘電率絶縁膜とは、酸化シリコンの誘電率（比誘電率）よりも低い誘電率（比誘電率）を有する絶縁膜のことであり、低誘電率膜またはＬｏｗ−ｋ膜と称することもできる。

＜半導体チップの製造工程について＞
本実施の形態の半導体チップＣＰの製造工程について、図２３〜図３６を参照して説明する。図２３〜図３６は、本実施の形態の半導体チップＣＰの製造工程中の要部断面図である。

まず、図２３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備（用意）する。この段階では、半導体基板ＳＢは、半導体ウエハの状態である。

次に、半導体基板ＳＢにＳＴＩ法を用いて素子分離領域ＳＴを形成し、イオン注入法を用いてｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成し、ｐ型ウエルＰＷおよびｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１，Ｇ２を形成し、イオン注入法を用いてｎ型半導体領域ＮＳおよびｐ型半導体領域ＰＳを形成する。これにより、半導体基板ＳＢにｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される。

次に、半導体基板ＳＢ上に、ＭＩＳＦＥＴＱｎ，Ｑｐを覆うように、層間絶縁膜ＩＬ１を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いて層間絶縁膜ＩＬ１にコンタクトホールを形成し、そのコンタクトホール内に導電膜を埋め込むことでプラグＶ１を形成する。

次に、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成してから、層間絶縁膜ＩＬ２にシングルダマシン技術を用いて配線Ｍ１を埋め込む。それから、配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成してから、層間絶縁膜ＩＬ３にデュアルダマシン技術を用いて配線Ｍ２およびビア部Ｖ２を埋め込む。それから、配線Ｍ２が埋め込まれた層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成してから、層間絶縁膜ＩＬ４にデュアルダマシン技術を用いて配線Ｍ３およびビア部Ｖ３を埋め込む。それから、配線Ｍ３が埋め込まれた層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５を形成してから、層間絶縁膜ＩＬ５にデュアルダマシン技術を用いて配線Ｍ４およびビア部Ｖ４を埋め込む。

次に、配線Ｍ４が埋め込まれた層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６を形成する。それから、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ６に開口部ＳＨを形成する。層間絶縁膜ＩＬ６に開口部ＳＨを形成すると、開口部ＳＨの底部では、配線Ｍ４の上面が露出される。

次に、層間絶縁膜ＩＬ６上に、開口部ＳＨ内を埋めるようにビア部Ｖ５用の導電膜を形成してから、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法またはエッチバック法などを用いて開口部ＳＨの外部の導電膜（ビア部Ｖ５用の導電膜）を除去し、開口部ＳＨ内に導電膜（ビア部Ｖ５用の導電膜）を残す。これにより、開口部ＳＨ内に埋め込まれた導電膜（ビア部Ｖ５用の導電膜）からなるビア部Ｖ５を形成することができる。

図２３では、半導体基板ＳＢから層間絶縁膜ＩＬ６までの積層構造が示されているが、図面の簡略化のために、以降の図２４〜図３６は、層間絶縁膜ＩＬ６よりも下の構造の図示は省略している。なお、図２３は、上記図２２に対応する断面領域が示されているが、図２４〜図３６は、上記図２０に対応する断面領域が示されているため、図２４〜図３６では、開口部ＳＨおよびビア部Ｖ５は図示されない。

次に、図２４に示されるように、ビア部Ｖ５が埋め込まれた層間絶縁膜ＩＬ６上に、パッドＰＤを形成する。例えば、ビア部Ｖ５が埋め込まれた層間絶縁膜ＩＬ６上に、パッドＰＤ用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パッドＰＤを形成することができる。また、パッドＰＤ用の導電膜をパターニングする際に、パッドＰＤだけでなく、パッドＰＤと同層の配線を形成することもできる。パッドＰＤ用の導電膜としては、上述したようなアルミニウム膜を用いることができる。パッドＰＤの厚さは、例えば２〜３μｍ程度とすることができる。

また、ここでは、ビア部Ｖ５とパッドＰＤとを別々に形成する場合について図示および説明したが、他の形態として、ビア部Ｖ５をパッドＰＤと一体的に形成することも可能である。その場合は、ビア部Ｖ５を形成していない状態で、開口部ＳＨ内を含む層間絶縁膜ＩＬ６上にパッドＰＤ用の導電膜を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パッドＰＤを形成する。これにより、パッドＰＤとビア部Ｖ５とが一体的に形成されることになる。

次に、図２５に示されるように、層間絶縁膜ＩＬ６上に、パッドＰＤを覆うように、絶縁膜ＰＡ１を形成する。絶縁膜ＰＡ１は、好ましくは窒化シリコン膜または酸窒化シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。絶縁膜ＰＡ１の成膜法として、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法は、特に好適である。絶縁膜ＰＡ１の厚さ（形成膜厚）は、例えば０．１〜２μｍ程度とすることができる。絶縁膜ＰＡ１を成膜すると、パッドＰＤは絶縁膜ＰＡ１で覆われるため、露出していない状態になる。

次に、図２６に示されるように、絶縁膜ＰＡ１に開口部ＯＰ３ａを形成する。開口部ＯＰ３ａは、パッドＰＤ上の絶縁膜ＰＡ１を選択的に除去することにより形成され、開口部ＯＰ３ａが平面視でパッドＰＤに内包されるように形成される。例えば、絶縁膜ＰＡ１を成膜した後、絶縁膜ＰＡ１上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡ１をエッチング（ドライエッチング）することにより、絶縁膜ＰＡ１に開口部ＯＰ３ａを形成することができる。開口部ＯＰ３ａは、絶縁膜ＰＡ１を貫通するように形成され、開口部ＯＰ３ａからパッドＰＤの少なくとも一部が露出される。

また、パッドＰＤ用の導電膜として、下から順にバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜を用い、この積層膜をパターニングしてパッドＰＤを形成する場合もあり得る。その場合は、絶縁膜ＰＡ１に開口部ＯＰ３ａを形成する際に、開口部ＯＰ３ａの底部で露出するバリア導体膜（上層側のバリア導体膜）もエッチングによって除去し、パッドＰＤを構成するアルミニウム膜を開口部ＯＰ３ａから露出させることが好ましい。

次に、図２７に示されるように、開口部ＯＰ３ａから露出するパッドＰＤ上を含む絶縁膜ＰＡ１上に、樹脂膜ＰＡ２を形成する。樹脂膜ＰＡ２は、半導体基板ＳＢの主面全面に形成するため、絶縁膜ＰＡ１上と、絶縁膜ＰＡ１の開口部ＯＰ３ａから露出するパッドＰＤ上とに形成される。樹脂膜ＰＡ２を成膜する前の段階では、絶縁膜ＰＡ１の開口部ＯＰ３ａからパッドＰＤが露出されていたが、樹脂膜ＰＡ２を成膜すると、絶縁膜ＰＡ１の開口部ＯＰ３ａから露出されていたパッドＰＤは、樹脂膜ＰＡ２で覆われるため、露出していない状態になる。樹脂膜ＰＡ２としては、ポリイミド膜などを好適に用いることができる。樹脂膜ＰＡ２は、例えば塗布法により形成することができる。樹脂膜ＰＡ２の厚み（形成膜厚）は、絶縁膜ＰＡ１の厚み（形成膜厚）よりも厚く、例えば５μｍ程度とすることができる。

次に、図２８に示されるように、樹脂膜ＰＡ２に開口部ＯＰ３ｂを形成する。開口部ＯＰ３ｂは、例えば次のようにして形成することができる。すなわち、樹脂膜ＰＡ２を感光性樹脂膜として形成しておき、この感光性樹脂からなる樹脂膜ＰＡ２を露光、現像することにより、開口部ＯＰ３ｂとなる部分の樹脂膜ＰＡ２を選択的に除去することで、樹脂膜ＰＡ２に開口部ＯＰ３ｂを形成する。その後、熱処理を施して、樹脂膜ＰＡ２を硬化させる。開口部ＯＰ３ｂは、樹脂膜ＰＡ２を貫通するように形成され、開口部ＯＰ３ｂからパッドＰＤの少なくとも一部が露出される。

また、他の形態として、樹脂膜ＰＡ２上にフォトリソグラフィ技術を用いて形成したフォトレジスト層をエッチングマスクとして用いて、樹脂膜ＰＡ２をドライエッチングすることにより、樹脂膜ＰＡ２に開口部ＯＰ３ｂを形成することもでき、その場合は、樹脂膜ＰＡ２は感光性樹脂膜でなくともよい。

樹脂膜ＰＡ２の開口部ＯＰ３ｂは、絶縁膜ＰＡ１の開口部ＯＰ３ａに平面視で内包されるように形成される。このため、樹脂膜ＰＡ２に開口部ＯＰ３ｂを形成すると、絶縁膜ＰＡ１の開口部ＯＰ３ａの内壁は、樹脂膜ＰＡ２で覆われた状態になる。

このようにして、パッドＰＤの少なくとも一部を露出する開口部ＯＰ３を有する絶縁膜ＰＡが形成される。絶縁膜ＰＡは、絶縁膜ＰＡ１と樹脂膜ＰＡ２とからなる。樹脂膜ＰＡ２の開口部ＯＰ３ｂが絶縁膜ＰＡ１の開口部ＯＰ３ａに平面視で内包されているため、絶縁膜ＰＡの開口部ＯＰ３は、樹脂膜ＰＡ２の開口部ＯＰ３ｂと実質的に一致し、絶縁膜ＰＡの開口部ＯＰ３の内壁（側壁）は、樹脂膜ＰＡ２の開口部ＯＰ３ｂの内壁（側壁）により構成される。

次に、図２９に示されるように、開口部ＯＰ３（ＯＰ３ｂ）の側壁上と開口部ＯＰ３（ＯＰ３ｂ）から露出されるパッドＰＤ上とを含む絶縁膜ＰＡ（樹脂膜ＰＡ２）上に、シード層（シード膜）ＳＥを形成する。シード層ＳＥを形成すると、開口部ＯＰ３（ＯＰ３ｂ）から露出されるパッドＰＤの上面は、シード層ＳＥに覆われて、そのシード層ＳＥに接した状態になる。

シード層ＳＥは、単層または複数層の金属層からなり、スパッタリング法などを用いて形成することができる。例えば、クロム（Ｃｒ）層と該クロム（Ｃｒ）層上の銅（Ｃｕ）層との積層膜を、シード層ＳＥとして用いることができ、その場合、クロム（Ｃｒ）層の厚さは例えば０．１μｍ程度、銅（Ｃｕ）層の厚さは例えば０．２μｍ程度とすることができる。また、シード層ＳＥのうちの下層側のクロム（Ｃｒ）層は、バリア導体層として機能することができ、例えば、銅の拡散防止機能や、ピラー電極ＰＬと絶縁膜ＰＡ（樹脂膜ＰＡ２）との接着性（密着性）を向上させる機能を有しているが、クロム（Ｃｒ）層に限定されるものではない。クロム（Ｃｒ）層の代わりに、例えばチタン（Ｔｉ）層、チタンタングステン（ＴｉＷ）層、窒化チタン（ＴｉＮ）層またはタングステン（Ｗ）層などを用いることもできる。

次に、図３０に示されるように、シード層ＳＥ上にフォトリソグラフィ技術を用いてフォトレジスト層（フォトレジストパターン）ＲＰ１を形成する。フォトレジスト層ＲＰ１は、ピラー電極ＰＬ形成予定領域に開口部ＯＰ４を有している。

平面視において、フォトレジスト層ＲＰ１の開口部ＯＰ４はパッドＰＤに内包されている。また、フォトレジスト層ＲＰ１の開口部ＯＰ４の平面寸法（平面積）は、樹脂膜ＰＡ２の開口部ＯＰ３ｂの平面寸法（平面積）よりも大きく、平面視において、フォトレジスト層ＲＰ１の開口部ＯＰ４は、樹脂膜ＰＡ２の開口部ＯＰ３ｂを内包している。このため、樹脂膜ＰＡ２の開口部ＯＰ３ｂの側壁（内壁）は、平面視において、フォトレジスト層ＲＰ１の開口部ＯＰ４の内側に位置している。このため、フォトレジスト層ＲＰ１の開口部ＯＰ４からは、パッドＰＤ上に位置する部分のシード層ＳＥだけでなく、樹脂膜ＰＡ２上に位置する部分のシード層ＳＥも露出されている。

次に、図３１に示されるように、めっき法を用いて、フォトレジスト層ＲＰ１の開口部ＯＰ４から露出されるシード層ＳＥ上に、銅（Ｃｕ）層ＣＬを形成する。銅（Ｃｕ）層ＣＬは、銅（Ｃｕ）めっき層である。銅（Ｃｕ）層ＣＬを形成するためのめっき法としては、電解めっき法を用いることが好ましい。銅層ＣＬは、めっき法で形成されるため、フォトレジスト層ＲＰ１の開口部ＯＰ４から露出される部分のシード層ＳＥ上に、選択的に形成される。このため、銅（Ｃｕ）層ＣＬは、フォトレジスト層ＲＰ１の開口部ＯＰ４内に選択的に形成される。ピラー電極ＰＬは、主としてこの銅（Ｃｕ）層ＣＬにより形成される。このため、ピラー電極ＰＬは、銅を主体とするＣｕピラー（Ｃｕピラー電極）である。電解めっき法を用いて銅（Ｃｕ）層ＣＬを形成する場合は、シード層ＳＥは、給電用の導体層として機能することができる。銅層ＣＬは、銅（Ｃｕ）を主成分とし、銅（Ｃｕ）の含有率は、好ましくは９９原子％以上である。

次に、図３２に示されるように、めっき法を用いて、銅（Ｃｕ）層ＣＬ上に、半田層（半田材、半田部）ＳＤ１を形成する。半田層ＳＤ１は、半田（半田材）からなる。半田層ＳＤ１は、めっき法で形成された半田めっき層である。半田層ＳＤ１を形成するためのめっき法としては、電解めっき法を用いることが好ましい。銅（Ｃｕ）層ＣＬとその上の半田層ＳＤ１とは、フォトレジスト層ＲＰ１の開口部ＯＰ４内に選択的に形成される。

次に、図３３に示されるように、フォトレジスト層ＲＰ１を除去する。それから、図３４に示されるように、銅（Ｃｕ）層ＣＬで覆われずに露出する部分のシード層ＳＥを、エッチングなどにより除去する。これにより、銅（Ｃｕ）層ＣＬで覆われずに露出する部分のシード層ＳＥは除去されるが、銅（Ｃｕ）層ＣＬで覆われた部分のシード層ＳＥ、すなわち銅（Ｃｕ）層ＣＬの下に位置する部分のシード層ＳＥは、除去されずに残存する。

このようにして、図３４に示されるように、ピラー電極ＰＬを形成することができる。ピラー電極ＰＬは、銅（Ｃｕ）層ＣＬと、銅（Ｃｕ）層ＣＬの下のシード層ＳＥとにより、形成されている。言い換えれば、ピラー電極ＰＬは、シード層ＳＥと、シード層ＳＥ上の銅（Ｃｕ）層ＣＬとからなる。銅（Ｃｕ）層ＣＬの厚さに比べて、シード層ＳＥの厚さは薄いため、ピラー電極ＰＬは、主として銅（Ｃｕ）層ＣＬにより形成されている。ピラー電極ＰＬの先端面（上面）上には、半田層ＳＤ１が形成されている。

銅（Ｃｕ）層ＣＬは、フォトレジスト層ＲＰ１の開口部ＯＰ４から露出されるシード層ＳＥ上に選択的に成長するため、銅（Ｃｕ）層ＣＬの側面はフォトレジスト層ＲＰ１の開口部ＯＰ４の側壁（内壁）によって規定され、銅（Ｃｕ）層ＣＬの外形形状は、フォトレジスト層ＲＰ１の開口部ＯＰ４の形状に一致したものとなる。すなわち、銅（Ｃｕ）層ＣＬの平面形状は、フォトレジスト層ＲＰ１の開口部ＯＰ４の平面形状に対応したものとなる。このため、フォトレジスト層ＲＰ１の開口部ＯＰ４の形状（平面形状）を所望の形状に設定することにより、銅（Ｃｕ）層ＣＬを所望の形状に形成することができ、従って、ピラー電極ＰＬを所望の形状に形成することができる。フォトレジスト層ＲＰ１の開口部ＯＰ４内に選択的に形成した金属層（ここでは銅層ＣＬ）によりピラー電極ＰＬを形成することで、ピラー電極ＰＬは、柱型の立体形状を備えた柱状電極となる。本実施の形態では、フォトレジスト層ＲＰ１の開口部ＯＰ４の平面形状を円形状とすることで、ピラー電極ＰＬの平面形状を円形状とすることができ、ピラー電極ＰＬを、円柱形状とすることができる。

この段階では、半田層ＳＤ１の形状は、ピラー電極ＰＬの形状とほぼ一致しており、ピラー電極ＰＬが円柱形状である場合は、半田層ＳＤ１も円柱形状となっている。その後、熱処理（加熱処理）を施すことにより、半田層ＳＤ１を一旦溶融させてから再固化する。これにより、半田層ＳＤ１の形状が溶融半田の表面張力の影響により変形し、図３５に示されるように、半田層ＳＤ１は、ドーム形状となる。このように熱処理を施すと、ピラー電極ＰＬの先端面と半田層ＳＤ１とをしっかりと接合することができる。また、図３５に示のように半田層ＳＤ１をドーム形状とした方が、半田層ＳＤ１が安定するため、ピラー電極ＰＬからの半田層ＳＤ１の脱落や損傷を抑制することができる。

このようにして（図２９〜図３５の工程により）、複数のパッドＰＤ上に複数のピラー電極ＰＬがそれぞれ形成（接合）され、かつ、複数のピラー電極ＰＬのそれぞれの先端面上に半田層ＳＤ１が形成された構造が得られる。

また、ここでは、銅（Ｃｕ）層ＣＬを形成した後、銅（Ｃｕ）層ＣＬ上に半田層ＳＤ１を形成する場合について説明した。他の形態として、銅（Ｃｕ）層ＣＬを形成した後、半田層ＳＤ１を形成する前に、銅（Ｃｕ）層ＣＬ上にニッケル（Ｎｉ）層をめっき法（電解めっき法）で形成し、そのニッケル（Ｎｉ）層上に半田層ＳＤ１を形成することもできる。この場合は、銅（Ｃｕ）層ＣＬと半田層ＳＤ１との間に、ニッケル層（ニッケルめっき層）が介在することになる（図３６参照）。図３６には、この場合が示されており、ピラー電極ＰＬは、シード層ＳＥと、シード層ＳＥ上の銅（Ｃｕ）層ＣＬと、銅（Ｃｕ）層ＣＬ上のニッケル（Ｎｉ）層ＮＬとにより、形成されることになる。なお、図３６は、図３５と同じ工程段階が示されているが、銅（Ｃｕ）層ＣＬを形成した後、半田層ＳＤ１を形成する前に、銅（Ｃｕ）層ＣＬ上にニッケル（Ｎｉ）層ＮＬを形成した場合に対応している。なお、ニッケル層（ニッケルめっき層）ＮＬを形成する場合、ニッケル層ＮＬの厚さは、銅（Ｃｕ）層ＣＬよりも薄く、例えば３μｍ程度であり、ピラー電極ＰＬの厚さの主体は、銅（Ｃｕ）層ＣＬにより構成される。

その後、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、切断（ダイシング）する。この際、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、ダイシングブレード（図示せず）によって、スクライブ領域に沿って切断（ダイシング）される。これにより、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。

このようにして、半導体チップＣＰを製造することができる。

＜検討の経緯について＞
配線基板上に半導体チップをフリップチップ接続した半導体装置においては、半導体チップの複数の半田バンプを配線基板の複数の端子に接続することで、フリップチップ接続を行うことができる。しかしながら、近年、半導体チップの端子数の増加や半導体チップの小型化に伴い、半導体チップにおける半田バンプの間隔が狭くなってきている。

そこで、本発明者は、半導体チップの複数のパッド上に複数のピラー電極をそれぞれ形成しておき、半導体チップの複数のピラー電極を、配線基板の複数の端子に半田を介して接続することで、フリップチップ接続を行うことを検討している。

半導体チップのピラー電極と配線基板の端子とを半田で接続した構造を採用することで、ピラー電極を用いた分、半導体チップと配線基板との間の間隔を大きくしやすくなるため、半導体チップの端子数の増加や半導体チップの小型化に伴いピラー電極の隣接間隔が小さくなっても、半導体チップと配線基板との間にアンダーフィル樹脂を充填しやすくなる。また、ピラー電極を用いた分、各半田接続部の半田量を抑制できるため、半導体チップの端子数の増加や半導体チップの小型化に伴いピラー電極の隣接間隔が小さくなっても、半田接続部同士が接触して短絡するのを防止しやすくなる。このため、半導体チップの端子数の増加や半導体チップの小型化の要求に答えるためには、半導体チップのピラー電極と配線基板の端子とを半田で接続した構造を採用することが望ましい。

また、半導体チップは、複数の配線層を有する配線構造（多層配線構造）を有しており、その配線構造に形成された配線により、半導体チップ内に形成された素子を結線することで、半導体集積回路が形成されている。半導体チップの小型化の要求に伴い、半導体チップ内の配線の微細化も進んでいるが、それに伴い配線間の距離（間隔）も小さくなってきている。配線間の距離が小さくなると、近接する配線間の容量（寄生容量）が大きくなり、配線を伝送される信号の伝送速度が低下し、信号遅延や消費電力の増加を招く虞がある。このため、配線構造を構成する層間絶縁膜に低誘電率絶縁膜を用いることで、近接する配線間の容量（寄生容量）を低減することが望ましい。しかしながら、低誘電率絶縁膜は、酸化シリコン膜よりも誘電率が低いが、低誘電率絶縁膜は、酸化シリコン膜に比べて強度が弱くなりやすい。

本発明者は、半導体チップのピラー電極と配線基板の端子とを半田で接続した構造を採用した場合の半導体装置の信頼性について、実験やシミュレーションにより検討した。その結果、半導体チップのピラー電極と配線基板の端子とを半田で接続した構造を採用する場合には、各部材の寸法などを最適化することが、製造された半導体装置の信頼性を向上させる上で、極めて重要であることを見出した。

例えば、フリップチップ接続により半導体チップのピラー電極と配線基板の端子とを半田で接続する際、半田を溶融、再固化した後の冷却時に、ピラー電極ＰＬから半導体チップの配線構造の層間絶縁膜に応力が加わりやすい。ピラー電極ＰＬから半導体チップの配線構造の層間絶縁膜に応力が加わることは、その層間絶縁膜にダメージが生じて層間絶縁膜の劣化につながる虞がある。特に、層間絶縁膜として低誘電率絶縁膜を採用した場合には、ピラー電極ＰＬから、強度が弱い低誘電率絶縁膜に応力が加わると、その低誘電率絶縁膜にダメージが生じやすい。半導体チップの配線構造の層間絶縁膜にダメージが発生することは、その半導体チップを有する半導体装置の信頼性を低下させてしまう。このため、半導体装置の信頼性を向上させるためには、ピラー電極ＰＬから半導体チップの配線構造の層間絶縁膜に応力が加わりにくくすることが望まれる。

本発明者は、実験やシミュレーションにより、ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜に加わる応力の大きさに寄与する主因子として、ピラー電極ＰＬの厚さｈ_１と、ピラー電極ＰＬの直径Ｄ_１と、半導体チップＣＰを構成する半導体基板ＳＢの厚さと、があることを新たに見出した。そして、これらの因子を後述のように最適化することで、ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜に加わる応力の大きさを、約半分に低減できることを見出した。

本実施の形態では、半導体チップのピラー電極と配線基板の端子とを半田で接続した構造を採用するにあたって、以下に説明するように各部材の寸法などを最適化することで、半導体装置の信頼性を向上させることができる。

＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧは、配線基板ＣＢと配線基板ＣＢ上に搭載された半導体チップＣＰとを有する半導体装置である。半導体チップＣＰは、層間絶縁膜ＩＬ６（第１絶縁膜）と、層間絶縁膜ＩＬ６上に形成されたパッドＰＤと、層間絶縁膜ＩＬ６上に形成され、パッドＰＤの一部を露出する開口部ＯＰ３（第１開口部）を有する絶縁膜ＰＡ（第２絶縁膜）と、開口部ＯＰ３から露出するパッドＰＤ上に形成されたピラー電極ＰＬと、を有している。配線基板ＣＢは、端子ＴＥと、端子ＴＥの一部を露出する開口部ＯＰ１（第２開口部）を有するレジスト層ＳＲ１（第３絶縁膜）と、を有している。半導体チップＣＰの絶縁膜ＰＡは、配線基板ＣＢに対向する側の主面（第１主面）である上面ＰＡ２ａを有し、また、配線基板ＣＢのレジスト層ＳＲ１は、半導体チップＣＰに対向する側の主面（第２主面）である上面ＳＲ１ａを有している。平面視において、ピラー電極ＰＬは、絶縁膜ＰＡの開口部ＯＰ３（第１開口部）を内包し、ピラー電極ＰＬの一部は絶縁膜ＰＡと重なっている。そして、半導体チップＣＰのピラー電極ＰＬと、配線基板ＣＢの端子ＴＥとは、ピラー電極ＰＬと端子ＴＥとの間に介在する半田層ＳＤを介して接続されている。

本実施の形態の第１の特徴は、絶縁膜ＰＡの上面ＰＡ２ａからのピラー電極ＰＬの厚さ（第１厚さ、高さ）ｈ_１が、レジスト層ＳＲ１の上面ＳＲ１ａからの半田層ＳＤの厚さ（第２厚さ、高さ）ｈ_２の半分以上で、かつ厚さｈ_２以下であることである。すなわち、第１の特徴は、ｈ_２／２≦ｈ_１≦ｈ_２の関係を満たしていることである。なお、厚さｈ_１，ｈ_２は、図７および図１７に示されている。

ｈ_２／２≦ｈ_１≦ｈ_２の関係を満たすことは、ｈ_１≦ｈ_２≦ｈ_１×２の関係を満たすことと等価である。このため、第１の特徴は、レジスト層ＳＲ１の上面ＳＲ１ａからの半田層ＳＤの厚さｈ_２は、絶縁膜ＰＡの上面ＰＡ２ａからのピラー電極ＰＬの厚さｈ_１の１倍以上で、かつ２倍以下であることと、等価である。

厚さｈ_１は、絶縁膜ＰＡの上面ＰＡ２ａから突出する部分のピラー電極ＰＬの厚さ（高さ）とみなすこともできる。また、厚さｈ_１は、絶縁膜ＰＡの上面ＰＡ２ａから、ピラー電極ＰＬの先端面までの距離（半導体チップＣＰの厚さ方向で見たときの距離）とみなすこともできる。また、厚さｈ_１は、絶縁膜ＰＡの上面ＰＡ２ａ上に位置する部分（すなわち絶縁膜ＰＡの上面ＰＡ２ａ上に乗り上げている部分）のピラー電極ＰＬの厚さとみなすこともできる。いずれにしても、ｈ_１は、半導体チップＣＰの厚さ方向で見たときの寸法である。

また、厚さｈ_２は、レジスト層ＳＲ１の上面ＳＲ１ａから突出する部分の半田層ＳＤの厚さ（高さ）とみなすこともできる。また、厚さｈ_２は、レジスト層ＳＲ１の上面ＳＲ１ａから、半田層ＳＤの上面（すなわち半田層ＳＤとピラー電極ＰＬとの界面から）までの距離（配線基板ＣＢの厚さ方向で見たときの距離）とみなすこともできる。いずれにしても、ｈ_２は、配線基板ＣＢの厚さ方向で見たときの寸法である。配線基板ＣＢの厚さ方向で見たときに、半導体チップＣＰの絶縁膜ＰＡの上面ＰＡ２ａと配線基板ＣＢのレジスト層ＳＲ１の上面ＳＲ１ａとの間の距離（間隔）は、ピラー電極ＰＬの厚さｈ_１と半田層ＳＤの厚さｈ_２との合計（すなわちｈ_１＋ｈ_２）に対応している。

第１の特徴（ｈ_２／２≦ｈ_１≦ｈ_２）を満たすことが望ましい理由について、以下に説明する。

パッドＰＤ上にピラー電極ＰＬを設けて、半導体チップＣＰのピラー電極ＰＬと配線基板ＣＢの端子ＴＥとを半田層ＳＤで接続した構造を採用する利点は、ピラー電極ＰＬを用いた分、半導体チップＣＰと配線基板ＣＢとの間の間隔を大きくするためと、ピラー電極ＰＬを用いた分、半田接続部の半田量を抑制するためである。この観点では、ピラー電極ＰＬの厚さｈ_１はある程度大きいことが望ましく、ピラー電極ＰＬの厚さｈ_１が小さいと、ピラー電極ＰＬを用いる意義が小さくなってしまう。この観点で、ピラー電極ＰＬの厚さｈ_１は、半田層ＳＤの厚さｈ_２の半分以上（すなわちｈ_２／２≦ｈ_１）であることが好ましい。ｈ_２／２≦ｈ_１が成り立つようにすることで、ピラー電極ＰＬを用いることによる上記利点を的確に享受することができるようになる。これにより、半導体チップＣＰの端子数の増加や半導体チップＣＰの小型化に伴いピラー電極ＰＬの隣接間隔が小さくなっても、半導体チップＣＰと配線基板ＣＢとの間にアンダーフィル樹脂（樹脂部ＵＦＲ）を充填しやすくなる。また、ピラー電極ＰＬの厚さｈ_１を確保した分、各半田接続部（ここでは半田層ＳＤ）の半田量を抑制できるため、ピラー電極ＰＬの隣接間隔が小さくなっても、半田接続部同士が接触して短絡するのを防止しやすくなる。このため、半導体チップＣＰの小型化や多端子化を図ることができる。

一方、ピラー電極ＰＬの厚さｈ_１が大きすぎると、次のような課題が生じてしまう。ピラー電極ＰＬに印加される応力は、ピラー電極ＰＬの下に存在する絶縁膜ＰＡ（特に樹脂膜ＰＡ２）によって緩和される。しかしながら、ピラー電極ＰＬの厚さｈ_１を大きくすると、ピラー電極ＰＬに印加される応力が大きくなり、その応力を絶縁膜ＰＡ（特に樹脂膜ＰＡ２）によって十分には緩和できなくなり、ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜（ＩＬ１〜ＩＬ６）に応力が伝達され、その層間絶縁膜（ＩＬ１〜ＩＬ６）に応力が加わることになる。ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜に応力が加わることは、その層間絶縁膜にダメージが発生することにつながる虞があり、半導体装置ＰＫＧの信頼性を低下させてしまう。本発明者の実験とシミュレーションによれば、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力の大きさは、ピラー電極ＰＬの厚さｈ_１に依存しており、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくするためには、ピラー電極ＰＬの厚さｈ_１を小さくすることが有効である。

この観点で、ピラー電極ＰＬの厚さｈ_１は、半田層ＳＤの厚さｈ_２以下（すなわちｈ_１≦ｈ_２）であることが好ましい。ｈ_１≦ｈ_２が成り立つようにすることで、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくすることができるため、ピラー電極ＰＬからの応力に起因して、ピラー電極ＰＬの下方に位置する層間絶縁膜にダメージが発生するのを抑制または防止することができ、半導体装置の信頼性を向上させることができる。

従って、第１の特徴として、ｈ_２／２≦ｈ_１≦ｈ_２の関係を満たすことが望ましい。これにより、ピラー電極ＰＬを用いることによる上記利点を的確に享受することができるとともに、ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を的確に低減することができる。これにより、半導体装置の信頼性を向上させることができる。また、ピラー電極ＰＬの隣接間隔を小さくすることが可能になるため、半導体チップＣＰの小型化や多端子化を図ることができる。

図３７は、ピラー電極の厚さ（図３７の横軸）と、ピラー電極からピラー電極の下方の層間絶縁膜に加わる応力（図３７の縦軸）との相関を、シミュレーションによって調べた結果を示すグラフである。図３７の横軸は、ピラー電極の厚さであるが、上記厚さｈ_１に相当している。図３７のグラフからも、ピラー電極の厚さ（ｈ_１）を小さくすることによって、ピラー電極からピラー電極の下方の層間絶縁膜に加わる応力を小さくできることが分かる。ピラー電極ＰＬの厚さｈ_１は、１５〜２５μｍ程度が好適である。このため、例えば、ピラー電極ＰＬの厚さｈ_１を２０μｍとし、半田層ＳＤの厚さｈ_２を３０μｍとする組み合わせは、好適である。

本実施の形態の第２の特徴は、ピラー電極ＰＬの厚さｈ_１と半田層ＳＤの厚さｈ_２との合計（すなわちｈ_１＋ｈ_２）が、ピラー電極ＰＬの直径Ｄ_１の０．５倍以上で、かつ０．８倍以下であることである。すなわち、第２の特徴は、Ｄ_１×０．５≦ｈ_１＋ｈ_２≦Ｄ_１×０．８の関係を満たしていることである。直径Ｄ_１は、図２０および図２１に示されている。ピラー電極ＰＬの直径Ｄ_１は、上記フォトレジスト層ＲＰ１の開口部ＯＰ４の直径と実質的に同じである。

なお、Ｄ_１×０．５≦ｈ_１＋ｈ_２≦Ｄ_１×０．８の関係を満たすことは、０．５≦（ｈ_１＋ｈ_２）／Ｄ_１≦０．８の関係を満たすことと等価である。

第２の特徴を満たすことが望ましい理由について、以下に説明する。

ピラー電極ＰＬの直径Ｄ_１を小さくして（ｈ_１＋ｈ_２）／Ｄ_１を大きくすると、ピラー電極ＰＬが倒れる方向に作用する応力が大きくなってしまう。ピラー電極ＰＬが倒れる方向に作用する応力が大きくなると、ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜（ＩＬ１〜ＩＬ６）に応力が加わりやすくなるため、好ましくない。ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜に加わる応力を小さくするためには、ピラー電極ＰＬの直径Ｄ_１を大きくすることが有効である。この観点で、（ｈ_１＋ｈ_２）／Ｄ_１は０．８以下であることが好ましい。

一方、ピラー電極ＰＬの直径Ｄ_１を大きくして（ｈ_１＋ｈ_２）／Ｄ_１を小さくすることは、半導体チップＣＰと配線基板ＣＢとの間に充填するアンダーフィル樹脂(樹脂部ＵＦＲ)の体積の減少を招き、アンダーフィル樹脂による保護効果の低減につながってしまう。また、ピラー電極ＰＬの直径Ｄ_１を大きくして（ｈ_１＋ｈ_２）／Ｄ_１を小さくすることは、ピラー電極ＰＬの配列ピッチの増大につながり、半導体チップの小型化や多端子化に不利となる。このため、ピラー電極ＰＬの直径Ｄ_１を大きくして（ｈ_１＋ｈ_２）／Ｄ_１を小さくし過ぎることも、好ましくない。この観点で、（ｈ_１＋ｈ_２）／Ｄ_１は０．５以上であることが好ましい。

従って、第２の特徴として、ピラー電極ＰＬの厚さｈ_１と半田層ＳＤの厚さｈ_２との合計は、ピラー電極ＰＬの直径Ｄ_１の０．５倍以上で、かつ０．８倍以下であることが望ましい（すなわちＤ_１×０．５≦ｈ_１＋ｈ_２≦Ｄ_１×０．８）。これにより、ピラー電極ＰＬが倒れる方向に作用する応力を抑制して、ピラー電極ＰＬからピラー電極ＰＬの下方に位置する層間絶縁膜（ＩＬ１〜ＩＬ６）に応力が加わりにくくすることができ、半導体装置の信頼性を向上させることができる。また、半導体チップＣＰと配線基板ＣＢとの間に充填するアンダーフィル樹脂(樹脂部ＵＦＲ)の体積を確保しやすくなるため、アンダーフィル樹脂による保護効果を的確に得ることができるようになる。また、ピラー電極ＰＬの配列ピッチを小さくしやすくなる、半導体チップの小型化や多端子化に有利となる。

図３８は、ピラー電極の直径（図３８の横軸）と、ピラー電極からピラー電極の下方の層間絶縁膜に加わる応力（図３８の縦軸）との相関を、シミュレーションによって調べた結果を示すグラフである。図３８の横軸は、ピラー電極の直径であるが、上記直径Ｄ_１に相当している。図３８のグラフからも、ピラー電極の直径（Ｄ_１）を大きくすることによって、ピラー電極からピラー電極の下方の層間絶縁膜に加わる応力を小さくできることが分かる。ピラー電極ＰＬの直径Ｄ_１は、８５〜１０５μｍ程度が好適である。

本実施の形態の第３の特徴は、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２が、ピラー電極ＰＬの直径Ｄ_１の０．４倍以上で、かつ０．７５倍以下であることである。すなわち、第３の特徴は、Ｄ_１×０．４≦Ｄ_２≦Ｄ_１×０．７５の関係を満たしていることである。直径Ｄ_１，Ｄ_２は、図２０および図２１に示されている。なお、絶縁膜ＰＡの開口部ＯＰ３は、樹脂膜ＰＡ２の開口部ＯＰ３ｂにより構成されているため、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２は、樹脂膜ＰＡ２の開口部ＯＰ３ｂの直径と同じである。

第３の特徴を満たすことが望ましい理由について、以下に説明する。

絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２が小さくなると、絶縁膜ＰＡの開口部ＯＰ３に埋め込まれた部分のピラー電極ＰＬの直径も小さくなり、絶縁膜ＰＡの開口部ＯＰ３に埋め込まれた部分のピラー電極ＰＬにおける電流密度が高くなる。絶縁膜ＰＡの開口部ＯＰ３に埋め込まれた部分のピラー電極ＰＬにおける電流密度が高くなると、ピラー電極ＰＬの劣化（例えばエレクトロマイグレーションによる劣化）が生じやすくなり、ＥＭ（ElectroMigration）寿命などが低下する虞があるため、好ましくない。ピラー電極ＰＬの劣化を抑制するためには、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２を大きくすることが有効である。この観点で、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２は、ピラー電極ＰＬの直径Ｄ_１の０．４倍以上（すなわちＤ_１×０．４≦Ｄ_２）であることが好ましい。

また、絶縁膜ＰＡ（特に樹脂膜ＰＡ２）は、緩衝層（応力緩衝層、応力緩和層）としての機能を有しており、ピラー電極ＰＬに印加される応力は、緩衝層としての絶縁膜ＰＡ（特に樹脂膜ＰＡ２）によって緩和される。しかしながら、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２を大きくすると、絶縁膜ＰＡ（特に樹脂膜ＰＡ２）の緩衝層としての機能が小さくなり、ピラー電極ＰＬに印加される応力を絶縁膜ＰＡ（特に樹脂膜ＰＡ２）によって緩和する作用が低下してしまうため、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に応力が加わりやすくなってしまう。

このため、エレクトロマイグレーション対策として、ピラー電極ＰＬに流れる電流密度を下げるために、ピラー電極ＰＬをパッドＰＤに接続する絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２を大きくし過ぎると、絶縁膜ＰＡ（特に樹脂膜ＰＡ２）の緩衝層としての機能が小さくなり、ピラー電極ＰＬから層間絶縁膜に加わる応力が大きくなって、層間絶縁膜にダメージが発生する虞がある。このため、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２を大きくし過ぎることは、好ましくない。ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくするためには、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２を小さくすることが有効である。この観点で、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２は、ピラー電極ＰＬの直径Ｄ_１の０．７５倍以下（すなわちＤ_２≦Ｄ_１×０．７５）であることが好ましい。

従って、第３の特徴として、絶縁膜ＰＡの開口部ＯＰ３の直径Ｄ_２は、ピラー電極ＰＬの直径Ｄ_１の０．４倍以上で、かつ０．７５倍以下であることが望ましい（すなわち、Ｄ_１×０．４≦Ｄ_２≦Ｄ_１×０．７５）。これにより、絶縁膜ＰＡの開口部ＯＰ３に埋め込まれた部分のピラー電極ＰＬにおける電流密度を抑制できるため、ピラー電極ＰＬの劣化（例えばエレクトロマイグレーションによる劣化）を抑制でき、ＥＭ寿命などを向上させることができる。また、絶縁膜ＰＡ（特に樹脂膜ＰＡ２）の緩衝層としての機能を確保しやすくなり、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくすることができる。このため、半導体装置の信頼性を向上させることができる。

本実施の形態の第４の特徴は、絶縁膜ＰＡが、無機絶縁膜からなる絶縁膜ＰＡ１と、絶縁膜ＰＡ１上の樹脂膜ＰＡ２との積層構造を有し、平面視において、絶縁膜ＰＡ１の開口部ＯＰ３ａ（第３開口部）は、樹脂膜ＰＡ２の開口部ＯＰ３ｂ（第４開口部）を内包しており、絶縁膜ＰＡの開口部ＯＰ３が、樹脂膜ＰＡ２の開口部ＯＰ３ｂにより形成されていることである。

第４の特徴を満たすことが望ましい理由について、以下に説明する。

絶縁膜ＰＡが、絶縁膜ＰＡ１と絶縁膜ＰＡ１上の樹脂膜ＰＡ２との積層構造を有し、平面視において、絶縁膜ＰＡ１の開口部ＯＰ３ａが、樹脂膜ＰＡ２の開口部ＯＰ３ｂを内包していれば、絶縁膜ＰＡの開口部ＯＰ３の内壁は、樹脂膜ＰＡ２の開口部ＯＰ３ｂの内壁により構成されるため、ピラー電極ＰＬは、樹脂膜ＰＡ２に接するが、絶縁膜ＰＡ１には接しなくなる。樹脂膜ＰＡ２は、樹脂材料からなるため、比較的柔らかく、ピラー電極ＰＬに印加される応力を緩和する緩衝層（応力緩衝層、応力緩和層）としての機能に優れている。このため、ピラー電極ＰＬが、樹脂膜ＰＡ２に接するが、絶縁膜ＰＡ１には接しないようにすることで、ピラー電極ＰＬに印加された応力を樹脂膜ＰＡ２で緩和しやすくなり、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくすることができる。これにより、ピラー電極ＰＬからの応力に起因して、ピラー電極ＰＬの下方に位置する層間絶縁膜にダメージが発生するのを抑制または防止することができる。このため、第４の特徴を満たすことが望ましく、それによって、半導体装置の信頼性を向上させることができる。例えば、開口部ＯＰ３ａの直径を５５μｍ程度とし、開口部ＯＰ３ｂの直径を４０μｍ程度とする組み合わせは、好適である。

また、絶縁膜ＰＡ１上の樹脂膜ＰＡ２とのうち、ピラー電極ＰＬに印加される応力を緩和する緩衝層としての機能するのは、主として樹脂膜ＰＡ２であり、その緩衝層としての機能を向上させるために、半導体チップＣＰの最上層の膜として、樹脂材料からなる絶縁膜（すなわち樹脂膜ＰＡ２）を用いている。樹脂膜ＰＡ２のこの機能（緩衝層としての機能）を考慮すると、樹脂膜ＰＡ２は、ポリイミド樹脂膜であれば、特に好ましい。そうすることで、ピラー電極ＰＬに印加された応力を樹脂膜ＰＡ２で、より的確に緩和することができるようになり、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を、より的確に低減できるようになる。

また、絶縁膜ＰＡ１は、無機絶縁膜からなることで、パッシベーション膜として的確に機能することができる。また、絶縁膜ＰＡ１は、窒化シリコン膜または酸窒化シリコン膜からなることが、より好ましく、そうすることで、半導体チップＣＰの耐湿性を向上させることができ、ひいては、半導体装置の信頼性を向上させることができる。

本実施の形態の第５の特徴は、パッドＰＤとピラー電極ＰＬとの間における樹脂膜ＰＡ２の厚さ（第３厚さ）Ｔ_１が、パッドＰＤの厚さ（第４厚さ）Ｔ_２よりも大きく、かつ、ピラー電極ＰＬの厚さｈ_１よりも小さいことである。すなわち、第５の特徴は、Ｔ_２＜Ｔ_１＜ｈ_１の関係を満たしていることである。厚さＴ_１，Ｔ_２は、図７および図２０に示されている。

ここで、厚さＴ_１は、パッドＰＤの上面（絶縁膜ＰＡ１で覆われない部分のパッドＰＤの上面）とピラー電極ＰＬ（樹脂膜ＰＡ２上に乗り上げた部分のピラー電極ＰＬ）との間に介在する部分の樹脂膜ＰＡ２の厚さである。言い換えると、厚さＴ_１は、平面視において、開口部ＯＰ３ａの内側で、かつ、開口部ＯＰ３ｂの外側の領域における、樹脂膜ＰＡ２の厚さに対応している。なお、厚さＴ_１，Ｔ_２は、半導体チップＣＰの厚さ方向でみたときの寸法である。

第５の特徴を満たすことが望ましい理由について、以下に説明する。

樹脂膜ＰＡ２の厚さ（Ｔ_１）が薄くなると、樹脂膜ＰＡ２の緩衝層としての機能が低くなり、ピラー電極ＰＬに印加される応力を樹脂膜ＰＡ２によって緩和する作用が低下してしまうため、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に応力が加わりやすくなる。このため、樹脂膜ＰＡ２の厚さ（Ｔ_１）を薄くし過ぎることは、好ましくない。ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくするためには、樹脂膜ＰＡ２の厚さ（Ｔ_１）を厚くすることが有効である。この観点で、樹脂膜ＰＡ２の厚さＴ_１は、パッドＰＤの厚さＴ_２よりも大きい（厚い）ことが好ましい（すなわちＴ_２＜Ｔ_１）。

一方、樹脂膜ＰＡ２の厚さ（Ｔ_１）が厚すぎると、樹脂膜ＰＡ２の熱収縮率と、配線構造を構成する層間絶縁膜（ＩＬ１〜ＩＬ６）の熱収縮率との差に起因して、半導体チップＣＰが反りやすくなってしまう。このため、樹脂膜ＰＡ２の厚さ（Ｔ_１）を厚くし過ぎることは、好ましくない。この観点で、樹脂膜ＰＡ２の厚さＴ_１は、ピラー電極ＰＬの厚さｈ_１よりも小さいことが好ましい（すなわちＴ_１＜ｈ_１）。

従って、第５の特徴として、樹脂膜ＰＡ２の厚さＴ_１は、パッドＰＤの厚さＴ_２よりも大きく、かつ、ピラー電極ＰＬの厚さｈ_１よりも小さいことが望ましい（すなわちＴ_２＜Ｔ_１＜ｈ_１）。これにより、樹脂膜ＰＡ２の緩衝層としての機能を確保しやすくなり、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくすることができる。これにより、ピラー電極ＰＬからの応力に起因して、ピラー電極ＰＬの下方に位置する層間絶縁膜にダメージが発生するのを抑制または防止することができる。また、樹脂膜ＰＡ２と層間絶縁膜（ＩＬ１〜ＩＬ６）との熱収縮率との差に起因して半導体チップＣＰが不必要に反ってしまうのを、抑制または防止しやすくなる。このため、半導体装置の信頼性を向上させることができる。

本実施の形態の第６の特徴は、平面視において、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３が、ピラー電極ＰＬの直径Ｄ_１よりも小さいことである（図３９参照）。すなわち、第６の特徴は、Ｄ_３＜Ｄ_１の関係を満たしていることである。直径Ｄ_３は、上記図１１および図３９に示されている。また、別の見方をすると、第６の特徴は、平面視において、レジスト層ＳＲ１の開口部ＯＰ１がピラー電極ＰＬに内包されていることである。ここで、図３９は、半導体装置ＰＫＧの要部平面図であり、図３９には、半導体装置ＰＫＧにおける、配線基板ＣＢの端子と、レジスト層ＳＲ１の開口部ＯＰ１と、ピラー電極ＰＬとの平面レイアウトが示されている。

第６の特徴を満たすことが望ましい理由について、以下に説明する。

平面視において、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を、ピラー電極ＰＬの直径Ｄ_１よりも大きくしてしまうと、半田層ＳＤ１の一部がピラー電極ＰＬの側面に濡れ上がりやすくなってしまう。半田層ＳＤ１の一部がピラー電極ＰＬの側面に濡れ上がると、半導体チップＣＰと配線基板ＣＢとの間にアンダーフィル樹脂（樹脂部ＵＦＲ）を充填しにくくなってしまうため、好ましくない。また、半田層ＳＤ１の一部がピラー電極ＰＬの側面に濡れ上がると、隣り合うピラー電極ＰＬ間の短絡のリスクが増加するため、好ましくない。また、半田層ＳＤ１の一部がピラー電極ＰＬの側面に濡れ上がると、その分、半田層ＳＤの厚さｈ_２が小さくなり、半導体チップＣＰと配線基板ＣＢとの間の間隔が狭くなるため、好ましくない。

従って、第６の特徴として、平面視において、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３は、ピラー電極ＰＬの直径Ｄ_１よりも小さいことが望ましい。別の見方をすると、平面視において、レジスト層ＳＲ１の開口部ＯＰ１は、ピラー電極ＰＬに内包されていることが望ましい。これによりピラー電極ＰＬと端子ＴＥとを接続する半田層ＳＤの形状は、上記図７に示されるような形状となり、半田層ＳＤ１を構成する半田がピラー電極ＰＬの側面に濡れ上がりにくくなる。このため、半導体チップＣＰと配線基板ＣＢとの間にアンダーフィル樹脂（樹脂部ＵＦＲ）を充填しやすくなり、半導体装置ＰＫＧを製造しやすくなる。また、隣り合うピラー電極ＰＬ間の短絡のリスクを低減することができるため、半導体装置の信頼性を向上させることができる。例えば、ピラー電極ＰＬの直径Ｄ_１を８５〜１０５μｍ程度とし、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を６５〜７５μｍ程度とする組み合わせは、好適である。

また、半導体チップＣＰにおけるピラー電極ＰＬの配列ピッチは、ピラー電極ＰＬの直径Ｄ_１に１５μｍを加えた値（Ｄ_１＋１５μｍ）よりも大きいことが好ましい。すなわち、平面視において、隣り合うピラー電極ＰＬの最近接距離（最も近接している箇所の間隔）は、１５μｍ以上確保することが好ましい。これにより、半導体チップＣＰと配線基板ＣＢとの間にアンダーフィル樹脂（樹脂部ＵＦＲ）を充填しやすくなる。一例を挙げると、ピラー電極ＰＬの直径Ｄ_１を８５〜１０５μｍ程度とし、ピラー電極ＰＬの配列ピッチを１３０μｍ程度とすることができる。

第６の特徴について更に補足する。上述のように、第６の特徴として、平面視において、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３は、ピラー電極ＰＬの直径Ｄ_１よりも小さい（Ｄ_３＜Ｄ_１）が、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３が、ピラー電極ＰＬの直径Ｄ_１の０．７倍以上でかつ０．８倍以下（Ｄ_１×０．７≦Ｄ_３≦Ｄ_１×０．８）であれば、特に好ましい。その理由について、以下に説明する。

上述のように、第６の特徴として、平面視において、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３は、ピラー電極ＰＬの直径Ｄ_１よりも小さく（Ｄ_３＜Ｄ_１）、別の見方をすると、平面視において、レジスト層ＳＲ１の開口部ＯＰ１は、ピラー電極ＰＬに内包されている。これにより、半田層ＳＤ１を構成する半田がピラー電極ＰＬの側面に濡れ上がりにくくなる。しかしながら、半田層ＳＤ１を構成する半田がピラー電極ＰＬの側面に濡れ上がることを確実に防止するためには、平面視において、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３をピラー電極ＰＬの直径Ｄ_１よりも小さくするだけではなく、更に、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を、ピラー電極ＰＬの直径Ｄ_１の０．８倍以下（すなわちＤ_３≦Ｄ_１×０．８）とすることが好ましい。レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３をピラー電極ＰＬの直径Ｄ_１の０．８倍以下（Ｄ_３≦Ｄ_１×０．８）とすれば、半田層ＳＤ１を構成する半田がピラー電極ＰＬの側面に濡れ上がるのをより的確に防止することができる。

一方、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３が小さくなると、レジスト層ＳＲ１の開口部ＯＰ１に埋め込まれた部分の半田層ＳＤの直径も小さくなり、レジスト層ＳＲ１の開口部ＯＰ１に埋め込まれた部分の半田層ＳＤにおける電流密度が高くなる。レジスト層ＳＲ１の開口部ＯＰ１に埋め込まれた部分の半田層ＳＤにおける電流密度が高くなると、半田層ＳＤの劣化（例えばエレクトロマイグレーションによる劣化）が生じやすくなり、ＥＭ寿命などが低下する虞があるため、好ましくない。電流密度の増加に起因した半田層ＳＤの劣化を抑制または防止するためには、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を小さくし過ぎないことが有効である。また、ピラー電極ＰＬの直径Ｄ_１に対するレジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３の比（すなわちＤ_３／Ｄ_１）が小さくなると、レジスト層ＳＲ１の上面ＳＲ１ａとレジスト層ＳＲ１の開口部ＯＰ１の内壁（側壁）とで形成される角部に接する位置に、半田層ＳＤのくびれ部分が形成され、そのくびれ部分を起点として半田層ＳＤにクラックが発生するリスクが増加してしまう。半田層ＳＤのクラックを抑制または防止するためには、ピラー電極ＰＬの直径Ｄ_１に対するレジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３の比（すなわちＤ_３／Ｄ_１）を小さくし過ぎないことが有効である。つまり、半田層ＳＤの劣化やクラックを抑制または防止するためには、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を小さくし過ぎないことが有効である。

このため、第６の特徴として、平面視においてレジスト層ＳＲ１の開口部ＯＰ１はピラー電極ＰＬに内包されている（開口部ＯＰ１の直径Ｄ_３はピラー電極ＰＬの直径Ｄ_１よりも小さい）が、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を、ピラー電極ＰＬの直径Ｄ_１の０．７倍以上でかつ０．８倍以下（すなわちＤ_１×０．７≦Ｄ_３≦Ｄ_１×０．８）とすることが、特に好ましい。すなわち、ピラー電極ＰＬの直径Ｄ_１に対するレジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３の比（Ｄ_３／Ｄ_１）は、０．７以上でかつ０．８以下（すなわち０．７≦Ｄ_３／Ｄ_１≦０．８）とすることが、特に好ましい。そうすることにより、半田層ＳＤ１を構成する半田がピラー電極ＰＬの側面に濡れ上がるのを的確に防止することができるとともに、半田層ＳＤの劣化やクラックを抑制または防止することができ、半導体装置の信頼性を、より的確に向上させることができる。

なお、図３９では、一例として端子ＴＥの平面形状が四角形（矩形）の場合が示されているが、これに限定されず、端子ＴＥの平面形状は円形などでもよい。

本実施の形態の第７の特徴は、半導体チップＣＰを構成する半導体基板ＳＢの厚さが、２５〜３００μｍであることである。第７の特徴を満たすことが望ましい理由について、以下に説明する。

半導体チップＣＰを構成する半導体基板ＳＢの厚さが厚いと、半導体チップＣＰは変形しにくくなる。それに対して、半導体チップＣＰを構成する半導体基板ＳＢの厚さを薄くすると、半導体チップＣＰは変形しやすくなり、半導体チップＣＰの配線構造を構成する層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を、半導体チップＣＰの変形によって緩和させることができるようになる。このため、半導体基板ＳＢの厚さを薄くすることは、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくするように作用する。この観点で、半導体チップＣＰを構成する半導体基板ＳＢの厚さは、ある程度薄くし、３００μｍ以下とすることが好ましい。一方、半導体基板ＳＢの厚さが薄すぎると、半導体基板ＳＢの割れのリスクが増加するため、半導体基板ＳＢの厚さは、２５μｍ以上であることが好ましい。

従って、第７の特徴として、半導体チップＣＰを構成する半導体基板ＳＢの厚さは、２５〜３００μｍの範囲内であることが望ましい。これにより、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を、半導体チップＣＰの変形によって緩和させることができるとともに、半導体基板ＳＢが割れてしまうのを、的確に防止することができる。このため、半導体装置の信頼性を向上させることができ、また、半導体装置を製造しやすくなる。また、半導体装置の製造歩留まりを向上させることができる。

図４０は、半導体チップを構成する半導体基板の厚さ（図４０の横軸）と、ピラー電極からピラー電極の下方の層間絶縁膜に加わる応力（図４０の縦軸）との相関を、シミュレーションによって調べた結果を示すグラフである。図４０のグラフからも、半導体チップを構成する半導体基板の厚さを薄くすることによって、ピラー電極からピラー電極の下方の層間絶縁膜に加わる応力を小さくできることが分かる。このため、半導体チップＣＰを構成する半導体基板ＳＢの厚さは、３００μｍ以下とすることが好ましい。

本実施の形態の第８の特徴は、絶縁膜ＰＡの開口部ＯＰ３（樹脂膜ＰＡ２の開口部ＯＰ３ｂ）の平面形状が、円形状であることである（図２１参照）。また、ピラー電極ＰＬの平面形状が円形状であれば、更に好ましい。第８の特徴を満たすことが望ましい理由について、以下に説明する。

絶縁膜ＰＡの開口部ＯＰ３（樹脂膜ＰＡ２の開口部ＯＰ３ｂ）の平面形状は、四角形状（矩形状）、四角形以外の多角形状、あるいは円形状など、種々の平面形状を適用することができるが、その中でも、円形状が特に好ましい。絶縁膜ＰＡの開口部ＯＰ３（樹脂膜ＰＡ２の開口部ＯＰ３ｂ）の平面形状を円形状とすることで、絶縁膜ＰＡの開口部ＯＰ３（樹脂膜ＰＡ２の開口部ＯＰ３ｂ）に埋め込まれた部分のピラー電極ＰＬが円柱状となる。これにより、ピラー電極ＰＬに異方的な応力が発生しにくくなり、また、ピラー電極ＰＬの角部に応力が集中する現象が生じるのを防止することができる。この効果は、ピラー電極ＰＬの平面形状を円形状にすることで、更に大きくなる。これにより、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を小さくすることができる。このため、ピラー電極ＰＬからの応力に起因して、ピラー電極ＰＬの下方に位置する層間絶縁膜にダメージが発生するのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。

また、半導体チップＣＰは、複数の配線層を含む配線構造を有している。本実施の形態は、半導体チップＣＰの配線構造が、低誘電率絶縁膜を含んでいる場合に適用すれば、効果が大きい。その理由は、以下の通りである。

上述したように、近年、半導体チップ内の配線の間隔は小さくなってきているため、近接する配線間の寄生容量が大きくなり、信号遅延や消費電力の増加を招く虞がある。このため、半導体チップの配線構造を構成する層間絶縁膜に低誘電率絶縁膜を用いることで、近接する配線間の寄生容量を低減することが望ましく、それによって、半導体装置の性能を向上させることができる。しかしながら、低誘電率絶縁膜は、酸化シリコン膜よりも誘電率が低いが、低誘電率絶縁膜は、酸化シリコン膜に比べて強度が弱くなりやすい。このため、配線構造に含まれる層間絶縁膜として低誘電率絶縁膜を採用した場合には、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜に応力が加わった際に、その層間絶縁膜にダメージが発生するリスクが高くなってしまう。つまり、低誘電率絶縁膜は、ピラー電極ＰＬからの応力に対する耐性が低い膜と言える。

それに対して、本実施の形態では、上記の特徴（第１〜第８の特徴）により、ピラー電極ＰＬからピラー電極ＰＬの下方の層間絶縁膜（ＩＬ１〜ＩＬ６）に加わる応力を低減している。このため、配線構造に含まれる層間絶縁膜として、応力に対する耐性が低い膜である低誘電率絶縁膜を採用した場合でも、ピラー電極ＰＬからの応力によって低誘電率絶縁膜からなる層間絶縁膜にダメージが発生するのを抑制または防止することができる。このため、本実施の形態を、半導体チップＣＰの配線構造が低誘電率絶縁膜を含んでいる場合に適用すれば、半導体チップＣＰ内の近接する配線間の寄生容量を低減する効果を得られるとともに、その低誘電率絶縁膜に、ピラー電極ＰＬからの応力によってダメージが発生するのを抑制または防止することができる。従って、半導体装置の性能を向上させるとともに、半導体装置の信頼性を向上させることができる。これは、後述の第９の特徴および第１０の特徴についても適用できる。

次に、本実施の形態の第１変形例について説明する。図４１および図４２は、本実施の形態の第１変形例の半導体装置ＰＫＧの要部断面図（図４１）および要部平面図（図４２）である。図４１は、上記図７に対応する領域の断面図（部分拡大断面図）が示されており、図４２は、上記図２１に対応する平面図が示されている。なお、図４１は、図４２のＡ６−Ａ６線の位置での断面図にほぼ対応している。また、図４３は、第１変形例の半導体装置の効果を説明するための説明図であり、上記図７に対応する領域の断面図が示されている。

なお、図４１および図４２に示される第１変形例の半導体装置が上記図７の半導体装置と主として相違しているのは、第９の特徴を有していることである。

すなわち、第９の特徴は、パッドＰＤとそのパッドＰＤ上に形成されたピラー電極ＰＬとにおいて、平面視において、パッドＰＤはピラー電極ＰＬを内包していることである。つまり、平面視において、ピラー電極ＰＬは、パッドＰＤに内包されており、パッドＰＤからはみ出してはいない。別の見方をすると、第９の特徴は、平面視において、半導体チップＣＰのパッドＰＤの側面（外周）ＰＤＳの位置が、ピラー電極ＰＬの側面ＰＬＳと同じか、ピラー電極ＰＬの側面ＰＬＳよりも外側に位置していることである。ここで、平面視において、絶縁膜ＰＡの開口部ＯＰ３から遠ざかる側を外側とし、絶縁膜ＰＡの開口部ＯＰ３に近づく側を内側としている。

なお、ピラー電極ＰＬの側面ＰＬＳは、絶縁膜ＰＡの上面ＰＡ２ａ上に位置する部分（すなわち絶縁膜ＰＡの上面ＰＡ２ａ上に乗り上げている部分）のピラー電極ＰＬの側面である。ピラー電極ＰＬの側面ＰＬＳは、平面視において絶縁膜ＰＡ２と重なっており、かつ、樹脂部ＵＦＲに接している。すなわち、ピラー電極ＰＬの側面ＰＬＳは、樹脂部ＵＦＲに接する側面である。

第９の特徴の効果について、図４１と図４３とを対比しながら、以下に説明する。

絶縁膜を形成する際に、その絶縁膜の下地に段差が存在すると、下地の段差を反映した段差が、その絶縁膜にも生じる場合がある。絶縁膜ＰＡは、パッドＰＤの上面の一部（中央部）を開口部ＯＰ３から露出し、パッドＰＤの上面の外周部と側面とを覆うように、形成されている。このため、絶縁膜ＰＡの上面ＰＡ２ａには、パッドＰＤの側面ＰＤＳに起因した段差ＤＳが形成される場合がある。図４１および図４３のそれぞれには、絶縁膜ＰＡの上面ＰＡ２ａに、パッドＰＤの側面ＰＤＳに起因した段差ＤＳが形成された場合が示されている。なお、図４１の場合と図４３の場合とを比べると、図４３の場合よりも図４１の場合の方がパッドＰＤの平面寸法（平面積）が大きく、図４１の場合は、平面視においてパッドＰＤの側面ＰＤＳはピラー電極ＰＬと重なっていないが、図４３の場合は、平面視においてパッドＰＤの側面ＰＤＳがピラー電極ＰＬと重なっている。

図４３の場合は、絶縁膜ＰＡの上面ＰＡ２ａに、パッドＰＤの側面ＰＤＳに起因した段差ＤＳが形成され、かつその段差ＤＳ上にもピラー電極ＰＬが存在している。すなわち、図４３の場合は、絶縁膜ＰＡの上面ＰＡ２ａにおいて、段差ＤＳよりも外側の領域にまでピラー電極ＰＬが存在している。この場合（図４３）は、絶縁膜ＰＡに接するピラー電極ＰＬの下面ＰＬＫは、平坦とはならずに、段差ＤＳを反映した形状となる。具体的には、ピラー電極ＰＬの下面ＰＬＫは、下面ＰＬＫの端部近傍領域が半導体チップＣＰに近づく側に突出した（尖った）形状になる。なお、ピラー電極ＰＬにおける絶縁膜ＰＡの上面ＰＡ２ａに接する面を、符号ＰＬＫを付してピラー電極ＰＬの下面ＰＬＫとする。

ピラー電極ＰＬの下面ＰＬＫが、図４３のような形状を有している場合には、温度サイクル時（高温状態と低温状態とが交互に繰り返された際）に、ピラー電極ＰＬの下面ＰＬＫの端部近傍領域が絶縁膜ＰＡを押すことで、半導体チップＣＰのパッドＰＤまたは層間絶縁膜に応力が加わり、パッドＰＤの変形あるいは層間絶縁膜のダメージが生じやすくなる。

ピラー電極ＰＬからの応力に起因したパッドＰＤの変形や層間絶縁膜のダメージを抑制するためには、絶縁膜ＰＡに接するピラー電極ＰＬの下面ＰＬＫを、下面ＰＬＫの端部側まで平坦にすることが有効である。そのためには、絶縁膜ＰＡの段差ＤＳが生じても、その段差ＤＳがピラー電極ＰＬの下面ＰＬＫの形状に影響しないようにすることが必要である。これは、絶縁膜ＰＡの段差ＤＳ上にはピラー電極ＰＬは存在せず、平面視において段差ＤＳよりも内側にピラー電極ＰＬの側面ＰＬＳが位置するように、パッドＰＤとピラー電極ＰＬとを設計することで実現できる。

絶縁膜ＰＡの段差ＤＳは、パッドＰＤの側面ＰＤＳに起因して発生したものであり、絶縁膜ＰＡの段差ＤＳとパッドＰＤの側面ＰＤＳとの平面的な位置関係を見ると、絶縁膜ＰＡの段差ＤＳは、必ずパッドＰＤの側面ＰＤＳよりも外側に位置している。なお、上述のように、平面視において、絶縁膜ＰＡの開口部ＯＰ３から遠ざかる側を外側とし、絶縁膜ＰＡの開口部ＯＰ３に近づく側を内側としている。このため、平面視において、ピラー電極ＰＬがパッドＰＤに内包され、パッドＰＤからピラー電極ＰＬがはみ出さないようにすれば、必然的に、平面視においてピラー電極ＰＬの側面ＰＬＳは、絶縁膜ＰＡの段差ＤＳよりも内側に位置することになり、それゆえ、絶縁膜ＰＡの段差ＤＳ上にはピラー電極ＰＬは存在しなくなる。これにより、図４１に示されるように、絶縁膜ＰＡの段差ＤＳが生じていても、絶縁膜ＰＡに接するピラー電極ＰＬの下面ＰＬＫを、下面ＰＬＫの端部側まで平坦にすることができる。

つまり、上記第９の特徴を満たす場合は、パッドＰＤの側面ＰＤＳに起因する段差ＤＳが絶縁膜ＰＡに生じたとしても、その段差ＤＳがピラー電極ＰＬの下面ＰＬＫの形状に影響することはなく、絶縁膜ＰＡに接するピラー電極ＰＬの下面ＰＬＫを、下面ＰＬＫの端部側まで平坦にすることができる（図４１参照）。図４３の場合に比べて、図４１の場合は、ピラー電極ＰＬの下面ＰＬＫが平坦であることを反映して、温度サイクル時に、ピラー電極ＰＬの下面ＰＬＫから半導体チップＣＰのパッドＰＤあるいは層間絶縁膜に加わる応力を緩和することができるため、パッドＰＤの変形や、あるいは層間絶縁膜のダメージを抑制することができる。このため、第９の特徴を満たすことで、温度サイクル時に、ピラー電極ＰＬからの応力に起因してパッドＰＤの変形や層間絶縁膜のダメージが発生するのを抑制または防止することができる。これにより、半導体装置の信頼性を向上させることができる。

第９の特徴は、上記第１〜第８の特徴の１つ以上と組み合わせることもできる。

次に、本実施の形態の第２変形例について説明する。図４４は、本実施の形態の第２変形例の半導体装置ＰＫＧの要部平面図であり、上記図３９に対応するものである。図４４には、第２変形例の半導体装置ＰＫＧにおける、配線基板ＣＢの端子と、レジスト層ＳＲ１の開口部ＯＰ１と、ピラー電極ＰＬとの平面レイアウトが示されている。第２変形例の半導体装置ＰＫＧの断面図は、上記図６および図７と基本的には同じである。

図４４に示される第２変形例の半導体装置は、第１０の特徴を有している。第１０の特徴は、１．５≦Ｄ_４／Ｄ_３≦２が成り立つことである。

ここで、上述のように、Ｄ_３は、レジスト層ＳＲ１の開口部ＯＰ１の直径である。また、Ｄ_４は、端子ＴＥの直径である。なお、端子ＴＥは、銅層ＴＥ１と銅層ＴＥ１上のニッケル層ＴＥ２とからなり、平面視においてニッケル層ＴＥ２は銅層ＴＥ１に内包されているため、端子ＴＥの直径Ｄ_４は、端子ＴＥを構成する銅層ＴＥ１の直径に対応している。第２変形例では、図４４に示されるように、端子ＴＥの平面形状は、すなわち端子ＴＥを構成する銅層ＴＥ１の平面形状は、円形状である。また、上記図３９の場合と同様に、図４４の場合も、レジスト層ＳＲ１の開口部ＯＰ１の平面形状は、円形状である。なお、端子ＴＥを構成するニッケル層ＴＥ２は、レジスト層ＳＲ１の開口部ＯＰ１から露出する部分の銅層ＴＥ１上に形成されているため、レジスト層ＳＲ１の開口部ＯＰ１の平面形状および平面寸法と、端子ＴＥを構成するニッケル層ＴＥ２の平面形状および平面寸法とは、実質的に同じである。

第１０の特徴を採用する理由と効果について、以下に説明する。

レジスト層ＳＲ１と端子ＴＥ（銅層ＴＥ１）との接着力は、それほど強くはないため、レジスト層ＳＲ１と端子ＴＥ（銅層ＴＥ１）との接触面積が小さいと、レジスト層ＳＲ１と端子ＴＥ（銅層ＴＥ１）との密着性（接着性）が低くなってしまい、レジスト層ＳＲ１と端子ＴＥとの界面での剥離が懸念される。レジスト層ＳＲ１と端子ＴＥとの界面での剥離は、半導体装置の信頼性の低下につながるので、好ましくない。

このため、レジスト層ＳＲ１と端子ＴＥ（銅層ＴＥ１）との接触面積をある程度大きくして、レジスト層ＳＲ１と端子ＴＥとの界面での剥離を生じにくくすることが望ましい。端子ＴＥ（銅層ＴＥ１）とレジスト層ＳＲ１との接触面積を大きくするには、端子ＴＥの直径Ｄ_４を大きくするか、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を小さくするが、これは、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３に対する端子ＴＥの直径Ｄ_４の比（Ｄ_４／Ｄ_３）を大きくすることに対応している。

すなわち、Ｄ_４／Ｄ_３を小さくするとレジスト層ＳＲ１と端子ＴＥ（銅層ＴＥ１）との接触面積が小さくなって、レジスト層ＳＲ１と端子ＴＥとの界面での剥離が懸念されるため、その剥離を抑制または防止するためには、Ｄ_４／Ｄ_３を小さくし過ぎないことが有効である。

一方、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３が小さくなると、レジスト層ＳＲ１の開口部ＯＰ１に埋め込まれた部分の半田層ＳＤの直径も小さくなり、レジスト層ＳＲ１の開口部ＯＰ１に埋め込まれた部分の半田層ＳＤにおける電流密度が高くなる。レジスト層ＳＲ１の開口部ＯＰ１に埋め込まれた部分の半田層ＳＤにおける電流密度が高くなると、半田層ＳＤの劣化（例えばエレクトロマイグレーションによる劣化）が生じやすくなり、ＥＭ寿命などが低下する虞があるため、好ましくない。電流密度の増加に起因した半田層ＳＤの劣化を抑制または防止するためには、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を小さくし過ぎないことが有効である。

また、端子ＴＥの直径Ｄ_４を大きくすることは、端子ＴＥの配列ピッチが大きくなるか、あるいは、隣り合う端子ＴＥの間隔が狭くなることにつながる。端子ＴＥの配列ピッチが大きくなると、それに応じて半導体チップＣＰのパッドＰＤの配列ピッチが大きくなるが、これは、半導体チップＣＰの小型化や多端子化の要求に逆行するので、好ましくない。また、隣り合う端子ＴＥの間隔が狭くなると、配線基板ＣＢにおいて隣り合う端子ＴＥの間に配線を通しにくくなるため、配線基板ＣＢの配線レイアウトの制約につながり、好ましくない。このため、端子ＴＥの配列ピッチを抑制し、配線基板ＣＢの配線レイアウトの制約を減らすためには、端子ＴＥの直径Ｄ_４を大きくし過ぎないことが有効である。

端子ＴＥの直径Ｄ_４を大きくすることと、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３を小さくすることとは、いずれも、レジスト層ＳＲ１の開口部ＯＰ１の直径Ｄ_３に対する端子ＴＥの直径Ｄ_４の比（Ｄ_４／Ｄ_３）を大きくするように作用する。

このため、電流密度の増加に起因した半田層ＳＤの劣化を抑制または防止し、また、端子ＴＥの配列ピッチを抑制し、配線基板ＣＢの配線レイアウトの制約を減らすためには、Ｄ_４／Ｄ_３を大きくし過ぎないことが有効である。

そこで、第２変形例では、上記第１０の特徴を採用し、１．５≦Ｄ_４／Ｄ_３≦２の関係を満たすようにしている。１．５≦Ｄ_４／Ｄ_３の関係を満たすことにより、レジスト層ＳＲ１と端子ＴＥとの接触面積をある程度確保して、レジスト層ＳＲ１と端子ＴＥとの密着性を高め、それによって、レジスト層１と端子ＴＥとの界面での剥離を生じにくくすることができる。また、Ｄ_４／Ｄ_３≦２の関係を満たすことにより、電流密度の増加に起因した半田層ＳＤの劣化を抑制または防止でき、また、端子ＴＥの配列ピッチを抑制し、配線基板ＣＢの配線レイアウトの制約を減らすことができる。従って、１．５≦Ｄ_４／Ｄ_３≦２の関係を満たすことで、半導体装置の信頼性を向上させることができるとともに、半導体チップＣＰの小型化（小面積化）や多端子化に有利となり、また、配線基板ＣＢの配線レイアウトの自由度を向上させることができる。

また、上記第６の特徴に関連して、Ｄ_１×０．７≦Ｄ_３≦Ｄ_１×０．８の関係を満たすことが好ましいことを述べたが、この関係と、第１０の特徴である１．５≦Ｄ_４／Ｄ_３≦２の関係とを組み合わせた場合、端子ＴＥの直径Ｄ_４とピラー電極ＰＬの直径Ｄ_１とについては、１．０５≦Ｄ_４／Ｄ_１≦１．６の関係を満たすことが好ましいことになる。

第１０の特徴は、上記第１〜第９の特徴の１つ以上と組み合わせることもできる。

また、図４４では、端子ＴＥの平面形状を円形状としている。端子ＴＥの平面形状を円形状とした場合には、次のような効果を得ることができる。

すなわち、端子ＴＥの平面形状を円形状にすると、隣り合う端子ＴＥの間隔を効率的に大きくすることができる。例えば、端子ＴＥの平面形状が円形の場合と四角形の場合とを比べると、端子ＴＥの配列ピッチが同じであれば、隣り合う端子ＴＥの間隔は、端子ＴＥの平面形状が四角形の場合よりも、端子ＴＥの平面形状が円形の場合の方が広くなる。このため、端子ＴＥの平面形状を円形状にすることで、隣り合う端子ＴＥの間隔を効率的に大きくすることができ、配線基板ＣＢにおいて隣り合う端子ＴＥ間に配線を通しやすくなるため、配線基板ＣＢにおける配線レイアウトの自由度を、より向上させることができる。

また、レジスト層ＳＲ１の開口部ＯＰ１を円形状とすれば、半田層ＳＤに異方的な応力が発生しにくくなり、また、半田層ＳＤの角部に応力が集中する現象が生じるのを防止することができる。これにより、半田層ＳＤの劣化やクラックを抑制または防止しやすくなる。

次に、ピラー電極ＰＬにおけるニッケル層ＮＬの有無について補足する。上記図７および図３５には、銅層ＣＬと半田層ＳＤとの間にニッケル層（ニッケルめっき層）が介在しない場合が示されており、ピラー電極ＰＬは、シード層ＳＥとシード層ＳＥ上の銅層ＣＬとにより形成されている。他の形態として、上記図３６を参照して説明したように、ピラー電極ＰＬを、シード層ＳＥとシード層ＳＥ上の銅層ＣＬと銅層ＣＬ上のニッケル層ＮＬとにより形成することもでき、その場合は、銅層ＣＬと半田層ＳＤとの間に、ニッケル層ＮＬが介在することになる。

しかしながら、ピラー電極ＰＬがニッケル層ＮＬを有する場合（図３６）よりも、図７および図３５のように、ピラー電極ＰＬがニッケル層ＮＬを有しておらず、銅層ＣＬと半田層ＳＤとの間にニッケル層（ＮＬ）が介在しない場合の方が、ＥＭ寿命を向上させることができる。その理由は、次のように考えられる。

まず、ピラー電極ＰＬを構成する銅層ＣＬと半田層ＳＤとの間にニッケル層ＮＬが介在する半導体装置（図３６のピラー電極ＰＬを適用した半導体装置に対応）について、ＥＭ試験を行った場合について説明する。この場合は、端子ＴＥを構成するニッケル層ＴＥ２から半田層ＳＤ側へのニッケル（Ｎｉ）の拡散が発生し、ニッケル層ＴＥ２と半田層ＳＤとの間にＥＭ開放故障（open failures）が発生して、これがＥＭ寿命を決める主因となる。

次に、ピラー電極ＰＬを構成する銅層ＣＬと半田層ＳＤとの間にニッケル層（ＮＬ）が介在しない半導体装置（図３５のピラー電極ＰＬを適用した半導体装置に対応）について、ＥＭ試験を行った場合について説明する。この場合は、銅層ＣＬからの銅（Ｃｕ）の熱拡散に起因して、ＣｕＳｎ層が端子ＴＥを構成するニッケル層ＴＥ２上に形成され、このＣｕＳｎ層が、ニッケル層ＴＥ２から半田層ＳＤへのニッケル（Ｎｉ）の拡散に対するバリア層として機能する。このため、端子ＴＥを構成するニッケル層ＴＥ２と半田層ＳＤとの間にＥＭ開放故障は生じにくくなる。この場合は、端子ＴＥを構成するニッケル層ＴＥ２と半田層ＳＤとの間ではなく、ピラー電極ＰＬを構成する銅層ＣＬと半田層ＳＤとの間に生じるＥＭ開放故障が、ＥＭ寿命を決める主因となるが、そのＥＭ寿命は、図３６のピラー電極ＰＬを適用した半導体装置に比べて、向上する（例えば２５％程度向上する）。

このため、ピラー電極ＰＬがニッケル層ＮＬを有さずに、ピラー電極ＰＬを構成する銅層ＣＬと半田層ＳＤとの間にニッケル層（ＮＬ）が介在しないようにすることで、ＥＭ寿命を向上させることができる。従って、半導体装置の信頼性を、より向上させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

その他、上記実施の形態（変形例を含む）に記載された内容の一部を以下に記載する。

［付記１］
配線基板と、前記配線基板上に搭載された半導体チップと、を有する半導体装置であって、
前記半導体チップは、
第１絶縁膜と、
前記第１絶縁膜上に形成されたパッドと、
前記第１絶縁膜上に形成され、前記パッドの一部を露出する第１開口部を有する第２絶縁膜と、
前記第１開口部から露出する前記パッド上に形成されたピラー電極と、
を有し、
前記配線基板は、
端子と、
前記端子の一部を露出する第２開口部を有する第３絶縁膜と、
を有し、
前記半導体チップの前記第２絶縁膜は、前記配線基板に対向する側の第１主面を有し、
前記配線基板の前記第３絶縁膜は、前記半導体チップに対向する側の第２主面を有し、
平面視において、前記ピラー電極は、前記第１開口部を内包し、前記ピラー電極の一部は前記第２絶縁膜と重なっており、
前記半導体チップの前記ピラー電極と、前記配線基板の前記端子とは、前記ピラー電極と前記端子との間に介在する半田層を介して接続されており、
平面視において、前記第２開口部は、前記ピラー電極に内包されており、
前記第２開口部の第３直径は、前記ピラー電極の第１直径の０．７倍以上でかつ０．８倍以下である、半導体装置。

［付記２］
配線基板と、前記配線基板上に搭載された半導体チップと、を有する半導体装置であって、
前記半導体チップは、
第１絶縁膜と、
前記第１絶縁膜上に形成されたパッドと、
前記第１絶縁膜上に形成され、前記パッドの一部を露出する第１開口部を有する第２絶縁膜と、
前記第１開口部から露出する前記パッド上に形成されたピラー電極と、
を有し、
前記配線基板は、
端子と、
前記端子の一部を露出する第２開口部を有する第３絶縁膜と、
を有し、
前記半導体チップの前記第２絶縁膜は、前記配線基板に対向する側の第１主面を有し、
前記配線基板の前記第３絶縁膜は、前記半導体チップに対向する側の第２主面を有し、
平面視において、前記ピラー電極は、前記第１開口部を内包し、前記ピラー電極の一部は前記第２絶縁膜と重なっており、
前記半導体チップの前記ピラー電極と、前記配線基板の前記端子とは、前記ピラー電極と前記端子との間に介在する半田層を介して接続されており、
平面視において、前記パッドは前記ピラー電極を内包している、半導体装置。

［付記３］
配線基板と、前記配線基板上に搭載された半導体チップと、を有する半導体装置であって、
前記半導体チップは、
第１絶縁膜と、
前記第１絶縁膜上に形成されたパッドと、
前記第１絶縁膜上に形成され、前記パッドの一部を露出する第１開口部を有する第２絶縁膜と、
前記第１開口部から露出する前記パッド上に形成されたピラー電極と、
を有し、
前記配線基板は、
端子と、
前記端子の一部を露出する第２開口部を有する第３絶縁膜と、
を有し、
前記半導体チップの前記第２絶縁膜は、前記配線基板に対向する側の第１主面を有し、
前記配線基板の前記第３絶縁膜は、前記半導体チップに対向する側の第２主面を有し、
平面視において、前記ピラー電極は、前記第１開口部を内包し、前記ピラー電極の一部は前記第２絶縁膜と重なっており、
前記半導体チップの前記ピラー電極と、前記配線基板の前記端子とは、前記ピラー電極と前記端子との間に介在する半田層を介して接続されており、
前記第３絶縁膜の前記第２開口部の直径をＤ_３とし、前記端子の直径をＤ_４としたときに、１．５≦Ｄ_４／Ｄ_３≦２が成り立つ、半導体装置。

ＢＬ 半田ボール
ＢＳ 基材層
ＣＢ 配線基板
ＣＬ 銅層
ＣＰ 半導体チップ
Ｄ_１，Ｄ_２ 直径
ｈ_１，ｈ_２ 厚さ
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６ 層間絶縁膜
ＬＡ ランド
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線
ＮＬ ニッケル層
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ３ａ，ＯＰ３ｂ，ＯＰ４，ＳＨ 開口部
ＰＡ，ＰＡ１ 絶縁膜
ＰＡ２ 樹脂膜
ＰＡ２ａ 上面
ＰＤ パッド
ＰＫＧ 半導体装置
ＰＬ ピラー電極
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＳＤ，ＳＤ１，ＳＤ２ 半田層
ＳＥ シード層
ＳＢ 半導体基板
ＳＲ１，ＳＲ２ レジスト層
ＳＲ１ａ 上面
ＳＴ 素子分離領域
Ｔ_１，Ｔ_２ 厚さ
ＴＥ 端子
ＴＥ１ 銅層
ＴＥ２ ニッケル層
ＵＦＲ 樹脂部
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５ ビア部

Claims (17)

1. 配線基板と、
   前記配線基板上に搭載された半導体チップと、
   を含み、
   前記半導体チップは、
   第１絶縁膜と、
   前記第１絶縁膜上に形成されたパッドと、
   前記第１絶縁膜上に形成され、かつ前記パッドの一部を露出する第１開口部を有する第２絶縁膜と、
   前記第１開口部から露出する前記パッド上に形成されたピラー電極と、
   を有し、
   前記配線基板は、
   端子と、
   前記端子の一部を露出する第２開口部を有する第３絶縁膜と、
   を有し、
   前記半導体チップの前記第２絶縁膜は、前記配線基板に対向する第１主面を有し、
   前記配線基板の前記第３絶縁膜は、前記半導体チップに対向する第２主面を有し、
   平面視において、前記第２絶縁膜の前記第１開口部は前記ピラー電極に内包され、かつ前記ピラー電極の一部は前記第２絶縁膜と重なっており、
   前記半導体チップの前記ピラー電極と、前記配線基板の前記端子とは、前記ピラー電極と前記端子との間に介在する半田層を介して互いに接続されており、
   前記第１主面からの前記ピラー電極の第１厚さは、前記第２主面からの前記半田層の第２厚さの半分以上であり、かつ前記第２厚さ以下であり、
   前記第１開口部の第２直径は、前記ピラー電極の第１直径の０．４倍以上であり、かつ０．７５倍以下であり、
   前記第２絶縁膜は、
   前記第１絶縁膜上に形成された無機絶縁膜と、
   その上に前記ピラー電極が形成され、かつ他の配線が介在することなく前記無機絶縁膜上に形成された樹脂膜と、
   から成る積層構造を有し、
   前記無機絶縁膜は、第３開口部を有し、
   前記樹脂膜は、第４開口部を有し、
   平面視において、前記第４開口部は、前記第３開口部に内包されており、
   前記第２絶縁膜の前記第１開口部は、前記樹脂膜の前記第４開口部であり、
   前記樹脂膜は、ポリイミド樹脂膜である、半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１厚さと前記第２厚さとの合計は、前記ピラー電極の第１直径の０．５倍以上で、かつ０．８倍以下である、半導体装置。
3. 請求項１記載の半導体装置において、
   前記ピラー電極は、前記樹脂膜には接しているが、前記無機絶縁膜には接していない、半導体装置。
4. 請求項１記載の半導体装置において、
   前記無機絶縁膜は、窒化シリコン膜または酸窒化シリコン膜からなる、半導体装置。
5. 請求項１記載の半導体装置において、
   前記樹脂膜は、前記半導体チップの最上層の絶縁膜である、半導体装置。
6. 請求項１記載の半導体装置において、
   前記パッドと前記ピラー電極との間における前記樹脂膜の第３厚さは、前記パッドの第４厚さよりも大きく、かつ、前記第１厚さよりも小さい、半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１開口部の平面形状は、円形状である、半導体装置。
8. 請求項７記載の半導体装置において、
   前記ピラー電極の平面形状は、円形状である、半導体装置。
9. 請求項１記載の半導体装置において、
   平面視において、前記第２開口部の第３直径は、前記ピラー電極の第１直径よりも小さい、半導体装置。
10. 請求項１記載の半導体装置において、
    平面視において、前記第２開口部は、前記ピラー電極に内包されている、半導体装置。
11. 請求項１記載の半導体装置において、
    前記半導体チップは、半導体基板を有し、
    前記半導体基板の第５厚さは、２５〜３００μｍである、半導体装置。
12. 請求項１記載の半導体装置において、
    前記ピラー電極は、銅を主体とするＣｕピラー電極である、半導体装置。
13. 請求項１記載の半導体装置において、
    前記配線基板と前記半導体チップとの間に充填された樹脂部を更に有する、半導体装置。
14. 請求項１記載の半導体装置において、
    前記半導体チップは、複数の配線層を含む配線構造を有し、
    前記配線構造は、低誘電率絶縁膜を含んでいる、半導体装置。
15. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、前記配線基板の最上層の絶縁膜である、半導体装置。
16. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、半田レジスト層である、半導体装置。
17. 配線基板と、
    前記配線基板上に搭載された半導体チップと、
    を含み、
    前記半導体チップは、
    第１絶縁膜と、
    前記第１絶縁膜上に形成されたパッドと、
    前記第１絶縁膜上に形成され、かつ前記パッドの一部を露出する第１開口部を有する第２絶縁膜と、
    前記第１開口部から露出する前記パッド上に形成されたピラー電極と、
    を有し、
    前記配線基板は、
    端子と、
    前記端子の一部を露出する第２開口部を有する第３絶縁膜と、
    を有し、
    前記半導体チップの前記第２絶縁膜は、前記配線基板に対向する第１主面を有し、
    前記配線基板の前記第３絶縁膜は、前記半導体チップに対向する第２主面を有し、
    平面視において、前記第２絶縁膜の前記第１開口部は前記ピラー電極に内包され、かつ前記ピラー電極の一部は前記第２絶縁膜と重なっており、
    前記半導体チップの前記ピラー電極と、前記配線基板の前記端子とは、前記ピラー電極と前記端子との間に介在する半田層を介して互いに接続されており、
    前記第１主面からの前記ピラー電極の第１厚さは、前記第２主面からの前記半田層の第２厚さの半分以上であり、かつ前記第２厚さ以下であり、
    前記第１厚さと前記第２厚さとの合計は、前記ピラー電極の第１直径の０．５倍以上であり、かつ０．８倍以下であり、
    前記第１開口部の第２直径は、前記ピラー電極の前記第１直径の０．４倍以上であり、かつ０．７５倍以下であり、
    前記第２絶縁膜は、
    前記第１絶縁膜上に形成された無機絶縁膜と、
    その上に前記ピラー電極が形成され、かつ他の配線が介在することなく前記無機絶縁膜上に形成された樹脂膜と、
    から成る積層構造を有し、
    前記無機絶縁膜は、第３開口部を有し、
    前記樹脂膜は、第４開口部を有し、
    平面視において、前記第４開口部は、前記第３開口部に内包されており、
    前記第２絶縁膜の前記第１開口部は、前記樹脂膜の前記第４開口部であり、
    前記樹脂膜は、ポリイミド樹脂膜である、半導体装置。

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