JP6180801B2 - 半導体装置 - Google Patents

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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
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    • H01L2224/1416—Random layout, i.e. layout with no symmetry
    • H01L2224/14164—Random layout, i.e. layout with no symmetry covering only portions of the surface to be connected
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    • H01L2224/1412—Layout
    • H01L2224/14179—Corner adaptations, i.e. disposition of the bump connectors at the corners of the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
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    • H01L2224/4805—Shape
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
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Description

本発明は、半導体装置に関し、例えば導体柱を有する半導体装置に適用可能な技術である。
半導体装置は、半導体チップを配線基板に実装した状態で使用される。半導体チップを半導体装置に実装する方法としては、ワイヤボンディングを用いる方法と、フリップチップ実装が一般的である。これに対して近年は、半導体チップの電極に導体柱を形成し、導体柱の上にはんだ層を形成することにより、半導体チップを配線基板にフェイスダウン実装することが検討されている。導体柱に関する技術としては、例えば特許文献１に記載の技術がある。
なお、特許文献２には、電極上にバンプを形成する際に、電極に対してバンプをずらすことが記載されている。また、特許文献３には、電極上に印刷法を用いてバンプを形成する際に、マスクの開口を電極からずらすことが記載されている。詳細には、チップの角に位置する電極については、マスクの開口を、チップの中心から離れる方向にずらすことが記載されている。
特開２０１１−２０４８４０号公報 特開２０１２−７９９７３号公報 特開２００４−３４９６２１号公報
配線基板に水平な面方向において、半導体チップの線熱膨張係数と配線基板の線熱膨張係数は互いに異なる。このため、半導体装置に温度変化が生じた場合、半導体チップと配線基板の界面にはせん断方向の応力が発生する。半導体チップと配線基板が導体柱で接続されている場合、この応力は導体柱に加わる。そして、半導体チップの中心からの距離が大きくなるにつれて、導体柱に加わる応力は大きくなる。このため、半導体チップの角に位置する導体柱においては、電極と導体柱の界面に剥離が生じる可能性がでてくる。特に絶縁層ＳＲ１の温度が軟化点以上になった場合、絶縁層ＳＲ１が応力を吸収できなくなるため、この可能性は高くなる。
これに対して、電極の縁に絶縁膜を乗り上げさせ、さらにこの絶縁膜上に導体柱の縁を乗り上げさせることが考えられる。この構造によれば、絶縁膜によって導体柱に加わる応力が緩和される。しかし、導体柱の縁を乗り上げ量を大きくするためには、導体柱の径を大きくするか、絶縁膜に形成された電極露出用の開口を狭くする必要がある。しかし、導体柱の径を大きくすると、導体柱のピッチが狭くなり、隣り合う導体柱がはんだを介して短絡する可能性が出てくる。開口を狭くすると、導体柱と電極の接続抵抗は大きくなってしまう。このように、導体柱に加わる応力を緩和しつつ、半導体チップと配線基板の接続信頼性を維持することは難しかった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
導体柱と絶縁膜とが重なっている部分を重複領域とする。また、第１直線は、半導体チップの第１辺の一端に最も近い導体柱である第１導体柱の中心を始点として、半導体チップの基板の中心を終点とした直線とする。一実施の形態によれば、第１直線上に位置する重複領域の幅である第１幅は、第１直線を第１導体柱の中心を突き抜ける方向に延長した延長線上における重複領域の幅である第２幅よりも小さい。そして、第１導体柱の中心と、絶縁膜に設けられた開口のうち第１導体柱と重なっている第１開口の中心とを通る直線である第２直線と、第１辺とは、９０°以外の角度で交わっている。
前記一実施の形態によれば、導体柱に加わる応力を緩和しつつ、半導体チップと配線基板の接続信頼性を維持することができる。
（ａ）は実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ´断面図である。 図１（ｂ）の一部を拡大した構造を模式的に示す図である。 配線基板の第２面における外部端子のレイアウトを示すための図である。 半導体チップにおける電極の配置を説明するための図である。 （ａ）は第１領域における第１開口及びその上の導体柱の相対位置を説明するための図であり、（ｂ）は（ａ）のうち点線で囲んだ領域を拡大した図である。 （ａ）は第２領域における開口及びその上の導体柱の相対位置を説明するための図であり、（ｂ）は（ａ）のうち点線で囲んだ領域を拡大した図である。 第３領域における開口及びその上の導体柱の相対位置を説明するための図である。 配線基板の開口の形状を説明するための図である。 開口内における第１端子の配置の一例を示す図である。 導体柱の構成を示す断面図である。 半導体装置に発生する応力について説明するための図である。 半導体チップの導体柱と配線基板の第１端子の接続構造を説明するための断面図である。 半導体チップのうち導体柱を形成する方法を示す断面図である。 半導体チップを配線基板に実装する方法の一例を説明するための断面図である。 配線基板の構成を示す平面図である。 変形例１に係る半導体装置が有する半導体チップの構成を示す断面図である。 変形例２に係る半導体装置が有する半導体チップの構成を示す断面図である。 変形例３に係る半導体装置が有する半導体チップの構成を示す断面図である。 半導体チップの第１領域における開口と導体柱の相対位置の変形例を示す断面図である。 半導体装置を有する電子装置の第１例を示す断面図である。 半導体装置を有する電子装置の第２例を示す断面図である。 半導体装置を有する電子装置の第３例を示す断面図である。 半導体装置を有する電子装置の第４例を示す断面図である。 半導体装置を有する電子装置の第５例を示す断面図である。 半導体装置を有する電子装置の第６例を示す断面図である。 半導体装置を有する電子装置の第７例を示す断面図である。 半導体装置を有する電子装置の第８例を示す断面図である。 第９例に係る電子装置が有する半導体装置を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１（ａ）は、実施形態に係る半導体装置ＳＤの平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ´断面図である。図１（ａ）では、説明のため封止樹脂ＭＤＲを省略している。
半導体装置ＳＤは、配線基板ＩＰ及び半導体チップＳＣを備えている。半導体チップＳＣは複数の電極を有しており、これら複数の電極が配線基板ＩＰの第１面に対向する向きで、配線基板ＩＰの第１面に搭載されている。半導体チップＳＣの電極ＥＬ（後述）と配線基板ＩＰの端子は、導体柱ＭＥＰを用いて互いに接続されている。また、半導体チップＳＣと配線基板ＩＰの間の空間は、封止材ＲＬによって封止されている。封止材ＲＬは、例えばＮＣＦ（Non Conductive Film）であるが、後述するようにＮＣＰ(Non Conductive Paste)や、アンダーフィル樹脂であっても良い。
そして配線基板ＩＰの第１面及び半導体チップＳＣは、封止樹脂ＭＤＲによって封止されている。図１（ｂ）に示す例において、平面視において、封止樹脂ＭＤＲの縁は配線基板ＩＰの内側に位置している。ただし、封止樹脂ＭＤＲの縁と配線基板ＩＰの縁は同一面を形成していてもよい。
また、配線基板ＩＰのうち第１面とは逆側の面である第２面には、複数の外部端子ＳＢ、例えばはんだボールが設けられている。外部端子ＳＢは、半導体装置ＳＤを回路基板（例えばマザーボード）に搭載する際に用いられる。
なお、配線基板ＩＰ及び半導体チップＳＣは、いずれも長方形又は正方形である。また、半導体チップＳＣは、配線基板ＩＰよりも小さい。配線基板ＩＰの一辺は、例えば８ｍｍ以上１５ｍｍ以下である。半導体チップＳＣの一辺は、例えば３ｍｍ以上１０ｍｍ以下である。また、配線基板ＩＰの厚さは、例えば０．２ｍｍ以上０．６ｍｍ以下である。半導体チップＳＣの厚さは、例えば０．０５ｍｍ以上０．４ｍｍ以下である。
図２は、図１（ｂ）の一部を拡大した構造を模式的に示す図である。本図に示す例において、配線基板ＩＰはビルトアップ基板であり、配線層を４層有している。最も第２面側（図中下側）に位置している配線層は、複数の第２端子ＬＮＤ（例えばランド）を有している。複数の第２端子ＬＮＤには、それぞれ外部端子ＳＢが取り付けられている。
また、配線基板ＩＰのうち最も第１面側（図中上側）に位置している配線層は、絶縁層ＩＬ上に位置しており、複数の第１端子ＦＮＧを有している。複数の第１端子ＦＮＧは、互いに異なる導体柱ＭＥＰに接続している。また、配線基板ＩＰの第１面には、絶縁層ＳＲ２、例えばソルダーレジスト層が設けられている。絶縁層ＳＲ２には、開口ＳＲＯが形成されている。開口ＳＲＯ内には、複数の第１端子ＦＮＧが位置している。
図３は、配線基板ＩＰの第２面における外部端子ＳＢのレイアウトを示すための図である。平面視において、外部端子ＳＢは、配線基板ＩＰの中央側の領域と、配線基板ＩＰの縁側の領域のそれぞれに設けられている。なお、中央側の領域のうち最も外側に位置する外部端子ＳＢと、縁側の領域のうち最も内側に位置する外部端子ＳＢの距離は、中央側の領域内における外部端子ＳＢの間隔、及び縁側の領域内における外部端子ＳＢの間隔よりも大きい。ただし、外部端子ＳＢのレイアウトは、本図に示す例に限定されない。例えば外部端子ＳＢは、配線基板ＩＰの縁側の領域にのみ設けられていてもよいし、配線基板ＩＰの全面に設けられていても良い。
図４は、半導体チップＳＣにおける電極ＥＬの配置を説明するための図である。電極ＥＬは、半導体チップＳＣの４辺（第１辺ＳＩＤ１、第２辺ＳＩＤ２、第３辺ＳＩＤ３、及び第４辺ＳＩＤ４）に沿って複数列（本図に示す例では２列）設けられている。半導体チップＳＣのうち電極ＥＬが設けられている面には、絶縁層ＳＲ１（後述）が設けられている。絶縁層ＳＲ１には開口ＯＰが設けられている。開口ＯＰは、複数の電極ＥＬそれぞれの上に形成されている。そして複数の開口ＯＰそれぞれの上には、導体柱ＭＥＰが形成されている。なお、開口ＯＰは、等間隔で配置されていなくても良い。例えば開口ＯＰの大部分は等間隔で配置されているが、一部の開口ＯＰの間隔は、他よりも広くなっていてもよい。また開口ＯＰが成す列は、正方格子を形成していても良いし、千鳥状になっていてもよい。
また、本図に示す例では、半導体チップＳＣの中央部にも、複数の電極ＥＬ及び複数の開口ＯＰが形成されている。これら複数の開口ＯＰの上にも、導体柱ＭＥＰが形成されている。ただし、半導体チップＳＣの中央部における導体柱ＭＥＰの配置密度は、半導体チップＳＣの縁における導体柱ＭＥＰの配置密度よりも低い。
そして、平面視において、導体柱ＭＥＰは、開口ＯＰよりも大きい。このため、導体柱ＭＥＰの縁は、絶縁層ＳＲ１上に乗り上げている。本図に示す例では、導体柱ＭＥＰの縁は、全周にわたって絶縁層ＳＲ１上に乗り上げている。
平面視において、導体柱ＭＥＰの中心と開口ＯＰの中心の相対位置は、半導体チップＳＣ内における開口ＯＰの位置によって異なる。例えば最外周に位置する開口ＯＰ及び導体柱ＭＥＰにおいては、導体柱ＭＥＰの中心は、その導体柱ＭＥＰが重なっている開口ＯＰの中心から、半導体チップＳＣの外側に向かう方向にずれている。そのずれの方向は、平均的には、例えば半導体チップＳＣの中心ＣＥＮ１を基準とした場合、放射状と見なすことができる。
以下、第１領域ＡＲ１、第２領域ＡＲ２、及び第３領域ＡＲ３を例にとって説明を行う。第１領域ＡＲ１は、半導体チップＳＣの第１辺ＳＩＤ１の一端に最も近い開口ＯＰ（第１開口ＯＰ１）を含んでいる。第２領域ＡＲ２は、第１辺ＳＩＤ１の中心に最も近い開口ＯＰを含んでいる。また第３領域ＡＲ３は、半導体チップＳＣの中央部の開口ＯＰを含んでいる。
なお、以下の説明において、半導体チップＳＣの中心ＣＥＮ１は、例えば半導体チップＳＣの対角線の交点として定義される。また、図５，６，７を用いて説明する内容は、第１辺ＳＩＤ１以外の他の３辺（第２辺ＳＩＤ２、第３辺ＳＩＤ３、及び第４辺ＳＩＤ４）についても同様に適用できる。
図５（ａ）は、第１領域ＡＲ１における第１開口ＯＰ１及びその上の導体柱ＭＥＰ（第１導体柱ＭＥＰ１）の相対位置を説明するための図である。図５（ｂ）は、図５（ａ）のうち点線で囲んだ領域を拡大した図である。
図４を用いて説明したように、開口ＯＰ及び導体柱ＭＥＰは、第１辺ＳＩＤ１に沿って複数列設けられている。そして最外周以外の開口ＯＰの中心は、その上に位置する導体柱ＭＥＰの中心とほぼ重なっている。これに対して最外周に位置する開口ＯＰの中心は、その上に位置する導体柱ＭＥＰの中心からずれている。
具体的には、図５（ａ）に示すように、最外周の開口ＯＰにおいて、開口ＯＰ上に位置する導体柱ＭＥＰの中心は、開口ＯＰの中心よりも、半導体チップＳＣの中心ＣＥＮ１から離れる方向にずれている。特に、第１開口ＯＰ１の位置と第１導体柱ＭＥＰ１の位置とを比較してみる。第１開口ＯＰ１の中心ＣＥＮ３を始点として半導体チップＳＣの中心ＣＥＮ１（半導体チップＳＣの基板の中心）を終点とした直線を第１直線ＳＴＬ１とする。そして、導体柱ＭＥＰと絶縁層ＳＲ１が重なった領域を、重複領域とする。第１直線ＳＴＬ１上に位置する重複領域の幅（第１幅）は、第１直線ＳＴＬ１を半導体チップＳＣの外側に向けて延長した延長線ＥＸＬ（すなわち第１導体柱ＭＥＰ１の中心を突き抜ける方向に第１直線ＳＴＬ１を延長した線）上における重複領域の幅（第２幅）よりも小さい。いいかえると、第１開口ＯＰ１よりも半導体チップＳＣの中心側に位置する重複領域の幅は、第１開口ＯＰ１よりも第１辺ＳＩＤ１側に位置する重複領域の幅よりも小さい。
そして、図５（ｂ）に示すように、第１導体柱ＭＥＰ１の中心ＣＥＮ２は、第１開口ＯＰ１の中心ＣＥＮ３よりも、半導体チップＳＣの中心ＣＥＮ１から離れている。さらに、中心ＣＥＮ２及び中心ＣＥＮ３を通る直線（第２直線ＳＴＬ２）と、第１辺ＳＩＤ１とがなす角度θ１は、９０度以外（図の定義によれば９０度未満）である。
図６（ａ）は、第２領域ＡＲ２における開口ＯＰ及びその上の導体柱ＭＥＰの相対位置を説明するための図である。図５（ｂ）は、図５（ａ）のうち点線で囲んだ領域を拡大した図である。第２領域ＡＲ２においても、最外周以外の開口ＯＰの中心は、その上に位置する導体柱ＭＥＰの中心とほぼ重なっている。これに対して最外周に位置する開口ＯＰの中心は、その上に位置する導体柱ＭＥＰの中心から、第１辺ＳＩＤ１に近づく方向にずれている。このため、第２領域ＡＲ２において、開口ＯＰよりも半導体チップＳＣの中心側に位置する重複領域の幅は、開口ＯＰよりも第１辺ＳＩＤ１側に位置する重複領域の幅よりも小さい。
また、図６（ｂ）に示すように、第１辺ＳＩＤ１の中心に最も近い導体柱ＭＥＰ（第２導体柱ＭＥＰ２）の中心ＣＥＮ５は、第２導体柱ＭＥＰ２と重なっている開口ＯＰ（第２開口ＯＰ２）の中心ＣＥＮ４よりも、半導体チップＳＣの中心ＣＥＮ１から離れている。そして、第２導体柱ＭＥＰ２の中心ＣＥＮ５と第２開口ＯＰ２の中心ＣＥＮ４を通る直線（第３直線ＳＴＬ３）と第１辺ＳＩＤ１がなす角度θ２は、９０度、またはθ１よりも９０度に近い。
図５及び図６から、第１辺ＳＩＤ１のうち一端側の１／３における導体柱ＭＥＰの配置ピッチの平均値（例えば第１領域ＡＲ１を含む領域における導体柱ＭＥＰの配置ピッチ）は、第１辺ＳＩＤ１の次の１／３における導体柱ＭＥＰの配置ピッチ（例えば第２領域ＡＲ２を含む領域における導体柱ＭＥＰの配置ピッチ）の平均値よりも大きいことがわかる。いいかえると、半導体チップＳＣの中心ＣＥＮ１からの距離が大きくなるにつれて、開口ＯＰに対する導体柱ＭＥＰの中心は、半導体チップＳＣの外側にずれている。このようにすると、後述する応力緩和効果が大きくなる。
また、複数の導体柱ＭＥＰの配置ピッチの平均値は、複数の開口ＯＰの配置ピッチの平均値よりも大きくなっているのが分かる。このため、後述するように、配線基板ＩＰの第１端子ＦＮＧの配置ピッチを、開口ＯＰの配置ピッチよりも広くすることができる。
なお、図５及び図６に示すように、外側から２列目の導体柱ＭＥＰの中心は、その導体柱ＭＥＰと重なっている開口ＯＰの中心とほぼ重なっている。
図７は、第３領域ＡＲ３における開口ＯＰ及びその上の導体柱ＭＥＰの相対位置を説明するための図である。本図に示すように、第３領域ＡＲ３においては、導体柱ＭＥＰの中心は、開口ＯＰの中心とほぼ重なっている。ただし、第３領域ＡＲ３においても、導体柱ＭＥＰの中心は、開口ＯＰの中心から、半導体チップＳＣの中心から離れる方向、例えば放射状にずれていても良い。
図８は、配線基板ＩＰの開口ＳＲＯの形状を説明するための図である。本図は、配線基板ＩＰのうち半導体チップＳＣが搭載される面を示している。開口ＳＲＯは、半導体チップＳＣの導体柱ＭＥＰに対向する領域に設けられている。
具体的には、導体柱ＭＥＰは、まず、半導体チップＳＣの縁に沿って配置されている。このため、開口ＳＲＯは、半導体チップＳＣの縁に沿った形状を有している。また導体柱ＭＥＰは、半導体チップＳＣの中央部にも配置されている。このため、開口ＳＲＯは、半導体チップＳＣの中央部にも形成されている。なお、開口ＳＲＯ内には、複数の第１端子ＦＮＧ（本図では図示を省略）が配置されている。第１端子ＦＮＧは、複数の導体柱ＭＥＰのそれぞれに対応した位置に配置されている。
また、上記したように、半導体チップＳＣの縁に位置する導体柱ＭＥＰの中心は、その導体柱ＭＥＰに対応する開口ＯＰの中心からずれている。このため、第１端子ＦＮＧの配置ピッチは、開口ＯＰの配置ピッチよりも広くなっている。
図９は、開口ＳＲＯ内における第１端子ＦＮＧの配置の一例を示す図である。上記したように、第１端子ＦＮＧの配置ピッチは、半導体チップＳＣの開口ＯＰの配置ピッチよりも広くなっている。このため、一部の第１端子ＦＮＧの間を通るように、配線ＩＮＣ１を配置することができる。なお、配線ＩＮＣ１は、第１端子ＦＮＧと同一層に形成されている。配線ＩＮＣ１のうち開口ＳＲＯ内に位置する部分は、直線であっても良いし、一部が折れ曲がっていても良い。
図１０は、導体柱ＭＥＰの構成を示す断面図である。本図に示す例において、半導体チップＳＣは、基板ＳＵＢ上に多層配線層ＭＩＬを有している。最上層の配線層は、電極ＥＬを有している。多層配線層ＭＩＬの最上層は保護絶縁膜ＰＳＬ、例えば酸化シリコンと窒化シリコンの積層膜である。電極ＥＬの一部は、保護絶縁膜ＰＳＬに形成された開口内に位置しているため、保護絶縁膜ＰＳＬから露出している。また、電極ＥＬの下には、バリアメタル層ＢＲＭ２が形成されている。
保護絶縁膜ＰＳＬ上には、絶縁層ＳＲ１が形成されている。絶縁層ＳＲ１は、例えばソルダーレジスト層である。絶縁層ＳＲ１には、電極ＥＬ上に位置する開口ＯＰが形成されている。そしてこの開口ＯＰ内に位置する電極ＥＬ上、及びその周囲に位置する絶縁層ＳＲ１の上には、バリアメタル層ＢＲＭ１が形成されている。バリアメタル層ＢＲＭ１は、例えばＴｉＮ層、Ｔｉ層、及びＴｉＷ層の少なくとも一つを含んでいる。
バリアメタル層ＢＲＭ１上には、導体柱ＭＥＰが形成されている。導体柱ＭＥＰは、例えば柱状のＣｕである。導体柱ＭＥＰの高さは、例えば１５μｍ以上５０μｍ以下である。そして導体柱ＭＥＰの上には、Ｎｉ層ＮＩＬ及びはんだ層ＳＬＤがこの順に形成されている。Ｎｉ層ＮＩＬの厚さは、導体柱ＭＥＰの高さよりも小さい。なお、Ｎｉ層ＮＩＬと導体柱ＭＥＰの界面、及びＮｉ層ＮＩＬとはんだ層ＳＬＤの界面の少なくとも一方には、合金層が形成されている場合もある。本図においては、Ｎｉ層ＮＩＬとはんだ層ＳＬＤの界面に合金層ＡＬＬが形成されている。
なお、保護絶縁膜ＰＳＬ（第２絶縁膜）は、電極ＥＬの縁に沿って凸部を有している。そして導体柱ＭＥＰの一部（具体的には図中左側の部分）は、保護絶縁膜ＰＳＬの凸部の外側に位置している。また、本図に示す例では、導体柱ＭＥＰの他の一部（具体的には図中右側の部分）は、電極ＥＬの内側に位置している。ただし、図中右側に部分も、平面視で電極ＥＬの外側に位置していても良い。
図１１は、半導体装置ＳＤに発生する応力について説明するための図である。配線基板ＩＰは、樹脂を用いて形成されている。このため、配線基板ＩＰの線膨張係数は半導体チップＳＣの線膨張係数よりも大きい。従って、半導体装置ＳＤの温度が下がった場合は、図１１（ａ）に示すように、半導体チップＳＣの裏面には圧縮応力が加わる。逆に、半導体装置ＳＤの温度が上がった場合は、図１１（ｂ）に示すように、半導体チップＳＣの裏面には引張応力が加わる。半導体チップＳＣの裏面に圧縮応力が加わる場合の対策については、いろいろ検討されている。これに対して本発明者は、半導体装置ＳＤの温度が上がった場合、すなわち半導体チップＳＣの裏面に引張応力が加わる場合においても、対策を施す必要があることを見出した。これについて、図１２を用いて説明する。
図１２は、半導体チップＳＣの導体柱ＭＥＰと配線基板ＩＰの第１端子ＦＮＧの接続構造を説明するための断面図である。本図において、左側が半導体チップＳＣの縁（例えば第１辺ＳＩＤ１）になっている。
本図に示すように、導体柱ＭＥＰと第１端子ＦＮＧは、はんだ層ＳＬＤを介して接続している。そして半導体装置ＳＤの温度が加わった場合、導体柱ＭＥＰのうちはんだ層ＳＬＤとの接続面（上面）には、導体柱ＭＥＰを半導体チップＳＣの縁に移動させる方向（図中右側から左側）の力が加わる。この場合、導体柱ＭＥＰの下面のうち半導体チップＳＣの縁に近い側の端部が支点となって、導体柱ＭＥＰを半導体チップＳＣの電極ＥＬから引き剥がす方向の力が加わる。
これに対して本実施形態では、導体柱ＭＥＰの中心を、開口ＯＰの中心よりも、半導体チップＳＣの縁に近づけている。このため、力点から支点までの距離に対する、支点から作用点までの距離を大きくすることができる。従って、導体柱ＭＥＰが半導体チップＳＣから剥離することを抑制できる。
また、多層配線層ＭＩＬの少なくとも一部が、酸化シリコン膜よりも誘電率が低い低誘電率膜（例えばポーラス膜）である場合、低誘電率膜のうち導体柱ＭＥＰの下に位置する部分にも剥離などの不具合が生じる可能性がある。本実施形態では、この不具合の発生も抑制できる。
次に、図１３を用いて、半導体チップＳＣの製造方法を説明する。図１３は、半導体チップＳＣのうち導体柱ＭＥＰを形成する方法を示す断面図である。なお、図１３においては、説明のため、導体柱ＭＥＰの中心と第１開口ＯＰ１の中心を重ねている。
まず、基板ＳＵＢ（例えばシリコンウェハ）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインとなる不純物領域を形成する。このようにして、基板ＳＵＢ上にＭＯＳトランジスタが形成される。
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層ＭＩＬを形成する。最上層の配線層には、電極ＥＬが形成される。このとき、電極ＥＬの下にはバリアメタル層ＢＲＭ２（図１３では図示を省略）が形成される。次いで、多層配線層ＭＩＬ上に、保護絶縁膜ＰＳＬ及び開口を形成する。
次いで、図１３（ａ）に示すように、保護絶縁膜ＰＳＬ及び電極ＥＬ上に、絶縁層ＳＲ１及び絶縁層ＳＲ１の開口ＯＰを形成する。絶縁層ＳＲ１は、例えば塗布法により形成される。また絶縁層ＳＲ１がソルダーレジスト膜などの感光性膜である場合、絶縁層ＳＲ１の開口ＯＰは、露光及び現像によって形成される。次いで、絶縁層ＳＲ１上及び電極ＥＬ上に、バリアメタル層ＢＲＭ１を形成する。
次いで、図１３（ｂ）に示すように、バリアメタル層ＢＲＭ１上に、レジストパターンＲＳ１を形成する。レジストパターンＲＳ１は、導体柱ＭＥＰを形成すべき領域に開口を有している。
次いで、図１３（ｃ）に示すように、レジストパターンＲＳ１から露出しているバリアメタル層ＢＲＭ１をシードとしてめっきを行う。これにより導体柱ＭＥＰ、Ｎｉ層ＮＩＬ、及びはんだ層ＳＬＤがこの順に形成される。
その後、図１３（ｄ）に示すように、レジストパターンＲＳ１を除去する。そして、バリアメタル層ＢＲＭ１のうち導体柱ＭＥＰで覆われていない部分を、例えばウェットエッチングを用いて除去する。
その後、はんだ層ＳＬＤを溶融し、その後凝固させる、このようにして、導体柱ＭＥＰが形成される。そして、導体柱ＭＥＰが形成された後、半導体チップＳＣは、ダイシングにより個片化される。
図１４は、半導体チップＳＣを配線基板ＩＰに実装する方法の一例を説明するための断面図である。本図に示す方法は、封止材ＲＬとしてＮＣＦを使う方法である。まず、配線基板ＩＰを準備する。図１５に示すように、配線基板ＩＰは、複数が互いに繋がった状態になっている。
また、配線基板ＩＰの第１端子ＦＮＧの上面、側面、及び端面には、Ｎｉ層及びＡｕ層が形成されている。Ｎｉ層とＡｕ層の間には、Ｐｄ層が形成されていても良い。またこれらの面には、Ｓｎ又はＳｎＡｇなどのハンダ層が形成されていてもよいし、ＯＳＰ処理(プリフラックス)がされていても良い。
次いで、図１４（ａ）に示すように、複数の配線基板ＩＰのそれぞれの上に、封止材ＲＬとしてのＮＣＦを配置する。
次いで、図１４（ｂ）に示すように、封止材ＲＬ上に半導体チップＳＣを、導体柱ＭＥＰが配線基板ＩＰに対向する向きに配置する。次いで、半導体チップＳＣを封止材ＲＬ内に押し込む。これにより、配線基板ＩＰの第１端子ＦＮＧ（本図では図示を省略）と半導体チップＳＣの導体柱ＭＥＰ上のはんだ層ＳＬＤ（本図では図示を省略）は接触する。この状態で、半導体チップＳＣ及び配線基板ＩＰを加熱し、その後、冷却する。これにより、はんだ層ＳＬＤは第１端子ＦＮＧと接合する。
次いで、図１４（ｃ）に示すように、複数の配線基板ＩＰ及び複数の半導体チップＳＣを、封止樹脂ＭＤＲで個別に封止する。また、配線基板ＩＰの第２面に外部端子ＳＢを取り付ける。
次いで、図１４（ｄ）に示すように、配線基板ＩＰをダイシングして、半導体装置ＳＤを個片化する。
なお、図１４（ａ）の工程において、ＮＣＦの代わりにＮＣＰ(Non Conductive Paste)を配線基板に塗布しても良いし、半導体チップＳＣを配線基板ＩＰに搭載した後に、毛細管現象を利用して半導体チップＳＣと配線基板ＩＰの間にアンダーフィル樹脂を浸透させても良い。また、ＮＣＦを配線基板ＩＰではなく半導体チップＳＣに貼りつけても良い。
以上、本実施形態によれば、導体柱ＭＥＰと絶縁層ＳＲ１が重なった領域を重複領域とした場合、第１開口ＯＰ１よりも半導体チップＳＣの中心側に位置する重複領域の幅は、第１開口ＯＰ１よりも第１辺ＳＩＤ１側に位置する重複領域の幅よりも小さい。従って、半導体装置ＳＤの温度が上昇したときに、導体柱ＭＥＰが半導体チップＳＣから剥離することを抑制できる。
（変形例１）
図１６は、変形例１に係る半導体装置ＳＤが有する半導体チップＳＣの構成を示す断面図である。本図に示す半導体チップＳＣは、導体柱ＭＥＰとはんだ層ＳＬＤの間にＮｉ層ＮＩＬ及び合金層ＡＬＬがない点を除いて、実施形態に係る半導体チップＳＣと同様の構成である。
本変形例によっても、実施形態に係る半導体装置ＳＤと同様の効果を得ることができる。
（変形例２）
図１７は、変形例２に係る半導体装置ＳＤが有する半導体チップＳＣの構成を示す断面図である。本図に示す半導体チップＳＣは、絶縁層ＳＲ１がない点を除いて、変形例１に係る半導体チップＳＣと同様の構成である。本変形例において、導体柱ＭＥＰの位置を定めるにあたり、保護絶縁膜ＰＳＬに設けられた開口は、変形例１における開口ＯＰに相当している。
本変形例によっても、実施形態に係る半導体装置ＳＤと同様の効果を得ることができる。
（変形例３）
図１８は、変形例３に係る半導体装置ＳＤが有する半導体チップＳＣの構成を示す断面図である。本図に示す半導体チップＳＣは、少なくとも一部の導体柱ＭＥＰが、平面視で半導体チップＳＣのガードリングＧＤＬと重なっている点を除いて、実施形態及び変形例１，２のいずれかに係る半導体装置ＳＤと同様の構成である。
本変形例によっても、実施形態に係る半導体装置ＳＤと同様の効果を得ることができる。
（変形例４）
本変形例に係る半導体装置ＳＤは、半導体チップＳＣの第１領域ＡＲ１における開口ＯＰと導体柱ＭＥＰの相対位置を除いて、実施形態及び変形例１〜３のいずれかと同様である。
図１９（ａ）に示す例では、第１導体柱ＭＥＰ１は、第１開口ＯＰ１に対して第２辺ＳＩＤ２と平行な方向にずれている。第１導体柱ＭＥＰ１以外の導体柱ＭＥＰについても同様である。詳細には、第１辺ＳＩＤ１に沿った方向に配置された導体柱ＭＥＰのうち最外周に位置するものは、開口ＯＰに対して第２辺ＳＩＤ２と平行な方向にずれている。そのずれ幅は、第１辺ＳＩＤ１の端に近づくにつれて大きくなっていても良い。
図１９（ｂ）に示す例では、第１導体柱ＭＥＰ１は、第１開口ＯＰ１に対して第１辺ＳＩＤ１と平行な方向にずれている。第１導体柱ＭＥＰ１以外の導体柱ＭＥＰについても同様である。詳細には、第１辺ＳＩＤ１に沿った方向に配置された導体柱ＭＥＰのうち最外周に位置するものは、開口ＯＰに対して第１辺ＳＩＤ１と平行な方向にずれている。そのずれ幅は、第１辺ＳＩＤ１の端に近づくにつれて大きくなっていても良い。
図１９（ｃ）に示す例では、最外周に位置する導体柱ＭＥＰのみではなく、その一列内側に位置する導体柱ＭＥＰも、実施形態と同様の方向にシフトしている。
図１９（ｄ）に示す例では、最外周に位置する導体柱ＭＥＰのみではなく、その一列内側に位置する導体柱ＭＥＰも、図１９（ａ）と同様の方向にシフトしている。
図１９（ｅ）に示す例では、最外周に位置する導体柱ＭＥＰのみではなく、その一列内側に位置する導体柱ＭＥＰも、図１９（ｂ）と同様の方向にシフトしている。
なお、図１９（ｃ）〜（ｅ）において、外側から２列目の導体柱ＭＥＰのシフト量は、最外周に位置する導体柱ＭＥＰのシフト量よりも小さくなっている。ただし、これらのシフト量は互いに同じであってもよい。
本変形例によっても、実施形態と同様の効果を得ることができる。
（変形例５）
図２０は、半導体装置ＳＤを有する電子装置の第１例を示す断面図である。この電子装置は、半導体装置ＳＤの上に半導体装置ＳＤ２を搭載した、所謂ＰＯＰ（Package on Package）構造を有している。
詳細には、封止樹脂ＭＤＲは、配線基板ＩＰの周辺部の少なくとも一部を覆っていない。そして配線基板ＩＰの第１面のうち封止樹脂ＭＤＲで覆われていない部分には、半導体装置ＳＤ２の外部端子ＳＢ２に接続するための端子が設けられている。
半導体装置ＳＤ２は、配線基板ＩＰ２の上に半導体チップＳＣ２を搭載し、半導体チップＳＣ２と配線基板ＩＰ２とをボンディングワイヤＷＩＲで接続した構成を有している。なお、半導体チップＳＣ２及びボンディングワイヤＷＩＲは、封止樹脂ＭＤＲ２で封止されている。
本図に示す例において、半導体装置ＳＤの上に半導体装置ＳＤ２を搭載するとき、半導体装置ＳＤには、外部端子ＳＢ２を溶融させるために熱が加わる。この熱によって、導体柱ＭＥＰには応力が加わる。本変形例では、実施形態で説明した作用によって、導体柱ＭＥＰが半導体チップＳＣから剥離することを抑制できる。
図２１は、半導体装置ＳＤを有する電子装置の第２例を示す断面図である。本図に示す例は、半導体装置ＳＤが封止樹脂ＭＤＲを有していない点を除いて、図２０に示した例と同様の構造を有している。
図２２は、半導体装置ＳＤを有する電子装置の第３例を示す断面図である。本図において、半導体装置ＳＤは、半導体チップＳＣ上の半導体チップＳＣ２を搭載した、所謂ＣＯＣ（Chip on Chip）構造を有している。半導体チップＳＣ２と配線基板ＩＰは、ボンディングワイヤＷＩＲによって接続されている。そして半導体チップＳＣ、半導体チップＳＣ２、及びボンディングワイヤＷＩＲは、封止樹脂ＭＤＲで封止されている。
図２３は、半導体装置ＳＤを有する電子装置の第４例を示す断面図である。この変形例において、半導体チップＳＣの上には、樹脂層ＢＮＬ１を介して金属体ＨＳが搭載されている。金属体ＨＳの縁は配線基板ＩＰに近づく方向に折れ曲がっており、樹脂層ＢＮＬ２を介して配線基板ＩＰに接続している。すなわち本例では、半導体チップＳＣで発生した熱は、金属体ＨＳを介して他の部分に放熱される。
図２４は、半導体装置ＳＤを有する電子装置の第５例を示す断面図である。この変形例に係る電子装置は、以下の点を除いて、図２３に示した電子装置と同様の構成である。まず、金属体ＨＳは平板である。そして金属体ＨＳの縁は、樹脂層ＢＮＬ２、リング状の金属板ＳＴＦ（例えばスティフナ）、及び樹脂層ＢＮＬ３を介して配線基板ＩＰに接続している。
図２５は、半導体装置ＳＤを有する電子装置の第６例を示す断面図である。この変形例に係る電子装置は、金属体ＨＳ及び樹脂層ＢＮＬ２を有していない点、及び樹脂層ＢＮＬが平面視で金属体ＨＳと半導体チップＳＣの間にも形成されている点を除いて、図２４に示した例と同様の構成である。
図２６は、半導体装置ＳＤを有する電子装置の第７例を示す断面図である。本変形例に係る電子装置は、以下の点を除いて、図２３に示した電子装置と同様の構成である。まず、金属体ＨＳは平板上であり、が半導体チップＳＣの裏面上に搭載されている。そして、金属体ＨＳの縁は配線基板ＩＰに接続していない。
図２７は、半導体装置ＳＤを有する電子装置の第８例を示す断面図である。本変形例に係る電子装置は、金属体ＨＳ及び樹脂層ＢＮＬ１，ＢＮＬ２を有していない点を除いて、図２３に示した電子装置と同様の構成である。
図２８は、半導体装置ＳＤを有する電子装置の第９例を示す断面図である。本変形例に係る電子装置が有する半導体装置ＳＤは、半導体チップＳＣの上に少なくとも一つの半導体チップＳＣ２が積層されている点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
詳細には、半導体チップＳＣ２の側面は、封止材ＲＬ２によって封止されている。また、半導体チップＳＣには貫通電極ＴＳＶ１が形成されており、半導体チップＳＣ２には貫通電極ＴＳＶ２が形成されている。半導体チップＳＣ２は、貫通電極ＴＳＶ２を介して半導体チップＳＣに接続している。本図に示す例では、平面視において、貫通電極ＴＳＶ２は貫通電極ＴＳＶ１に重なっている。半導体チップＳＣ２は、例えばメモリチップであり、半導体チップＳＣはロジックチップである。
なお、第１例〜第３例は、例えば携帯通信端末や携帯型ゲーム機器などの携帯型電子機器である。また、第４例〜第９例は、例えばナビゲーション装置やテレビなどの映像再生装置である。
これらの変形例によっても、実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＬＬ 合金層
ＡＲ１ 第１領域
ＡＲ２ 第２領域
ＡＲ３ 第３領域
ＢＮＬ 樹脂層
ＢＮＬ１ 樹脂層
ＢＮＬ２ 樹脂層
ＢＮＬ３ 樹脂層
ＢＲＭ１ バリアメタル層
ＢＲＭ２ バリアメタル層
ＣＥＮ１ 中心
ＣＥＮ２ 中心
ＣＥＮ３ 中心
ＣＥＮ４ 中心
ＣＥＮ５ 中心
ＥＬ 電極
ＥＸＬ 延長線
ＦＮＧ 第１端子
ＧＤＬ ガードリング
ＨＳ 金属体
ＩＮＣ１ 配線
ＩＰ 配線基板
ＩＰ２ 配線基板
ＬＮＤ 第２端子
ＭＤＲ 封止樹脂
ＭＤＲ２ 封止樹脂
ＭＥＰ 導体柱ＭＥＰ
ＭＥＰ１ 第１導体柱
ＭＥＰ２ 第２導体柱
ＭＩＬ 多層配線層
ＮＩＬ Ｎｉ層
ＯＰ 開口
ＯＰ１ 第１開口
ＯＰ２ 第２開口
ＰＳＬ 保護絶縁膜
ＲＬ 封止材
ＳＢ 外部端子
ＳＢ２ 外部端子
ＳＣ 半導体チップ
ＳＣ２ 半導体チップ
ＳＤ 半導体装置
ＳＤ２ 半導体装置
ＳＩＤ１ 第１辺
ＳＩＤ２ 第２辺
ＳＩＤ３ 第３辺
ＳＩＤ４ 第４辺
ＳＲ１ 絶縁層
ＳＲ２ 絶縁層
ＳＲＯ 開口
ＳＴＦ 金属板
ＳＴＬ１ 第１直線
ＳＴＬ２ 第２直線
ＳＴＬ３ 第３直線
ＳＵＢ 基板
ＷＩＲ ボンディングワイヤ

Claims (7)

  1. 第１主面と前記第１主面上に形成された複数の電極とを有する配線基板と、
    前記配線基板上に搭載され、複数のはんだを介して前記複数の電極に接続している半導体チップと、
    を備え、
    前記半導体チップは、
    第２主面と前記第２主面上に形成された複数の電極パッドと、
    前記複数の電極パッドの各々の電極パッドの一部を覆う第１絶縁膜と、
    前記複数の電極パッド上に前記第１絶縁膜から露出された複数の開口部と、
    前記複数の電極パッドと前記第１絶縁膜上に形成され、前記複数のはんだに接続している複数の導体柱と、
    前記複数の電極パッドのうちの第１電極パッドの外側に形成されたガードリングと
    を備え、
    前記複数の導体柱のうちの第１導体柱と前記第１絶縁膜とが重なっている部分を重複領域とした場合、前記第１導体柱の中心と前記半導体チップの中心とを通る第１直線上に位置する前記重複領域の幅である第１幅は、前記第１直線を前記第１導体柱の中心を突き抜ける方向に延長した延長線上に位置する前記重複領域の幅である第２幅よりも小さく、
    断面視において、前記第１導体柱は、前記ガードリングを覆うように配置されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１導体柱の前記中心は、前記複数の開口部のうちの前記第１電極パッド上に位置する第１開口部の中心よりも、前記半導体チップの前記中心から離れている半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記半導体チップは、前記第２主面上と前記複数の電極パッドの各々の電極パッドの一部を覆う第２絶縁膜を有し、
    前記第２絶縁膜は、前記第１絶縁膜に覆われている半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記複数の導体柱の配置ピッチの平均値は、前記複数の開口部の配置ピッチの平均値よりも大きい半導体装置。
  5. 請求項１に記載の半導体装置において、
    平面視において、前記第１導体柱は、前記複数の導体柱のうち前記半導体チップの端に最も近い導体柱である半導体装置。
  6. 請求項３に記載の半導体装置において、
    前記第２絶縁膜は、酸化シリコンと窒化シリコンの積層膜である半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記複数の電極パッド、前記複数の開口部、及び前記複数の導体柱は、前記半導体チップの第１辺に沿って少なくとも２列配置されており、
    前記２列のうちの内側の列の前記導体柱の中心は、当該導体柱と重なっている前記開口部の中心とほぼ重なっている半導体装置。
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