JP3310499B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3310499B2
JP3310499B2 JP19648295A JP19648295A JP3310499B2 JP 3310499 B2 JP3310499 B2 JP 3310499B2 JP 19648295 A JP19648295 A JP 19648295A JP 19648295 A JP19648295 A JP 19648295A JP 3310499 B2 JP3310499 B2 JP 3310499B2
Authority
JP
Japan
Prior art keywords
solder
semiconductor device
bump
bumps
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP19648295A
Other languages
English (en)
Other versions
JPH0945810A (ja
Inventor
裕 東口
利夫 熊井
康裕 手島
護 新城
泰 小林
幸雄 関屋
修三 五十嵐
康弘 市原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP19648295A priority Critical patent/JP3310499B2/ja
Priority to US08/604,429 priority patent/US5828128A/en
Publication of JPH0945810A publication Critical patent/JPH0945810A/ja
Application granted granted Critical
Publication of JP3310499B2 publication Critical patent/JP3310499B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/66Testing of connections, e.g. of plugs or non-disconnectable joints
    • G01R31/70Testing of connections between components and printed circuit boards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • H05K1/0269Marks, test patterns or identification means for visual or optical inspection
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • H05K1/116Lands, clearance holes or other lay-out details concerning the surrounding of a via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/094Array of pads or lands differing from one another, e.g. in size, pitch, thickness; Using different connections on the pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745Recess in conductor, e.g. in pad or in metallic substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10666Plated through-hole for surface mounting on PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0455PTH for surface mount device [SMD], e.g. wherein solder flows through the PTH during mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/0465Shape of solder, e.g. differing from spherical shape, different shapes due to different solder pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16Inspection; Monitoring; Aligning
    • H05K2203/162Testing a finished product, e.g. heat cycle testing of solder joints
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体チップ等の電
子部品をパッケージ内に設けた半導体装置に関し、より
詳細にはボールグリッドアレイ(以下BGAという)型
の半導体装置に関する。より詳細には、本発明はBGA
型半導体装置の検査の精度の向上を考慮した構成を有す
るBGA型半導体装置に関する。
【0002】近年、半導体チップが高集積化してきてお
り、また、半導体装置の実装の高密度化が要求されてき
ている。
【0003】そこで、QFP型半導体装置に比べて、半
導体装置の裏面にボール状の外部接続用端子を広いピッ
チでアレイ状に設けることができ、かつ端子の変形が少
ないという特徴を有するBGA型半導体装置が注目され
てきている。QFP型半導体装置の外部接続用端子はそ
の端部に沿って設けられているので、これを配線基板
(プリント基板、回路基板、マザーボード又は単に基板
などとも言われる)上にはんだ付けした状態を目視で容
易に確認できる。
【0004】しかしながら、BGA型半導体装置では裏
面の全面又は一部にアレイ状にボール状の端子が設けら
れているため、内部のはんだ付け状態を外から確認する
ことは極めて困難である。本発明は、この点に着目して
なされたものである。
【0005】
【従来の技術】ここで、図36を参照して、従来のBG
A型半導体装置を簡単に説明する。図36は、BGA型
半導体装置のパッケージ10の裏面を示す。パッケージ
10内には、図示しないLSI等のベアチップが収容さ
れている。パッケージの裏面であってチップの位置に対
応する領域部分を除き、ボール状のはんだバンプ12が
マトリクス状に設けられている。ボール状のはんだバン
プ12は、例えば銅のコアとその周囲を覆うニッケルと
金(Ni−Au)の合金でメタライズしたものである。
【0006】図37は、上記BGA型半導体装置を配線
基板14上に搭載し、はんだバンプ12と配線基板14
上のフットプリント16とをはんだ付けする様子を示す
図である。配線基板14上のフットプリント16にメタ
ルマスクを用いてはんだペーストを印刷した後、BGA
パッケージ10をペースト上に搭載し、リフロー処理に
よってはんだ付けする。
【0007】
【発明が解決しようとする課題】はんだ付けの状態を目
視又は顕微鏡で行う場合、はんだバンプ12はパッケー
ジ10の裏面内部にまで配置されているので、全てのは
んだバンプ12のはんだ付け状態を検査することが困難
である。例えば、図36のはんだバンプ12aはパッケ
ージ10の周辺部分にあるので、そのはんだ付け状態の
確認は容易である。しかしながら、はんだバンプ12b
は内側に位置しているので、パッケージ10の外からは
んだ付け状態を確認することは困難である。なお、上記
はんだ付け状態とは、具体的にはリフロー処理で形成さ
れるはんだフィレット(はんだバンプ12とフットプリ
ント16とを結合するはんだ部分)の状態を意味する。
特に、通常はんだバンプ12の厚みは約0.35mmと
薄いため、内側に位置するはんだフィレットの状態を検
査するのは困難である。
【0008】本発明は、パッケージにマトリクス状に配
列されたはんだバンプのうちその最外周に配列されるは
んだバンプの形状あるいは配列形態を変えることによ
り、上記従来技術の問題点を解決し、BGA型半導体装
置等の内部に端子(電極)を有する半導体装置と配線基
板とのはんだ付け状態を精度よく容易に確認可能とする
構成を有する半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】請求項1に記載の発明
は、はんだバンプをパッケージの所定面に有する半導体
装置において、標準サイズを含む大きさの異なる複数種
類のはんだバンプを有し、該パッケージの所定面の内側
に該標準サイズのはんだバンプをマトリクス状に配置す
るとともに、その外周の半導体装置の外側から観察でき
る位置に該複数種類のはんだバンプを配置してなること
を特徴とする半導体装置である。
【0010】請求項2に記載の発明は、請求項1におい
て、前記複数種類のはんだバンプは、標準サイズの第1
のはんだバンプと、該第1のはんだバンプより大きい第
2のはんだバンプと、前記第1のはんだバンプより小さ
い第3のはんだバンプとを有することを特徴とする半導
体装置である。
【0011】請求項3に記載の発明は、請求項1又は2
において、前記複数種類のはんだバンプはパッケージの
エッジに沿って該エッジ近傍に設けられ、隣り合うはん
だバンプは異なるサイズであることを特徴とする半導体
装置である。
【0012】請求項4に記載の発明は、請求項1ないし
3において、前記複数種類のはんだバンプは、直径及び
高さが互いに異なることを特徴とする半導体装置であ
る。
【0013】請求項5に記載の発明は、請求項1におい
て、前記複数種類のはんだバンプは、標準サイズの第1
のはんだバンプと、該第1のはんだバンプよりも小さい
第2のはんだバンプとを有し、該第2のはんだバンプは
パッケージのエッジに沿って該エッジ近傍に設けられる
ことを特徴とする半導体装置である。
【0014】請求項6に記載の発明は、請求項1におい
て、前記複数種類のはんだバンプは、標準サイズの第1
のはんだバンプと、該第1のはんだバンプよりも小さい
第2のはんだバンプとを有し、該第2のはんだバンプは
はんだ付けの不具合が発生する可能性がある部分に位置
し、前記第2のはんだバンプと外部装置との電気的接続
を、前記半導体装置が基板に実装された状態で可能とす
る導体部分が前記パッケージ内に設けられていることを
特徴とする半導体装置である。
【0015】
【0016】
【0017】
【発明の実施の形態】以下、本発明の実施例を添付図面
を参照して説明する。
【0018】図1は、本発明の第1実施例によるBGA
型半導体装置のパッケージの裏面を示す図、図2はこの
パッケージの裏面の一部を示す斜視図、図3はパッケー
ジ一部を示す側面図である。第1実施例の特徴は、パッ
ケージの裏面の周囲(外側から見える部分)に3種類の
異なる大きさのはんだバンプを交互に配置したことを特
徴とする。また、配線基板上のフットプリントははんだ
バンプの大きさに関係なく全て同一寸法とし、はんだペ
ーストの供給量もすべて同一とする。
【0019】ガラスエポキシ等で形成されたパッケージ
20の裏面の最外周に位置するはんだバンプは、大型バ
ンプ21、標準バンプ22、及び小型バンプ23が順番
に配列されている。最外周以外に位置するはんだバンプ
はすべて標準バンプ22である。標準バンプ22は一般
に使用されているはんだバンプと同等の大きさを有し、
大型バンプ21は標準バンプ22よりも大きいサイズで
あり、小型バンプ23は標準バンプ22よりも小さいサ
イズを有する。
【0020】これらの3種類のはんだバンプ21、2
2、23の大きさは、BGA型半導体装置が搭載される
配線基板14(図4参照)上に供給されるはんだ膜厚か
ら算出する。通常のはんだバンプである標準バンプ22
の径(最大径)が0.7mmで高さが0.35mmの場
合、はんだペーストは厚みt(図4参照)が2.0mm
程度のメタルマスク18を用いて供給され、リフロー後
のはんだ膜厚は約0.1mmである。このことから、大
型バンプ21と小型バンプ23とのバンプの高さの差D
(図3参照)は0.1mm以下とする必要がある。な
お、図3において、バンプの大きさに応じてランド2
4、25、26の大きさも異なる。ランド24、25、
26のそれぞれの中心間の距離は同一であるが、ランド
の大きさ(はんだバンプの大きさ)が異なるので、図3
に示す隣接するはんだバンプ間のギャップG1、G2は
異なる。
【0021】以下に、各はんだバンプ21、22、23
の大きさの一例を示す。
【0022】
【表1】 第1実施例では、最外周に配列された3種類のバンプ2
1、22、23のはんだ付け状態を検査することで、内
側のはんだ付け状態の良否を判断する。即ち、3種類の
バンプ21、22、23のはんだつけ状態が不良であれ
ば、内側のはんだ付け状態も不良である可能性が高いの
で、この場合にははんだ不良と判断する。以下、この検
査を詳述する。
【0023】まず、上記BGA型半導体装置のはんだ付
け及び検査の手順を図5を参照して説明する。
【0024】まず、スクリーン印刷機27を用いて、配
線基板にはんだペーストを印刷する。次に、はんだペー
スト印刷量検査機28ではんだペースト印刷量が適切か
どうかを検査する。前述したように、内側のはんだ付け
の状態は、外側のはんだバンプ21、22、23が全て
良好にはんだ付けされているかどうかで判断する。よっ
て、スクリーン印刷後にはんだペースト印刷状態をはん
だペースト印刷量検査機28を用いて検査し、はんだ膜
厚及びはんだ量をチェックする。
【0025】図6は、このチェックを説明するための図
である。図6(a)ははんだペーストが良好に印刷され
た状態を示し、図6(b)は不良状態を示す。良好な印
刷状態のはんだペースト31は、配線基板14上のフッ
トプリント上に、所定の厚みでかつ上面が平坦である。
この状態を確認すると、図5に示す部品搭載機39によ
る部品搭載工程に進む。図6(b)に示す不良状態を確
認すると、印刷不良として、配線基板14をリジェクト
する。不良状態のはんだペーストは、所定の厚みがな
く、また上面は平坦でない。そして、図5に示すよう
に、印刷条件を見直す。例えば、はんだペーストを塗布
するスキージのスピードや印圧等を調整する。このよう
にして、フットプリント14にはんだペースト31が確
実に供給されていることを確認することによって、BG
A型半導体装置の内側のはんだ付け状態を保証する。
【0026】次に、部品搭載機29を用いてBGA型半
導体装置を配線基板14に搭載し、リフローはんだ付け
機30ではんだ付けする。そして、以下に説明する検査
工程に進む。
【0027】図7(a)は、部品搭載後であってリフロ
ー処理前の状態を示す図であり、図7(b)はリフロー
処理後の状態を示す。大型バンプ21ははんだ過剰とな
り、そのはんだフィレット33と標準バンプ22のはん
だフィレットとの間隙は小さい。しかしながら、この間
隙に、図7(c)の参照番号34で示すはんだブリッジ
が発生していなければ、内側の標準バンプ22間は間隙
が上記間隙よりも広いので、内側の標準バンプ22は良
好なはんだ付け状態であると判断できる。また、小型バ
ンプ23が良好にはんだ付けされていれば、内側の標準
バンプ22は小型バンプ23よりも高さが高いので、未
はんだ(未接合)の発生はないと判断できる。即ち、図
7(c)に示すように、小型バンプ23に未はんだ35
を確認すると、内側の標準バンプ22にも未はんだが発
生していると考えられる。
【0028】なお、異なるサイズのはんだバンプは最外
周のみならず、外側から確認できる範囲でその内側に設
けてもよい。また、大型バンプ21、標準バンプ22及
び小型バンプ23を検査専用に設けてもよく、また実際
に信号を伝達するものであってもよい。
【0029】図8は、上記本発明の第1実施例の変形例
を示す図である。この変形例は、第1実施例を簡略化し
たものである。図8(a)に示すように、小型バンプ2
3のみからなる最外周を作成し、その内側に標準バンプ
22を配列する。図8(b)に示すように、目視又は顕
微鏡で小型バンプ23が良好にはんだ付けされていれる
ことが確認できれば、内側の標準バンプ22は小型バン
プ23よりも高さが高いので、未はんだ(未接合)の発
生はないと判断できる。この変形例では、大型バンプ2
1を用いていないので、検査の精度は第1実施例よりも
劣るが、簡易的に接合品質をチェックすることができ
る。
【0030】図9は、本発明の第2実施例を示す図であ
る。第2実施例では、第1実施例及びその変形例とはこ
となり標準バンプ22のみで構成されるが、最外周にあ
るいくつかの標準バンプ22a、22b間の距離L1を
通常の標準バンプ22間の距離L2よりも小さくし、L
1の距離にはんだブリッジ36が生じているかどうかを
検査する。ブリッジが生じていなければ、その他の部分
にははんだブリッジが生じていないと判断できる。ブリ
ッジ36が生じていれば、その他の部分にはんだブリッ
ジが生じている可能性があると判断する。第2実施例
は、第1実施例よりも検査精度は劣るが、簡易的に接合
品質をチェックすることができる。
【0031】次に、本発明の第3実施例について説明す
る。第3実施例は、従来から行われているX線透過像を
用いてはんだ接合部の状態を判断する方法において、そ
の精度を向上させることができる構成を有したBGA型
半導体装置である。
【0032】まず、図10を参照して、X線透過像を用
いた従来の検査方法について説明する。いま、図10
(a)は、良好なはんだ付け状態及び不良なはんだ付け
状態を示す。X線透過像を例えば、矢印X方向から照射
する。X線透過像を図10(b)に示す。図示するよう
に、はんだのある部分は丸い影となって写るため、はん
だ付けの状態がわからない。
【0033】図11及び図12は、本発明の第3実施例
によるBGA型半導体装置の要部を示す図である。ガラ
スエポキシ等のパッケージ38にはスルーホール37が
設けられ、この中及び対向する面上に図示するパターン
部分を有する銅等の導体39が設けられている。パッケ
ージ38の裏面(下面)には、スルーホール37の周囲
にリング状のはんだバンプ42、及び導体39の一部で
あるリング状のランドから4つの直交する方向に延びる
4つの引き出しパターン(検査パターンともいう)39
a、39b、39c及び39dが形成されている。スル
ーホール37内部には銅等の導電材40が充填され、は
んだバンプ42を形成する部分の表面には、銅の酸化防
止用Ni−Au等のメッキ層41が設けられている。
【0034】はんだバンプ40の径D1は、対向する2
つの引き出しパターン(例えば、(a)の39aと39
b)の端部間の距離D2よりも小さく、例えばD1=
0.7mm、D2=1.0mmである。また、各引き出
しパターン39a〜39dの長さL3及び幅は、例えば
それぞれ0.15mm及び0.3mmである。
【0035】上記引き出しパターン39a〜39dは、
X線透過像によるはんだ付け状態の検査精度を向上させ
る機能を有する。このような引き出しパターン39a〜
39dを有するはんだバンプ42を、例えばパッケージ
38の裏面の最外周をバンプの並びを形成するように設
ける。
【0036】図13は、上記BGA型半導体装置を配線
基板14上に搭載した後、リフロー処理してはんだ付け
した状態を示す。はんだバンプ42とフットプリント1
6との間には、はんだフィレット43が図示するように
形成されている。はんだ付けが正常な場合、はんだフィ
レット43は引き出しパターン39a既往39d上にも
形成されている。この引き出しパターン39a〜39d
上に、はんだがどのように形成されているかをX線透過
像を観察することで、はんだ付けの良否を判断する。
【0037】図14は、はんだ付けが良好な状態及び不
良な状態、並びにこれらのX線透過像を示す。はんだ付
けが良好な場合は、4つの引き出しパターン39a〜3
9d上にはんだがのるので、すべての引き出しパターン
39a〜39dが確認できる。ただし、図14中に良品
限度として示してあるように、4つの引き出しパターン
39a〜39dにおいて各パターンの一部が確認できる
場合の良品と判断して差しつかえない。未はんだの場合
にははんだが引き出しパターン39a〜39dにのらな
いので、X線透過像でランド部分のみが確認でき、4つ
の引き出しパターン39a〜39dのいずれも確認する
ことができない。
【0038】図15は、引き出しパターン39a〜39
dを形成する方法を示す図である。まず、図15(a)
に示すように、ガラスエポキシ等の基板38に適当な治
具でスルーホール37を形成する。次に、図15(b)
に示すように、銅等の導体をメッキ処理等でスルーホー
ル37内及び基板38の両面全面に設けた後、パターニ
ングする。そして、図15(c)に示すように、コアを
形成するための銅等をスルーホール37内及びランド上
に設ける。最後に、図15(d)に示すように、Ni−
Auメッキ41を形成する。
【0039】なお、はんだバンプ42間のピッチP1を
狭くするためには、図16に示すような配置とすること
が好ましい。隣り合うはんだバンプ42から延びている
引き出しパターン39a〜39dは、45°傾斜してい
る。この配列でP=0.65mmの狭ピッチ化が可能と
なる。
【0040】次に、図17を参照して本発明の第4実施
例によるBGA型半導体装置について説明する。第4実
施例は、スリット52を有するはんだバンプ51を、パ
ッケージ50の最外周に並べたことを特徴とする。図1
7に示すスリット52は十字形である。リフロー処理で
溶融したはんだは、はんだ付けが正常な場合、このスリ
ット52内に漏れ上がり、はんだフィレットが形成され
る。この状態を観察して、はんた付けの良否を判断す
る。
【0041】図18は、上記はんだバンプ51を形成す
る方法を示す図である。まず、図18(a)に示すよう
に、ガラスエポキシ等の基板50にスルーホール53を
形成し、銅等の導体をメッキ等で形成した後、パターニ
ングする。次に、図18(b)に示すように、スルーホ
ール53内部に銅等を充填し、はんだバンプ51のコア
55を形成する。そして、図18(b)に示す十字状の
突起を有する金型56をコア55に押し当て、コア55
に十字状のスリットを形成する。最後に、Ni−Auメ
ッキ層57を図18(c)に示すように形成する。
【0042】図19は、上記第4実施例において、はん
だ付けが良好な場合と不良な場合を示す図である。はん
だ付けが良好な状態では、はんだフィレット58がはん
だバンプ51の周囲のみならず、スリット52内部にも
存在する。一方、はんだ付けが不良な状態では、スリッ
ト52内部にはんだが存在せず、スリット52が露出し
ている。よって、容易かつ精度よくはんだ付け状態を検
査することができる。なお、バンプ51のスリット52
内にはんだが存在することで、バンプ51とはんだが接
触する面積が大きくなるため、はんだ付け強度が上がる
という効果も得られる。
【0043】次に、図20を参照して、本発明の第5実
施例によるBGA型半導体装置を説明する。第5実施例
は、基板59のそりや作業条件等により不良はんだ付け
が発生する可能性の高い位置に、通常サイズ(前述の標
準バンプ22に相当)のはんだバンプ61よりも小さい
サイズ(少なくとも、標準バンプ22よりも高さが低
い)のはんだバンプ62を設けたことを特徴とする。こ
の小型バンプ62にはんだ付けが正しく行われているこ
とが確認できれば、標準バンプ61のはんだ付けも正常
であると判断できる。
【0044】この確認を行うために、小型バンプ62に
対応する位置にある配線基板59上のフットプリント
は、引き出しパターン70でパッケージ60の外側に位
置するフットプリント65に電気的に接続されている。
フットプリント65には、プローブ66が接続可能であ
る。
【0045】他方、小型バンプ62は、ガラスエポキシ
等のパッケージ60に設けられたスルーホール63(内
部に導体が設けられている)に結合し、図20に示すよ
うにプローブ67が接続可能になっている。このスルー
ホール63がないBGA型半導体装置に対応するため、
配線基板59には小型バンプ62に対応する位置に設け
られたスルーホール64が設けてある。スルーホール6
4内には、銅等の導電体69が設けれている。更に、プ
ローブ68が接続できるように、スルーホール64の周
囲にフットプリントが設けられている。
【0046】プローブ66と67、又はプローブ66と
68が導通するがどうかをチェックすることで、小型バ
ンプ62のはんだ付けが良好であるかどうか、即ち標準
はんだバンプ61のはんだ付けが良好であるかどうかを
判断することができる。
【0047】図21は、本発明の第6実施例を示す図で
ある。第6実施例では、基板75のそりや作業条件等に
より不良はんだ付けが発生する可能性の高い位置に、は
んだバンプ71を通常ピッチよりも狭いピッチで配列し
たことを特徴とする。図21では、狭いピッチで配列さ
れているはんだバンプを74a、74bとして示してあ
る。狭いピッチのはんだバンプ74a、74bにはんだ
ブリッジ76が発生していないことが確認できれば、標
準ピッチで配列されている他のはんだバンプ74のはん
だ付けも正常であると判断できる。なお、配線基板75
上のフットプリントも狭いピッチに対応させて、配置さ
れている。
【0048】狭いピッチのはんだバンプ74a、74b
は、内部に導体を有するスルーホール72、73でパッ
ケージの表面(上面)でプローブ66、67に接続可能
である。はんだプリッジ76が発生していれば、プロー
ブ66と67は導通する。この場合には、他のバンプ7
4部分にはんだブリッジが発生している可能性があると
判断できる。プローブ66と67が導通していなけれ
ば、他のバンプ74部分にはんだブリッジが発生してい
る可能性はないと判断してよい。
【0049】なお、第6実施例は、前述の第2実施例に
類似しているが、第2実施例ではパッケージの外側から
観察できる点で異なる。
【0050】図22は、本発明の第7実施例を示す図で
ある。第7実施例は、配線基板80に検査用のスルーホ
ール81を設け、このスルーホール81を介してBGA
型半導体装置のパッケージ77に設けられたはんだバン
プ78とのはんだ付けの状態を検査することを特徴とす
る。なお、図示するスルーホール81内部には導体が設
けられている。
【0051】図23は、スルーホール81を介したはん
だ付け検査を示す図である。図23(a)は、良好はは
んだ付けを示す。図示するように、良好なはんだフィレ
ット82が形成されている場合には、スルーホール81
内部のはんだが吸い上げられた状態(スルーホール81
の端部近傍のはんだ凹面)にある。換言すれば、このよ
うな状態が形成されるようなはんだペースト量を塗布す
る必要がある。
【0052】図23(b)は、未はんだ不良を示す。は
んだがはんだボール78に接続されていないため、はん
だが吸い上げられていない。図23(c)は、はんだブ
リッジによる不良を示す。この場合には、スルーホール
81内のはんだが極端に吸い上げられている。
【0053】次に、本発明の第8実施例を説明する。第
8実施例は、従来から行われている超音波を用いてはん
だ接合部の電気的特性を検出することではんだ接合部の
状態を判断する方法において、その精度を向上させるこ
とができる構成を有したBGA型半導体装置である。
【0054】まず、図24及び図25を参照して、超音
波を用いた従来の検査方法について説明する。超音波プ
ローブ88をBGA型半導体装置のパッケージ85内に
設けられたスルーホール86から延びている導体のラン
ド部分に一定の荷重をもって接触させる。そして、上記
ランドと一体に形成され、かつスルーホール86内に形
成されている導体膜を介してはんだバンプ87に超音波
を伝搬させ、その反射エネルギーを検出することではん
だ付け状態(はんだフィレット89の状態)の良否を判
断する。
【0055】図26は、この測定方法の原理を示す図で
ある。一定の荷重をもってプローブをリードに接触さ
せ、超音波を出力する。この超音波はリードの下にある
はんだフィレットを歪ませる。反射してプローブに戻る
超音波は、はんだフィレットの歪み量を反映している。
正常にはんだフィレットが形成されている場合の特性を
予め測定しておき、この特性に合致しない場合にははん
だ付け不良と判断できる。
【0056】はんだフィレットが超音波振動の観点から
周囲の影響を受けない場合には、精度よくはんだ付けの
良否を判断できる。しかしながら、実際には図25に示
すように、複数のはんだバンプが近接してパッケージ8
5に支持されているため、被測定バンプに超音波を与え
てもすべてが被測定バンプに伝達されるものではなく、
一部はパッケージ85を伝搬する。したがって、超音波
プローブ88が受ける反射波も被測定バンプの周囲から
入力される。これでは、精度よくはんだ接合状態の良否
を判断できない。以下に説明するように、第8実施例は
この点を考慮した構成を有する。
【0057】図27は本発明の第8実施例によるBGA
型半導体装置の要部を示す断面図、図28はこのBGA
型半導体装置の裏面(底面)を示す図である。また、図
29は図27に示す要部の周辺部分も含めた断面図であ
る。
【0058】第8実施例は、図27に示すスリット10
0を図28示すように格子状に設けて、各はんだバンプ
93を音響的に分離した構成としたことを特徴とする。
スリット100は、パッケージ90の表面及び裏面に形
成されている。なお、パッケージ90の裏面のベアチッ
プ95に対応する部分にははんだバンプ93が形成され
ていないので、スリット100を設ける必要はない。だ
たし、製造工程の都合から、この部分にスリット100
を設けてもよい。
【0059】スリット100は、プローブ88をスルー
ホール91内の導体92と一体に形成されるランド部分
に一定の荷重をもって接触させて、はんだフィレット9
4を振動させたときに、この振動が隣接するはんだ接合
部に伝搬するのを阻止する機能を有する。スリット10
0の深さは、パッケージ90の材料や厚み等の種々の要
素によって決められる。例えば、パッケージ90がガラ
スエポキシ製で1.9mmの厚みを有するときに、0.
6mm程度の深さがあれば、音響的に各はんだバンプ9
3を切り離すことができる。
【0060】図29に示すように、1つずつプローブ8
8を接触させて、音響特性を測定する。
【0061】図30は、図29に示す4つのポイントを
測定した結果の一例を示すグラフである。予め良好はは
んだ付けで測定して得られたインピーダンスから、基準
値を決定する。この基準値は、この値以上のインピーダ
ンス値は、正常なはんだ付けであると判断できるもので
ある。図29に示すポイント1、2及び4のインピーダ
ンスは、上記基準値を越えているのに対し、ポイント3
は基準値を下回っている。よって、図30に示す測定結
果から、ポイント3ははんだ不良であると判断できる。
なお、未はんだの場合は得られるインピーダンスはパッ
ケージ90のインピーダンスにほぼ等しい。
【0062】上記測定において、各ポイントはスリット
100で音響的に分離されているため、各ポイントのは
んだ付け状態の良否判断の信頼性は高いものである。
【0063】次に、本発明の第9実施例を説明する。本
発明は、前述の第1ないし第8実施例と同様にボール状
のはんだバンプを用いているが、第9実施例では半導体
装置にボール状のはんだバンプを設けておくのではな
く、実装配線基板にスルーホールを設けておき、この中
にはんだの固まり(はんだボール)を挿入しておくこと
を特徴とする。これにより、製造工程を簡略化できると
ともに、はんた付けの状態を容易に確認することができ
る。
【0064】図31は、第9実施例を示す図である。半
導体装置のパッケージ120には、平面を有する電極1
21が設けられている。パッケージ120内には半導体
チップが設けられ、平面電極121は内部配線で半導体
チップに電気的に接続されている。一方、半導体装置を
実装する配線基板123は、半導体装置の平面電極12
1に対応したスルーホール125を有する。図31
(c)に示すように、スルーホール125をジグザグに
設け、ピッチP2=P3とすることで、半導体装置の端
子を効率的に配置できる。各スルーホール内には、銅等
のメッキで形成されるスルーホール電極124が設けら
れている。このスルーホール電極124は、配線基板1
23の実装面に又はこれに加え実装面と対向する面にパ
ターン部分を有する。なお、このパターン部分は省略し
てもよい。
【0065】はんだボール122の直径は、スルーホー
ル電極124が設けられたスルーホール125の径より
もわずかに大きい。一例として、スルーホール125の
径が1.6mmの場合、はんだボール122の径は1.
3mm程度である。これは、はんだボール122をスル
ーホール125内に圧入するためである。圧入されたは
んだボール122は実装面から部分的に突出している。
はんだボール122は延性があるため、上記圧入作業は
容易である。この圧入作業を更に容易にするために、配
線基板123を予熱してもよい。例えば、はんだボール
122が共晶はんだSn60Pb40の場合その融点は
183℃なので、配線基板123を約100℃に予熱し
ておく。勿論、他の実施例と同様に、Sn90Pb10
等の高融点はんだやSn、Pb+Bi15等の低融点は
んだを用いてもよい。また、余熱に代えて、フラックス
をスルーホール125内部へ塗布してもよい。フラック
スの粘着性により、はんだボール122が仮固定され
る。
【0066】はんだボール1212が圧入された状態で
半導体装置の平面電極121をはんだボール122上に
搭載し、前述したようなリフロー処理ではんだを溶融し
てはんだ付けを行う。図31(d)に、はんだ付けの状
態を示す。図示するように、はんだフィレット126が
形成されている。このはんだ付けの状態は、図22及び
図23を参照して説明したように、配線基板の裏面から
容易にチェックできる。また、第9実施例によれば、半
導体装置にボール状のはんだバンプを設ける必要がない
ため、第1ないし第8実施例で必要であったバンプ形成
設備が不要になるという効果も得られる。
【0067】図32は、図31に示す第9実施例の変形
例を示す図である。第9実施例でははんだボール122
を用いていたが、図32に示す変形例では、くさび形は
んだ131を用いることを特徴とする。くさび形はんだ
131の最大径は例えば1.2mmである。最小径D4
は0.6mmで、テーパ状に幅広がりとなっていおり、
その根元付近の径は0.9mmのスルーホールの径D3
よりも大きい。くさび形はんだ131を用いても第9実
施例と同様な効果が得られる。
【0068】図33は、本発明の第10実施例の説明図
である。第10実施例は、配線基板又は半導体装置のパ
ッケージの反りを測定することで、はんだ接合部の良否
を判断することを特徴とする。第10実施例による半導
体装置のパッケージ140の上面の4つのコーナー部分
には、銅等で構成されるパッド等の反射部141が設け
られている。この反射部141にレーザービームを照射
し、その反射光を例えば図34に示す4分割フォトディ
テクタ150で検出することで、半導体装置のパッケー
ジ140の歪みを検出する。パッケージ140にバンプ
143が取り付けられているので、パッケージ140が
歪んでいる場合には接合部のはんだ付け不良が予想され
る。
【0069】4分割フォトディテクタ150は、4つの
分割されたフォトディテクタ151〜154を有する。
パッケージ140に歪みがなければ、反射光は入射光L
1、L2と同一光軸を通り、4分割フォトディテクタ1
50上にを均等に照射される。これに対し、基板が歪ん
でいる場合には、反射光は入射光L1,L2とは異なる
光軸を有し、4分割フォトディテクタ150上の照射位
置がずれる。このずれを4分割フォトディテクタの4つ
の出力信号を処理して特定する。この処理を4つのコー
ナー部分に設けられた反射部141についてそれぞれ行
い、パッケージ140の反り等の歪みを特定して、ぱん
だ付けの状態を推定する。
【0070】併せて、配線基板145の歪みを同様に測
定する。基板145上には、銅等で構成されるパッド等
の反射部146及び147が設けられている。反射部1
46及び147は、パッケージ140の4隅に対応して
4つ設けることが好ましい。配線基板145に歪みがな
ければ、反射光は入射光l1、l2と同一光軸を通り、
4分割フォトディテクタ150上にを均等に照射され
る。これに対し、基板が歪んでいる場合には、反射光は
入射光l1,l2とは異なる光軸を有し、4分割フォト
ディテクタ150上の照射位置がずれる。このずれを4
分割フォトディテクタの4つの出力信号を処理して特定
する。この処理を4つのコーナー部分に設けられた反射
部141についてそれぞれ行うことで、配線基板145
の歪みが特定できる。
【0071】以上のようにして求めたパッケージ140
及び配線基板145の歪みに基づいて、はんだ付けの良
否を判断することができる。
【0072】最後に、上記実施例及び変形例の内部構成
の一例を、図35を参照して説明する。この構成例はあ
くまでも一例であって、この他に数多くの公知の構成が
存在しいずれも本発明で採用することができるが、本発
明では内部構成そのものには特別な特徴はないので、上
記一例のみ以下に説明する。
【0073】図35に示すBGA型半導体装置150
は、ベース151と封止部154とを有する。ベース1
51と封止部154とが、前述のパッケージを構成す
る。このパッケージ(ベース151)の裏面一面又は一
部を除いて、ボール状のはんだバンプ153が設けられ
ている。
【0074】以上本発明の実施例及び変形例を説明し
た。本発明は、上記実施例や変形例に限定されず、これ
らの実施例を介して説明した技術的思想を有する他の構
成を含むものである。また、上記実施例や変形例を適宜
組み合わせることも当業者には自明であり、ここでは一
々説明しない。
【0075】
【発明の効果】以上説明したように、本発明によれば以
下の効果が得られる。
【0076】請求項1ないし5に記載の発明によれば、
大きさの異なる複数種類のはんだバンプのはんだ付け状
態を半導体装置外部から確認することで、内部のはんだ
付け状態を判断することができる。即ち、はんだ付け不
良が発生する可能性が比較的高い状態(クリティカルな
状態)を、複数種類ははんだバンプを設けることで意図
的に作成し、これらのクリティカルな状態ではんだ付け
不良が確認されなければ、内部のはんだ付けも良好な状
態と判断できる。したがって、容易に高い信頼性ではん
だ付け検査を行える。
【0077】請求項6に記載の発明は、クリティカルな
状態を内部に作り出し、電気的にそのはんだ付け状態を
確認することで、内部のはんだ付け状態の良否を簡単に
かつ高い信頼性で判断できる。
【0078】
【図面の簡単な説明】
【図1】本発明の第1実施例を示す平面図である。
【図2】図1に示す第1実施例の一部拡大斜視図であ
る。
【図3】図1に示す第1実施例の一部拡大側面図であ
る。
【図4】はんだペーストの塗布を説明するための図であ
る。
【図5】はんだ付け及び検査の手順を示す図である。
【図6】はんだペーストの塗布の良否を説明するための
図である。
【図7】本発明の第1実施例のはんだ付けを説明する図
である。
【図8】本発明の第1実施例の変形例を示す側面図であ
る。
【図9】本発明の第2実施例を示す側面図である。
【図10】本発明の第3実施例を示す断面図である。
【図11】第3実施例の要部拡大図である。
【図12】第3実施例の要部斜視図である。
【図13】第3実施例のはんだ付けの状態を示す図であ
る。
【図14】第3実施例におけるはんだ付けの良否を示す
図である。
【図15】第3実施例におけるスルーホール及び引き出
しパターンの製造工程を示す断面図である。
【図16】第3実施例の引き出しパターンの好ましい配
列を示す図である。
【図17】本発明の第4実施例を示す図である。
【図18】第4実施例の要部及びその製造工程を示す断
面図である。
【図19】第4実施例におけるはんだ付けの状態を示す
側面図である。
【図20】本発明の第5実施例を示す断面図である。
【図21】本発明の第6実施例を示す断面図である。
【図22】本発明の第7実施例を示す断面図である。
【図23】第7実施例におけるはんだ付けの良否の判断
を示す断面図である。
【図24】本発明の第8実施例の背景を示す斜視図であ
る。
【図25】第8実施例の背景となる超音波検査を示す図
である。
【図26】超音波検査の原理を説明するための図であ
る。
【図27】本発明の第8実施例の要部断面図である。
【図28】第8実施例の平面図である。
【図29】図27に示す要部周辺を示す断面図図であ
る。
【図30】第8実施例の超音波測定結果の一例を示す図
である。
【図31】本発明の第9実施例を示す図である。
【図32】第9実施例の変形例を示す図である。
【図33】本発明の第10実施例を示す図である。
【図34】本発明の第10実施例の光反射部で反射した
光を受ける4分割フォトディテクタの構成を示す図であ
る。
【図35】本発明の各実施例の基本構成を示す図であ
る。
【図36】従来のBGA型半導体装置の底面図である。
【図37】BGA装置を基板に搭載した状態を示す斜視
図である。
【符号の説明】
20 パッケージ 21 大型バンプ 22 標準バンプ 23 小型バンプ 39a〜39d 引き出しパターン 52 スリット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 新城 護 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小林 泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 関屋 幸雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 五十嵐 修三 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 市原 康弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭61−159745(JP,A) 特開 昭61−141146(JP,A) 特開 平4−269834(JP,A) 特開 平2−43748(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 23/12

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 はんだバンプをパッケージの所定面に有
    する半導体装置において、 標準サイズを含む大きさの異なる複数種類のはんだバン
    プを有し、 該パッケージの所定面の内側に該標準サイズのはんだバ
    ンプをマトリクス状に配置するとともに、その外周の半
    導体装置の外側から観察できる位置に該複数種類のはん
    だバンプを配置してなることを特徴とする半導体装置。
  2. 【請求項2】 前記複数種類のはんだバンプは、標準サ
    イズの第1のはんだバンプと、該第1のはんだバンプよ
    り大きい第2のはんだバンプと、前記第1のはんだバン
    プより小さい第3のはんだバンプとを有することを特徴
    とする請求項1記載の半導体装置。
  3. 【請求項3】 前記複数種類のはんだバンプはパッケー
    ジのエッジに沿って該エッジ近傍に設けられ、隣り合う
    はんだバンプは異なるサイズであることを特徴とする請
    求項1又は2記載の半導体装置。
  4. 【請求項4】 前記複数種類のはんだバンプは、直径及
    び高さが互いに異なることを特徴とする請求項1ないし
    3のいずれか一項記載の半導体装置。
  5. 【請求項5】 前記複数種類のはんだバンプは、標準サ
    イズの第1のはんだバンプと、該第1のはんだバンプよ
    りも小さい第2のはんだバンプとを有し、 該第2のはんだバンプはパッケージのエッジに沿って該
    エッジ近傍に設けられることを特徴とする請求項1記載
    の半導体装置。
  6. 【請求項6】 前記複数種類のはんだバンプは、標準サ
    イズの第1のはんだバンプと、該第1のはんだバンプよ
    りも小さい第2のはんだバンプとを有し、 該第2のはんだバンプははんだ付けの不具合が発生する
    可能性がある部分に位置し、 前記第2のはんだバンプと外部装置との電気的接続を、
    前記半導体装置が基板に実装された状態で可能とする導
    体部分が前記パッケージ内に設けられていることを特徴
    とする請求項1記載の半導体装置。
JP19648295A 1995-08-01 1995-08-01 半導体装置 Expired - Fee Related JP3310499B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP19648295A JP3310499B2 (ja) 1995-08-01 1995-08-01 半導体装置
US08/604,429 US5828128A (en) 1995-08-01 1996-02-21 Semiconductor device having a bump which is inspected from outside and a circuit board used with such a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19648295A JP3310499B2 (ja) 1995-08-01 1995-08-01 半導体装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2002004698A Division JP3601714B2 (ja) 2002-01-11 2002-01-11 半導体装置及び配線基板
JP2002102827A Division JP2002313998A (ja) 2002-04-04 2002-04-04 半導体装置

Publications (2)

Publication Number Publication Date
JPH0945810A JPH0945810A (ja) 1997-02-14
JP3310499B2 true JP3310499B2 (ja) 2002-08-05

Family

ID=16358527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19648295A Expired - Fee Related JP3310499B2 (ja) 1995-08-01 1995-08-01 半導体装置

Country Status (2)

Country Link
US (1) US5828128A (ja)
JP (1) JP3310499B2 (ja)

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9604678L (sv) * 1996-12-19 1998-06-20 Ericsson Telefon Ab L M Bulor i spår för elastisk lokalisering
JPH10321631A (ja) 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
FR2765399B1 (fr) * 1997-06-27 2001-12-07 Sgs Thomson Microelectronics Dispositif semi-conducteur a moyen d'echanges a distance
JPH1174312A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置およびはんだバンプの形成方法
US6083773A (en) * 1997-09-16 2000-07-04 Micron Technology, Inc. Methods of forming flip chip bumps and related flip chip bump constructions
US5969418A (en) * 1997-12-22 1999-10-19 Ford Motor Company Method of attaching a chip to a flexible substrate
JP2000100851A (ja) * 1998-09-25 2000-04-07 Sony Corp 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
JP3846611B2 (ja) * 1998-09-25 2006-11-15 ソニー株式会社 実装用半導体部品、実装構造及び実装方法
US6514845B1 (en) * 1998-10-15 2003-02-04 Texas Instruments Incorporated Solder ball contact and method
JP3179420B2 (ja) * 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
US6246587B1 (en) * 1998-12-03 2001-06-12 Intermedics Inc. Surface mounted device with grooves on a termination lead and methods of assembly
US6927491B1 (en) * 1998-12-04 2005-08-09 Nec Corporation Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board
GB2344550A (en) * 1998-12-09 2000-06-14 Ibm Pad design for electronic package
US6456099B1 (en) * 1998-12-31 2002-09-24 Formfactor, Inc. Special contact points for accessing internal circuitry of an integrated circuit
JP3413120B2 (ja) * 1999-02-23 2003-06-03 ローム株式会社 チップ・オン・チップ構造の半導体装置
US6531664B1 (en) * 1999-04-05 2003-03-11 Delphi Technologies, Inc. Surface mount devices with solder
US6285081B1 (en) * 1999-07-13 2001-09-04 Micron Technology, Inc. Deflectable interconnect
US6780682B2 (en) * 2001-02-27 2004-08-24 Chippac, Inc. Process for precise encapsulation of flip chip interconnects
US6902098B2 (en) * 2001-04-23 2005-06-07 Shipley Company, L.L.C. Solder pads and method of making a solder pad
JP4034073B2 (ja) 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4629912B2 (ja) * 2001-05-25 2011-02-09 富士通セミコンダクター株式会社 はんだバンプの形成方法
JP3595283B2 (ja) * 2001-06-27 2004-12-02 日本特殊陶業株式会社 配線基板及びその製造方法
US6527159B2 (en) * 2001-07-12 2003-03-04 Intel Corporation Surface mounting to an irregular surface
US20040084206A1 (en) * 2002-11-06 2004-05-06 I-Chung Tung Fine pad pitch organic circuit board for flip chip joints and board to board solder joints and method
DE10258093B3 (de) * 2002-12-11 2004-08-26 Infineon Technologies Ag Anordnung zum Schutz von 3-dimensionalen Kontaktstrukturen auf Wafern
TW555152U (en) * 2002-12-13 2003-09-21 Advanced Semiconductor Eng Structure of flip chip package with area bump
TWI234209B (en) * 2003-10-31 2005-06-11 Advanced Semiconductor Eng BGA semiconductor device with protection of component on ball-planting surface
US20050133933A1 (en) * 2003-12-19 2005-06-23 Advanpack Solutions Pte. Ltd. Various structure/height bumps for wafer level-chip scale package
US7303941B1 (en) 2004-03-12 2007-12-04 Cisco Technology, Inc. Methods and apparatus for providing a power signal to an area array package
JP4636850B2 (ja) 2004-10-29 2011-02-23 富士通株式会社 電子部品の実装方法
JP4738996B2 (ja) * 2004-12-13 2011-08-03 キヤノン株式会社 半導体装置
US7364945B2 (en) 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
FR2884049B1 (fr) * 2005-04-01 2007-06-22 3D Plus Sa Sa Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US8653657B2 (en) * 2005-08-23 2014-02-18 Rohm Co., Ltd. Semiconductor chip, method of manufacturing semiconductor chip, and semiconductor device
JP4728782B2 (ja) * 2005-11-15 2011-07-20 パナソニック株式会社 半導体装置およびその製造方法
JP2007165420A (ja) * 2005-12-12 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置
US7456088B2 (en) * 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7750482B2 (en) * 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) * 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
JP2007222907A (ja) * 2006-02-23 2007-09-06 Denso Corp 配線部材のレーザー照射式半田接合方法
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
JP2007266111A (ja) * 2006-03-27 2007-10-11 Sharp Corp 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法
TWI366902B (en) * 2007-02-16 2012-06-21 Taiwan Tft Lcd Ass Bump structure on a substrate
US7969022B1 (en) * 2007-03-21 2011-06-28 Marvell International Ltd. Die-to-die wire-bonding
JP5350604B2 (ja) * 2007-05-16 2013-11-27 スパンション エルエルシー 半導体装置及びその製造方法
US7646105B2 (en) * 2007-11-16 2010-01-12 Stats Chippac Ltd. Integrated circuit package system with package substrate having corner contacts
JP2009246166A (ja) * 2008-03-31 2009-10-22 Fujitsu Ltd 電子部品パッケージおよび基板ユニット並びにプリント配線板およびその製造方法
US8703274B2 (en) * 2008-10-02 2014-04-22 International Business Machines Corporation Microcavity structure and process
US9110128B1 (en) * 2008-10-03 2015-08-18 Altera Corporation IC package for pin counts less than test requirements
EP2180770A1 (en) 2008-10-21 2010-04-28 Atotech Deutschland Gmbh Method to form solder deposits on substrates
EP2244285A1 (en) 2009-04-24 2010-10-27 ATOTECH Deutschland GmbH Method to form solder deposits on substrates
JP5186344B2 (ja) * 2008-12-01 2013-04-17 パナソニック株式会社 チップを有する半導体装置
JP5658442B2 (ja) * 2009-06-02 2015-01-28 株式会社東芝 電子部品とその製造方法
JP2012532459A (ja) * 2009-07-02 2012-12-13 フリップチップ インターナショナル エルエルシー 垂直ピラー相互接続方法及び構造体
US9627254B2 (en) 2009-07-02 2017-04-18 Flipchip International, Llc Method for building vertical pillar interconnect
WO2011154062A1 (fr) * 2010-06-08 2011-12-15 Johnson Controls Technology Company Raccordement electrique entre un element de support et un element electrique, methode de fabrication d'un raccordement electrique, element de support et element electrique
EP2405469B1 (en) 2010-07-05 2016-09-21 ATOTECH Deutschland GmbH Method to form solder alloy deposits on substrates
EP2405468A1 (en) 2010-07-05 2012-01-11 ATOTECH Deutschland GmbH Method to form solder deposits on substrates
KR102055459B1 (ko) 2010-08-02 2019-12-12 아토테크더치랜드게엠베하 기판 상에 솔더 성막 및 비용융 범프 구조들을 형성하는 방법
EP2416634A1 (en) 2010-08-02 2012-02-08 ATOTECH Deutschland GmbH Method to form solder deposits on substrates
EP2506690A1 (en) 2011-03-28 2012-10-03 Atotech Deutschland GmbH Method to form solder deposits and non-melting bump structures on substrates
US9198284B2 (en) * 2010-08-06 2015-11-24 Panasonic Intellectual Property Management Co., Ltd. Circuit board and method for manufacturing same
US8492197B2 (en) * 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
JP5562438B2 (ja) * 2010-12-01 2014-07-30 パナソニック株式会社 電子部品実装体、電子部品、基板
US8514386B2 (en) 2011-05-25 2013-08-20 International Business Machines Corporation Technique for verifying the microstructure of lead-free interconnects in semiconductor assemblies
JP2013074263A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 半導体装置
US8791579B2 (en) * 2011-11-17 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusting sizes of connectors of package components
US8741764B2 (en) 2011-12-13 2014-06-03 Stats Chippac, Ltd. Semiconductor device and method of forming conductive pillars having recesses or protrusions to detect interconnect continuity between semiconductor die and substrate
US9685402B2 (en) 2011-12-13 2017-06-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming recesses in conductive layer to detect continuity for interconnect between semiconductor die and substrate
US20130228916A1 (en) * 2012-03-02 2013-09-05 Texas Instruments Incorporated Two-solder method for self-aligning solder bumps in semiconductor assembly
KR102050476B1 (ko) 2012-09-28 2019-11-29 삼성전자주식회사 반도체 패키지 장치
JP5874683B2 (ja) * 2013-05-16 2016-03-02 ソニー株式会社 実装基板の製造方法、および電子機器の製造方法
US9583470B2 (en) * 2013-12-19 2017-02-28 Intel Corporation Electronic device with solder pads including projections
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US10090251B2 (en) * 2015-07-24 2018-10-02 Infineon Technologies Ag Semiconductor chip having a dense arrangement of contact terminals
US20170170108A1 (en) * 2015-12-15 2017-06-15 Intel Corporation Chip carrier having variably-sized pads
US20180166419A1 (en) * 2016-12-12 2018-06-14 Nanya Technology Corporation Semiconductor package
CN107393898B (zh) * 2017-06-15 2019-11-29 华为机器有限公司 封装基板和半导体集成器件
US10559547B2 (en) * 2017-06-28 2020-02-11 Murata Manufacturing Co., Ltd. Semiconductor chip
WO2020096748A1 (en) 2018-11-07 2020-05-14 Avx Corporation Surface-mount thin-film components having terminals configured for visual inspection
JP2022011066A (ja) * 2020-06-29 2022-01-17 日本電気株式会社 量子デバイス
CN116564906A (zh) * 2022-01-28 2023-08-08 群创光电股份有限公司 电子装置
EP4351285A1 (de) * 2022-10-04 2024-04-10 ZKW Group GmbH Verfahren zum herstellen eines mit einer anzahl an bauteilen bestückten kraftfahrzeugscheinwerferschaltungsträgers

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56114358A (en) * 1980-02-15 1981-09-08 Hitachi Ltd Semiconductor device and manufacture
DE68927931T2 (de) * 1989-07-26 1997-09-18 Ibm Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip
AU645283B2 (en) * 1990-01-23 1994-01-13 Sumitomo Electric Industries, Ltd. Substrate for packaging a semiconductor device
JP3141364B2 (ja) * 1992-05-06 2001-03-05 住友電気工業株式会社 半導体チップ
JPH06188287A (ja) * 1992-12-18 1994-07-08 Fujitsu Ltd 半導体チップの装着方法
JPH0627026A (ja) * 1992-07-08 1994-02-04 Fujitsu Ltd 接合状態検査方法および装置
US5376584A (en) * 1992-12-31 1994-12-27 International Business Machines Corporation Process of making pad structure for solder ball limiting metallurgy having reduced edge stress
US5465152A (en) * 1994-06-03 1995-11-07 Robotic Vision Systems, Inc. Method for coplanarity inspection of package or substrate warpage for ball grid arrays, column arrays, and similar structures
JPH0837190A (ja) * 1994-07-22 1996-02-06 Nec Corp 半導体装置
US5598036A (en) * 1995-06-15 1997-01-28 Industrial Technology Research Institute Ball grid array having reduced mechanical stress

Also Published As

Publication number Publication date
JPH0945810A (ja) 1997-02-14
US5828128A (en) 1998-10-27

Similar Documents

Publication Publication Date Title
JP3310499B2 (ja) 半導体装置
JP3294740B2 (ja) 半導体装置
JP4252491B2 (ja) 検査機能付きモジュール及びその検査方法。
US6720665B2 (en) Enhanced pad design for substrate
EP0892274A2 (en) A system and method for easily inspecting a bonded state of a BGA/CSP type electronic part to a board
US6498307B2 (en) Electronic component package, printing circuit board, and method of inspecting the printed circuit board
JP2008166403A (ja) プリント配線板、プリント回路板、およびプリント回路板の接合部検査方法
JP3613167B2 (ja) パッド電極の接続状態の検査方法
US6546622B2 (en) Printed-wiring substrate and method for fabricating the same
JP3601714B2 (ja) 半導体装置及び配線基板
US8233288B2 (en) Electronic component package, electronic component mounted apparatus, method of inspecting bonding portion therein, and circuit board
JP2002313998A (ja) 半導体装置
JPH11121648A (ja) 電子部品実装体およびこれを構成する基板
JP4179234B2 (ja) 半導体装置
JP3635882B2 (ja) 電子部品実装基板
JP3471208B2 (ja) 電子部品
JPH08191128A (ja) 電子装置
KR950002745B1 (ko) 탭 패키지
JP5495303B2 (ja) 半導体モジュール及び半導体モジュールの検査方法
JPH11204934A (ja) 電子部品の実装方法
JP2002043711A (ja) 回路基板、電子機器及び回路基板と電子部品のはんだ付け接合の検査方法
JPH06167317A (ja) 表面実装部品のリードの半田付け部の検査方法
JP2022003676A (ja) 電子制御装置および電子制御装置の製造方法
JP3167681B2 (ja) 電子回路装置
JP2000346897A (ja) パッド導通検査装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020430

LAPS Cancellation because of no payment of annual fees