JP2013074263A - 半導体装置 - Google Patents

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bump
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sub
diameter
layer
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Yasushi Torii
康司 鳥井
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Abstract

【課題】貫通電極を有する半導体チップを積層して貫通電極同士を相互に接続する際、貫通電極の接続端子となるバンプ表面の金属接合層のうち、加熱により流動する層、例えば半田層が押しつぶされて薄膜化すると接合強度が低下する場合がある。
【解決手段】半導体基板の両主面に通常のバンプ構造（第１及び第２主バンプ５１，６９）と共に第１及び第２副バンプ５０，６８を設け、第１及び第２副バンプの少なくとも一方を第１及び第２主バンプよりも高くして、半導体チップの接合時に副バンプ同士が主バンプ同士より先に接触させることで、主バンプ同士の接合マージンを確保して、半田層４９などの加熱により流動する層の主バンプでの薄膜化を抑制する。
【選択図】図２１

Description

本発明は、半導体装置に関し、詳しくは、貫通電極を備えた半導体装置に関する。
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する貫通電極によって各半導体チップ間の電気的導通を図るように構成されている。
例えば、特開２０１０−２７２７３７号公報（特許文献１）には、貫通電極を有する複数の半導体チップの接続方法が開示されている。貫通電極には接続端子として半導体チップの両面にバンプが形成されており、半導体素子が形成される一主面側（表面側）に形成された表バンプと別主面側（裏面側）に形成された裏面バンプとがあり、一つの半導体チップの表バンプと別の半導体チップの裏面バンプとを半田により接合することで、半導体チップ間の電気的導通が確保される。
特開２０１０−２７２７３７号公報
図１は、複数の半導体チップを積層して構成される半導体装置１００の模式図である。図１に示す半導体装置１００は、プリント配線基板１０１上にベースバンプ１０２が形成されており、ベースバンプ１０２のそれぞれに最下層の半導体チップ（ここでは、インターフェースチップ１０３）の貫通電極１０３ａが接続され、順次、インターフェースチップ１０３上に第１チップ１０４、第２チップ１０５、第３チップ１０６、第４チップ１０７がそれぞれ、貫通電極１０４ａ、１０５ａ、１０６ａ、１０７ａで接続される。プリント配線基板１０１の下部には、半導体装置１００を所望の回路基板に電気的に接続するための半田ボール１０８が設けられる。例えば、第１〜第４チップにはメモリセルアレイやロジック回路を備えたコアチップが適用され、インターフェースチップ１０３には駆動部が設けられている。図示していないが、各チップ間の間隙にはアンダーフィル樹脂が充填され、さらに全体を覆う保護膜を形成して半導体装置１００が構成される。なお、図１は、本発明者が本発明の課題を説明するために作成したものであり、従来技術そのものではない。
図２に、半導体チップの接合方法を示す。図２では、図１の破線で囲んだ部分の拡大図を示す。第１チップ１０４の貫通電極１０４ａの表面側には、貫通電極１０４ａの一部を構成する配線層１０９と配線層１０９に接続された表バンプ１１２があり、表バンプ１１２は、配線層１０９に接続された第１金属バンプ１１０とその表面に形成された第１金属接合層１１１を有する。一方、第２チップ１０５は裏面側に、貫通電極１０５ａの一部を構成する金属プラグと一体に形成された第２金属バンプ１１３とその表面に形成された第２金属接合層１１４からなる裏面バンプ１１５が設けられている。第１金属接合層１１１はＮｉ／Ａｕ積層膜で構成され、第２金属接合層１１４はＳｎＡｇ合金層などの半田層で構成される。半田層である第２金属接合層１１４は事前に中央部が凸型に盛り上がるように半田リフロー処理が施されている。第１チップ１０４の表バンプ１１２と第２チップ１０５の裏面バンプ１１５とを接合するには、所定の圧力をかけた状態で熱処理を施し、半田層である第２金属接合層１１４をリフローする。これにより、第１金属接合層１１１と第２金属接合層１１４とが接合されるが、この時、リフローされた第２金属接合層１１４は接合界面から一部押し出されて、はみ出し部１１６となる。つまり、接合界面の第２金属接合層１１４は薄膜化することで、接合界面に第１金属接合層１１１のＡｕが偏析し易くなり、接合強度が低下してバンプクラックを誘発することがある。特に、信頼性試験等の熱ストレスが架かるとＡｕの偏析が多くなり、クラックが発生し、界面抵抗が増加する現象が発生する。また、工程上、事前の半田リフロー工程が十分に実施できない場合もあり、半田リフロー工程が実施されないとはみ出し量が多くなり、薄膜化がさらに進むことになる。
本発明者は、通常のバンプ構造（主バンプ）と共に副バンプを設け、半導体チップの接合時に副バンプ同士が主バンプ同士より先に接触して、主バンプ同士の接合マージンを確保することで、半田層などの加熱により流動する層の薄膜化を抑制する構造を見出した。
すなわち、本発明の一実施形態によれば、
半導体基板の一主面側に露出する、第１金属接合層を有する第１主バンプと第１副バンプと、
前記半導体基板の他方の主面側に露出する、第２金属接合層を有する第２主バンプと第２副バンプとを備え、
前記第１主バンプと前記第２主バンプとは少なくとも前記半導体基板を貫通するプラグを介して電気的に接続されており、
前記第１金属接合層と第２金属接合層のいずれか一方は、加熱により流動する層を含み、前記第１副バンプと前記第２副バンプのいずれか一方の前記半導体基板主面からの高さが、同主面に存在する前記第１主バンプと前記第２主バンプのいずれか一方の前記半導体基板主面からの高さよりも前記流動する層の厚みの範囲内で大きいことを特徴とする半導体装置が提供される。
また、本発明の別の実施形態によれば、
半導体基板を貫通する貫通電極を備えた半導体装置であって、
前記貫通電極は、
前記半導体基板の一主面側に露出する第１主金属接合層を有する第１主バンプと他方の主面側に露出する第２主金属接合層を有する第２主バンプを備え、電流経路を構成する主貫通電極と、
前記第１主バンプの形成される一主面側に前記第１主金属接合層と同材料の第１副金属接合層を有する第１副バンプと、前記第２主バンプの形成される他方の主面側に前記第２主金属接合層と同材料の第２副金属接合層を有する第２副バンプを備える副貫通電極とを含み、
前記第１主金属接合層と第２主金属接合層のいずれか一方は、加熱により流動する層を含み、前記副貫通電極の基板厚さ方向の長さが前記主貫通電極の長さよりも前記流動する層の厚みの範囲内で長いことを特徴とする半導体装置が提供される。
本発明では、主バンプ高さよりも高い副バンプを設けることで、主バンプ間の接合時に、副バンプ同士が先に接触してストッパーとなり、半田層が薄膜化することを抑制することができ、高信頼性の半導体装置が提供できる。
複数の半導体チップを積層して構成される半導体装置１００の模式断面図である。 貫通電極の接合方法を説明する拡大図であり、（ａ）は接合前、（ｂ）は接合後の状態を示す。 本発明の一実施形態に係る半導体チップの一例を示す平面レイアウト図である。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、（ａ）は図３のＡ−Ａ’線での断面図、（ｂ）は図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、（ａ）は図３のＡ−Ａ’線での断面図、（ｂ）は図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 図１９のメッキ工程におけるメッキ層の成長状態を示す図である。 本発明の実施例１に係る半導体チップの積層状態を示す概略断面図である。 本発明の実施例２に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例２に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例２に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例２に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例２に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例２に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例２に係る半導体チップの積層状態を示す概略断面図である。 本発明の実施例３に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例３に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の実施例４に係る半導体チップの製造工程を説明する工程断面図であり、図３のＢ−Ｂ’線での断面図に相当する。 本発明の半導体装置を用いたデータ処理システムの一例を示す図である。
以下、図面を参照して本発明の好ましい実施形態例を説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
図３は、本発明の一実施形態に係る半導体チップの一例を示す平面レイアウト図である。同図では、コアチップとして記憶素子を備えたメモリセル領域２と周辺回路の形成された周辺回路領域３とを備えたＤＲＡＭ(Dynamic Random Access Memory)である半導体チップ１の主面側の平面レイアウトを示しているが、これに限定されるものではない。メモリセル領域２と周辺回路領域３とでメモリマット４が構成されており、２列のメモリマット４間に貫通電極の主バンプ５が配置されている。また、主バンプ５に近接して副バンプ６が複数配置されている。また、半導体チップ１の外周部にも副バンプ６が配置される。なお、主バンプ５及び副バンプ６の配置は、一例であって、このレイアウトに限定されるものではない。副バンプ６は、半導体チップを水平に積層するため、少なくとも３個を水平に保つ配置で有していればよいが、主バンプ５に近接して設けられることが好ましい。
また、裏面側にも同様の配置で主バンプ及び副バンプが配置され、バンプレイアウトを供用するチップ同士が接合される。
本発明においては、副バンプの高さが主バンプより高く形成されることで、副バンプがチップ積層時のストッパーとして機能し、主バンプにおいては、接合マージンが確保されることで、半田層などの加熱により流動する層の図２（ｂ）に示した薄膜化を抑制することができる。
なお、本発明において、主バンプを備える貫通電極を主として電流経路として用いることから主貫通電極と称し、副バンプを備える貫通電極を副貫通電極と称する。副貫通電極は通常は電流経路として使用しないダミーであるが、副次的な電流経路、例えば、静電気などを逃がす電流経路などに使用することも可能である。
以下、実施例により本発明の半導体装置の具体的製造例を示すが、本発明はこれらの実施例のみ限定されるものではない。
（実施例１）
図４〜２１は、本実施例１に係る半導体チップの製造工程を説明する工程断面図であり、図４，５の（ａ）は図３のＡ−Ａ’線での断面図、図４，図５の（ｂ）及び図６〜図２１は図３のＢ−Ｂ’線での断面図に相当する。なお、図中の尺度は任意であり、実際の装置構成とは異なる。
まず、半導体基板７のメモリセル領域２及び周辺回路領域３に素子分離用のＳＴＩ１２を形成する。一方、Ｂ−Ｂ’断面で示す貫通電極の形成領域には、貫通電極をメモリセル領域２及び周辺回路領域３に形成される半導体素子等との絶縁性を確保する環状の絶縁領域１１を形成する。通常、絶縁領域１１は幅２〜３μｍ程度で深さ５０μｍ程度に形成される。一方、ＳＴＩは深さ数百ｎｍ程度に形成される。図４（ｂ）において、８は副貫通電極を形成する領域であり、９は主貫通電極を形成する領域を示す。
次に、半導体基板の主面側に、メモリセル領域２及び周辺回路領域３には半導体素子及び配線層などの半導体回路を形成し、副貫通電極形成領域８及び主貫通電極形成領域９には同層のパッド及びビアプラグなどの貫通電極の一部を構成する部材を形成する。例えば、図５に示すように、メモリセル領域２には、トランジスタのゲート電極となる埋め込みワード線１３（不図示のゲート絶縁膜により半導体基板７と絶縁される）、キャップ絶縁膜１４、拡散層１５を備えた埋め込みゲート型のセルトランジスタが形成される。２つのセルトランジスタは一つの拡散層１５を共有しており、共有される拡散層１５にはビット線コンタクトとなるシリコン膜１６ａを介してビット線１６が接続される。ビット線１６上にはビット線１６を覆うカバー膜１７が設けられる。また、共有されていない拡散層１５のそれぞれには、容量コンタクトプラグ１９が接続されている。周辺回路領域３には、シリコン膜１６ａとビット線１６と同層に形成される第１配線２６、周辺回路領域３のトランジスタ（不図示）の拡散層２７、コンタクトプラグ２８等が設けられる。副貫通電極形成領域８及び主貫通電極形成領域９にも同層にシリコン膜１６ａ、第１配線パッド２６ａ、第１ビアプラグ２８ａが設けられる。半導体基板７上のこれらの構成は、第１層間絶縁膜１８中に形成される。
第２層間絶縁膜２４の層のメモリセル領域２には、容量パッド２１、容量素子２２、容量プレート２３、第１ビアプラグ２５が設けられている。周辺回路領域３には、第２配線２９、第２ビアプラグ３０が設けられる。副貫通電極形成領域８及び主貫通電極形成領域９にも同層に第２配線パッド２９ａ、第２ビアプラグ３０ａが設けられる。
さらに上層には、第３層間絶縁膜３１中に第３配線３２及び第３配線パッド３２ａが、第４層間絶縁膜３３中に第３ビアプラグ３４，３４ａ、第４配線３５、第４配線パッド３５ａが、第５層間絶縁膜３６中に第４ビアプラグ３７，３７ａが、第５層間絶縁膜３６上に第５配線３８及び第５配線パッド３８ａがそれぞれ設けられる。さらに最上層に保護膜３９が設けられる。
各層間絶縁膜は酸化シリコン膜、カバー膜１７及び保護膜３９は窒化シリコン膜、各配線及びビアプラグはメタル材料で構成される。
次に、図３のＢ−Ｂ’断面を参照して、貫通電極の形成方法を説明する。図６〜図１８、図２０は第２層間絶縁膜から第５層間絶縁膜部分を省略した図である。図６は、図５（ｂ）に相当する。
まず、図７に示すように、保護膜３９に第５配線パッド３８ａの表面を露出する第１副バンプホール４０と第１主バンプホール４１を形成する。
続いて、図８に示すように、保護膜（パッシベーション膜）として用いる厚さ５μｍのポリイミド膜（ＰＩＱ）を全面に塗布し、リソグラフィ及び酸素ドライエッチングにより、第１副バンプホール４０及び第１主バンプホール４１を連続して露出するＰＩＱホール４３を形成する。第１副バンプホール４０及び第１主バンプホール４１の直径Ｄ０はいずれも１５μｍであり、ＰＩＱホール４３の側壁と第１副バンプホール４０及び第１主バンプホール４１の側壁までの距離Ｄ１はいずれも３０μｍとした。
次に、図９に示すように、全面に厚さ１５０ｎｍのチタン膜と厚さ３００ｎｍのＣｕ膜をスパッタ法により積層形成して第１給電層４４を形成する。
厚さ２０μｍのホトレジスト４５を全面に形成し、リソグラフィにより第１副バンプ開口４６及び第１主バンプ開口４７を形成する。第１副バンプ開口４６及び第１主バンプ開口４７のそれぞれの開口径Ｄ３は２５μｍとした。この時、第１副バンプ開口４６の側壁４６ａと第１副バンプホール４０との距離Ｄ２は５μｍであり、第１主バンプ開口４７の側壁４７ａと第１主バンプホール４１との距離Ｄ２も５μｍとした。
図１１に示すように、Ｃｕめっき液に第１副バンプ開口４６及び第１主バンプ開口４７側を浸漬し、第１給電層４４に給電しながら、厚さ１１μｍの第１副Ｃｕ層４８ａ、第１主Ｃｕ層４８ｂをそれぞれ第１副バンプ開口４６及び第１主バンプ開口４７内に電解めっきにより形成し、連続して厚さ３μｍのＳｎＡｇ合金からなる第１副金属接合層４９ａ、第１主金属接合層４９ｂを成長させた。この時、第１副金属接合層４９ａ、第１主金属接合層４９ｂの表面がホトレジスト４５の上面よりも高くならないように形成する。
図１２に示すように、ホトレジスト４５を除去した後、露出する第１給電層４４を除去することで、第１副バンプ５０及び第１主バンプ５１を形成する。
全面に厚さ５０μｍの接着剤層５２を形成し、その上に半導体基板（ウエハ）とほぼ同じ直径で厚さが６７５μｍのガラス基板からなるウエハサポートシステム（ＷＳＳ）５３を貼り付ける（図１３）。
ＷＳＳ５３に半導体基板（ウエハ）を保持し、裏面の研削を行う。以降、図の上下を逆転して示す。図１４（ａ）は裏面研削前の状態を示しており、半導体基板７の厚みＨ１は、例えば、７７５μｍである。これを図１４（ｂ）に示すように、絶縁領域１１の底部が露出するまで、ここでは研削後の厚みＨ２が５０μｍとなるまで研削し、その後、化学機械研磨法（ＣＭＰ）により研磨する。
研磨した裏面全面に厚さ３００ｎｍの窒化シリコンからなる裏面保護膜５４をプラズマＣＶＤ法により形成する。続いて、裏面全面に厚さ５０μｍのホトレジスト５５を塗布し、フォトリソグラフィにより第２副バンプホールパターン５６と第２主バンプホールパターン５７を形成する。第２副バンプホールパターン５６の直径Ｄ４は第２主バンプホールパターン５７の直径Ｄ５より小さくなるように形成する。例えば、Ｄ４が１０μｍ、Ｄ５が１５μｍとなるように形成する。ホトレジスト５５のリソグラフィで用いるマスク上のパターンを予めその大きさで形成して一括露光により形成する（図１５）。
ホトレジスト５５をマスクとして、裏面保護膜５４、半導体基板７及びシリコン膜１６ａをドライエッチングして、第１配線パッド２６ａを露出する第２副バンプホール５８と第２主バンプホール５９を形成する（図１６）。
次に、裏面全面に厚さ２５０ｎｍのチタン膜及び厚さ７５０ｎｍのＣｕ膜をスパッタ法により順次積層して、第２給電層６０を形成する。その後、厚さ１２μｍのホトレジスト６１を裏面全面に形成し、フォトリソグラフィにより第２副バンプ開口６２と第２主バンプ開口６３を形成する。第２副バンプ開口６２と第２主バンプ開口６３は同じ直径Ｄ６を有し、Ｄ６は２２μｍとした。第２副バンプ開口６２には、第２給電層６０で第２副バンプホール５８の側壁を被覆した側面６２ａと、裏面保護膜５４上を被覆した上面６２ｂが露出しており、一方、第２主バンプ開口６３には、第２給電層６０で第２主バンプホール５９の側壁を被覆した側面６３ａと裏面保護膜５４上を被覆した上面６３ｂが露出している。側面６２ａの直径Ｄ４ａはＤ４から第２給電層６０の膜厚１μｍの２倍の値（２μｍ）を引いた値、すなわち８μｍとなり、また、側面６３ａの直径Ｄ５ａは、同様に１３μｍとなる（図１７）。
図１８に示すように、Ｃｕめっき液に第２副バンプ開口６２及び第２主バンプ開口６３側を浸漬し、第２給電層６０に給電しながら、第２副Ｃｕ層６４ａ、第２主Ｃｕ層６４ｂをそれぞれ第２副バンプ開口６２及び第２主バンプ開口６３内に電解めっきにより形成し、連続して厚さ３μｍのＮｉメッキ層と厚さ０．１μｍのＡｕメッキ層を順次形成して第２副金属接合層６５ａ、第２主金属接合層６５ｂを成長させた。ここでは、側壁６２ａの直径Ｄ４ａが側壁６３ａの直径Ｄ５ａよりも小さく形成されているため、第２副Ｃｕ層６４ａは第２主Ｃｕ層６４ｂよりも高く形成される。
図１９に、第２副Ｃｕ層６４ａ、第２主Ｃｕ層６４ｂの形成過程を例示する概念図を示す。図１９（ａ）は、開始段階の状態を示し、第２給電層６０の露出する側面６２ａ及び６３ａ、上面６２ｂ及び６３ｂから第２給電層６０を核としてＣｕ膜６４の成長が開始される。Ｃｕ膜６４の膜厚が側壁６２ａの直径Ｄ４ａの１／２になる、すなわち、４μｍとなると、図１９（ｂ）に示すように、第２副バンプ開口６２内ではＣｕ膜６４同士が接触して第１上面６６を形成する様になる。一方、第２主バンプ開口６３内ではＣｕ膜６４同士は接触していない。さらにＣｕ膜６４の成長を続け、Ｃｕ膜６４の膜厚が側壁６３ａの直径Ｄ５ａの１／２になる、すなわち、６．５μｍとなると、第２主バンプ開口６３内でもＣｕ膜６４同士が接触して第２上面６７を形成する。この時、第２副バンプ開口６２内では第１上面６６が成長面となり、第２主バンプ開口内での成長面よりも面積が小さくなる。その結果、第２上面６７が形成される段階では、第１上面（６６ａ）は、上面６２ｂから９μｍの高さとなる。従って、第２上面６７との差ΔＨは２．５μｍとなっている。このように、第２副バンプホール５８の直径Ｄ４を第２主バンプホール５８の直径Ｄ５よりも小さく形成することにより第２副バンプのＣｕ層６４ａを第２主バンプのＣｕ層６４ｂよりも高くすることができる。その後、第２副金属接合層６５ａ及び第２主金属接合層６５ｂは同じ成長面積を有する第１上面６６ａ及び第２上面６７上に形成されるため、同じ厚みに形成される。
その後、ホトレジスト６１を除去し、露出する第２給電層６０を除去することで、図２０に示すように、第２副バンプ６８Ｈと第２主バンプ６９が形成される。第１副バンプ５０と第１主バンプ５１は同じ高さを有するのに対し、第２副バンプ６８Ｈは第２主バンプ６９よりも高くなっている。
図２１に、以上のように製造した貫通電極を備えた半導体チップを複数積層した状態を示す。本実施例では、第１副バンプ５０と第１主バンプ５１を構成する第１金属接合層がＳｎＡｇ合金で形成され、第２副バンプ６８Ｈと第２主バンプ６９を構成する第２金属接合層がＡｕ／Ｎｉ積層膜で形成されている。第１金属接合層及び第２金属接合層の厚みはいずれも３μｍとしており、第２副バンプ６８Ｈは第２主バンプ６９よりも２．５μｍ高く突き出るように形成している。この時、第１副バンプと第２副バンプとの接合部では、第２副金属接合層６５ａは硬度が高く、第１副金属接合層４９ａが加熱により流動化して潰れ、従来と同様にはみ出し部４９ａ’を形成することとなる。一方、第１主バンプと第２主バンプとの接合部では、２．５μｍのマージンが存在することで、第１主金属接合層４９ｂがわずかに潰れる程度で、はみ出し部は形成されることなく接合することができる。このように、電流経路となるバンプ部で接合強度が低下してバンプクラックを誘発することがなくなる。また、信頼性試験等の熱ストレスが架かってもＡｕの偏析は少なく、クラックが発生したり、界面抵抗が増加したりする現象が抑制される。また、工程上、事前の半田リフロー工程が十分に実施できない場合でも、半田層の薄膜化を抑制することができる。
本実施例では、貫通電極が形成される複数のホールにおいて、予めホールの直径を変えておくことにより、幅の狭いホールではＣｕ膜の成長する面積が自己整合的に小さくなることを利用してＣｕ膜の高さ方向の成長速度を増加させ、幅の広いホール内のＣｕ膜埋設が完了した時点では、幅の狭いホールに形成されたＣｕ膜上面が相対的に高くなる方法を用いている。これにより副バンプの上面の高さを主バンプの上面の高さより高くして、主バンプでの半田層の潰れによる薄膜化を抑制している。
（実施例２）
実施例１における表バンプの形成では、第１副バンプ及び第１主バンプを同形状となるように、第１副バンプホール４０と第１主バンプホール４１のいずれに対しても３０μｍのオフセットＤ１を確保してＰＩＱホールパターン４３を形成した。本実施例では、第１副バンプホール４０を囲むＰＩＱホールパターン４３ａを第１副バンプホール４０の直径Ｄ０と同じか２μｍ程度までの範囲で大きくなるように形成し、第１主バンプホール４１を囲むＰＩＱホールパターン４３ｂは実施例１と同様に３０μｍのオフセットＤ１を確保して形成した（図２２）。
次に、実施例１と同様に、第１給電層４４を形成した後、ホトレジスト４５を形成し、第１副バンプ開口パターン４６、第１主バンプ開口パターン４７を直径Ｄ３で同様に形成する。その後、メッキ法によりＣｕ膜４８を成長させる（図２３）。
第１副バンプ開口パターン４６と第１主バンプ開口パターン４７の直径は共に同じＤ３であるので、いずれのホールにおいても同じ時点で埋設が完了する。つまり、第１副バンプホール４０及び第１主バンプホール４１外縁の第１給電層４４上面からの成長高さは同じとなり、第１副バンプ開口パターン４６内では表面４８ａ−ｓを有する第１副Ｃｕ層４８ａが、第１主バンプ開口パターン４７内では表面４８ｂ−ｓを有する第１主Ｃｕ層４８ｂが形成される。この時、第１副バンプホール４０ではＰＩＱ層４２の高さ分嵩上げされており、第１副Ｃｕ層４８ａの表面４８ａ−ｓは第１主Ｃｕ層４８ｂの表面４８ｂ−ｓよりも高くなる（図２４）。
その後、実施例１と同様に３μｍ厚のＳｎＡｇ合金からなる第１副金属接合層４９ａ及び第１主金属接合層４９ｂを形成し（図２５）、続いて、ホトレジスト４５を除去した後、露出する第１給電層４４を除去することで、図２６に示すように、第１主バンプ５１よりも高くした第１副バンプ５０Ｈが形成される。
以降は、実施例１と同様に、裏面研削を行い、第２副バンプ６８と第２主バンプ６９を形成するが、実施例１とは異なり、第２副バンプ６８と第２主バンプ６９は同形状に形成される（図２７）。
このように形成した貫通電極を有する半導体チップを複数積層すると、実施例１と同様に、高さを高くした第１副バンプ５０Ｈと第２副バンプ６８とが接触する部分では、第１副金属接合層４９ａが潰れてはみ出し部４９ａ’となるが、第１主バンプ５１と第２主バンプ６９との接触部分では第１主金属接合層４９ｂはわずかに潰れるだけではみ出し部を形成することがない（図２８）。
（実施例３）
実施例１の図１５，１６工程において、第２副バンプホール５８を第２主バンプホール５９よりも小さな径（Ｄ４）に形成していたが、本実施例では、第２副バンプホール５８を第２主バンプホール５９と同じ径（Ｄ５）で形成した後、めっきマスクとなるホトレジストに形成する開口径を変更して高さを変える例を示す。
まず、実施例１の図１４工程まで同様に実施した後、裏面保護膜５４を形成し、ホトレジスト５５に第２副バンプホールパターン５６と第２主バンプホールパターン５７を直径Ｄ５となるように形成し、実施例１と同様にエッチングを行う。これにより、図２９に示すように、第２副バンプホール５８ｗと第２主バンプホール５９とが直径Ｄ５を有して形成される。
次に、第２給電層６０を形成した後、ホトレジスト６１に第２副バンプ開口６２を直径Ｄ６１で、第２主バンプ開口６３を直径Ｄ６１で形成する。この状態でＣｕ膜の電解めっきを実施すると第２副バンプホールと第２主バンプホールの閉塞は同時点で起こるが、その後の成長は径の小さい第２副バンプ開口６２内の方が早く進行し、第２副Ｃｕ層６４ａの表面高さは第２主Ｃｕ層６４ｂの表面高さよりも高くなる。さらに、径の小さい第２副バンプ開口６２内に形成される第２副金属接合層６５ａも第２主バンプ開口６３内に形成される第２主金属接合層６５ｂよりも厚くなる。以上により、第２副バンプの高さを第２主バンプよりも高くすることができる（図３０）。
（実施例４）
実施例３では、裏面バンプの形成時にめっきマスクとなるホトレジストに形成するバンプ開口の径を変更する場合を示したが、表バンプの形成にも適用できる。図３１は、表バンプの形成時にバンプ開口径を第１副バンプ開口径Ｄ３１と第１主バンプ開口径Ｄ３２がＤ３１＜Ｄ３２となるように形成して、第１副バンプを高くした状態を示す。
なお、以上の実施例では、表バンプと裏面バンプの何れかの副バンプの高さを高くする場合について説明したが、両方を高くすることもできる。例えば、一方のバンプ高さの差が接合マージンとして十分でない場合に、表面側と裏面側の両方で高さを変更することで、十分な接合マージンを確保することが可能となる。つまり、主貫通電極の基板厚さ方向の長さより副貫通電極の基板厚さ方向の長さの方が所定の接合マージンを有して長くなるように形成する。いずれの場合もそれぞれ所望の接合マージンが確保できる様に調整される。
なお、確保する接合マージンとしては、第１金属接合層及び第２金属接合層の厚みや材料により適宜最適となるように選択すれば良い。接合マージンとしては、１μｍ以上であれば、Ａｕの偏析による接合強度の低下を抑制できることから好ましい。接合マージンの上限は主バンプ同士が確実に接合される範囲であり、主貫通電極の第１金属接合層及び第２金属接合層のいずれかに含まれる半田層の膜厚以下の範囲であればよい。
また、本発明では、副バンプと主バンプの高さを変えることで接合層の潰れを回避しているため、金属接合層の材質についての制約が緩和されるという効果もある。その結果、実施例に示したような第１金属接合層としてのＳｎＡｇ合金や第２金属接合層としてのＮｉ／Ａｕ積層膜に限定されず、さまざまな材料の組合せが可能である。例えば、以下の組合せが挙げられる。
（１）表バンプ：Ａｕ／Ｎｉ／Ｃｕ、裏面バンプ：ＳｎＡｇ／Ｎｉ／Ｃｕ
（２）表バンプ：ＳｎＡｇ／Ｎｉ／Ｃｕ、裏面バンプ：Ａｕ／Ｎｉ／Ｃｕ
（３）表バンプ：Ａｕ／Ｎｉ／Ｃｕ、裏面バンプ：ＳｎＡｇ／Ｃｕ
（４）表バンプ：ＳｎＡｇ／Ｃｕ、裏面バンプ：Ａｕ／Ｎｉ／Ｃｕ
また、本発明では、接合時の強度を主貫通電極と同等に確保するために副バンプを副貫通電極の一部として形成する例を挙げて説明しているが、強度的に問題がなければ、半導体基板の両主面に形成する第１及び第２副バンプは、電気的に接続されない状態で形成しても良い。例えば、図５（ｂ）において、副貫通電極形成領域８では、第１ビアプラグ２８ａから第４ビアプラグ３７ａを省略しても良い。
また、上記説明では、環状の絶縁領域１１を形成する場合について説明したが、これに限定されず、半導体基板を貫通するプラグ部の側壁に絶縁層を形成して半導体基板とプラグとの絶縁を行ってもよい。また、環状の絶縁領域１１を形成する場合、図示するような１重の環状構造に限定されず、２重以上の多重構造としても良い。
さらに上記説明では、第２主バンプと第２副バンプは半導体基板を貫通するプラグ部と一体に形成する場合について説明したが、これに限定されず、別体に形成してもよい。別体に形成して第２副バンプの高さを高くする場合、実施例３に示したようなめっきマスクの開口径を変更する手法が適用できる。このように別体に形成する場合、第２副バンプに対して半導体基板を貫通するプラグ部を設けることなく、半導体基板裏面のバンプ構造のみを形成してもよい。
本発明によれば、半田層を事前にリフローして凸型に盛り上げる必要がなくなり、工程の簡略化を図ることもできる。もちろん、半田リフロー処理を行っても使用可能である。
本発明による主バンプより高い副バンプを有する半導体チップを複数積層し、図１に示すような半導体装置を形成すると、高信頼性の半導体装置が得られる。このような半導体装置は、種々のデータ処理システムに適用することができる。図３２は、本発明に係る半導体装置を用いたデータ処理システム４００の一例を示す。このデータ処理室テム４００は、例えばコンピュータシステムを含むが、これに限定されない。このシステム４００は、本発明に基づく半導体装置で構成されるデータプロセッサ４２０及びＤＲＡＭ４６０を含む。データプロセッサ４２０は、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）等を含むがこれらに限定されない。図３２においては簡略化のため、データプロセッサ４２０は、システムバス４１０を介して既述した本発明に基づくＤＲＡＭ４６０に接続されているが、システムバス４１０を介さずにローカルなバスによって接続される場合もある。
また、システムバス４１０は、ここでは簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介してシリアルないしパラレルに複数接続される。また、必要に応じ、このシステム４００では、ストレージデバイス４３０、Ｉ／Ｏデバイス４４０、ＲＯＭ４５０がシステムバス４１０に接続される例を示しているが、必ずしも必須の構成要素ではない。ここで、Ｉ／Ｏデバイス４４０には、入力デバイス若しくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図３２には簡便のために１つずつに留めているが、これに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
１ 半導体チップ
２ メモリセル領域
３ 周辺回路領域
４ メモリマット
５ 主バンプ
６ 副バンプ
７ 半導体基板
８ 副貫通電極形成領域
９ 主貫通電極形成領域
１１ 絶縁領域
１２ ＳＴＩ
１３ ワード線
１４ カバー絶縁膜
１５ 拡散層
１６ ビット線
１６ａ シリコン膜
１７ カバー膜
１８ 第１層間絶縁膜
１９ 容量コンタクトプラグ
２１ 容量パッド
２２ 容量素子
２３ 容量プレート
２４ 第２層間絶縁膜
２５ 第１ビアプラグ
２６ 第１配線
２６ａ 第１配線パッド
２７ 拡散層
２８ コンタクトプラグ
２８ａ 第１ビアビアプラグ
２９ 第２配線
２９ａ 第２配線パッド
３０、３０ａ 第２ビアプラグ
３１ 第３層間絶縁膜
３２ 第３配線
３２ａ 第３配線パッド
３３ 第４層間絶縁膜
３４、３４ａ 第３ビアプラグ
３５ 第４配線
３５ａ 第４配線パッド
３６ 第５層間絶縁膜
３７、３７ａ 第４ビアプラグ
３８ 第５配線
３８ａ 第５配線パッド
３９ 保護膜
４０ 第１副バンプホール
４１ 第１主バンプホール
４２ ポリイミド（ＰＩＱ）膜
４３ ＰＩＱホール
４４ 第１給電層
４５ ホトレジスト
４６ 第１副バンプ開口
４７ 第１主バンプ開口
４８ Ｃｕ膜
４９ａ 第１副Ｃｕ層
４９ｂ 第１主Ｃｕ層
４９ 第１金属接合層
４９ａ 第１副金属接合層
４９ｂ 第１主金属接合層
５０ 第１副バンプ
５１ 第１主バンプ
５２ 接着剤層
５３ ＷＳＳ
５４ 裏面保護膜
５５ ホトレジスト
５６ 第２副バンプホールパターン
５７ 第２主バンプホールパターン
５８ 第２副バンプホール
５９ 第２主バンプホール
６０ 第２給電層
６１ ホトレジスト
６２ 第２副バンプ開口
６３ 第２主バンプ開口
６４ Ｃｕ膜
６４ａ 第２副Ｃｕ層
６４ｂ 第２主Ｃｕ層
６５ 第２金属接合層
６５ａ 第２副金属接合層
６５ｂ 第２主金属接合層
６６ 第１上面
６７ 第２上面
６８ 第２副バンプ
６９ 第２主バンプ

Claims (20)

  1. 半導体基板の一主面側に露出する、第１金属接合層を有する第１主バンプと第１副バンプと、
    前記半導体基板の他方の主面側に露出する、第２金属接合層を有する第２主バンプと第２副バンプとを備え、
    前記第１主バンプと前記第２主バンプとは少なくとも前記半導体基板を貫通するプラグを介して電気的に接続されており、
    前記第１金属接合層と第２金属接合層のいずれか一方は、加熱により流動する層を含み、前記第１副バンプと前記第２副バンプのいずれか一方の前記半導体基板主面からの高さが、同主面に存在する前記第１主バンプと前記第２主バンプのいずれか一方の前記半導体基板主面からの高さよりも前記流動する層の厚みの範囲内で大きいことを特徴とする半導体装置。
  2. 前記半導体基板の他の主面側からの高さが、前記第２主バンプよりも前記第２副バンプの方が高い請求項１に記載の半導体装置。
  3. 前記第２副バンプは前記半導体基板を貫通するプラグと一体に形成されており、該プラグの径が、前記第２主バンプの前記半導体基板を貫通するプラグの径よりも小さい請求項２に記載の半導体装置。
  4. 前記第２副バンプの外部に露出している部分の径が、前記第２主バンプの外部に露出している部分の径よりも小さい請求項２に記載の半導体装置。
  5. 前記半導体基板の一主面側からの高さが、前記第１主バンプより前記第１副バンプの方が高い請求項１に記載の半導体装置。
  6. 前記半導体基板の一主面側に表面保護膜とパッシベーション膜を有し、前記第１主バンプは前記表面保護膜に形成された第１主バンプホールに第１の径を有する下部と前記表面保護膜上に前記第１の径より大きい第２の径を有する上部を有し、前記第１副バンプは前記表面保護膜と前記パッシベーション膜に形成された第１副バンプホールに第１の径を有する下部と前記パッシベーション膜上に前記第１の径より大きい第２の径を有する上部を有する請求項５に記載の半導体装置。
  7. 前記半導体基板の一主面側に少なくとも表面保護膜を有し、前記第１主バンプは前記表面保護膜に形成された第１主バンプホールに第１の径を有する下部と前記表面保護膜上に前記第１の径より大きい第２の径を有する上部を有し、前記第１副バンプは前記表面保護膜に形成された第１副バンプホールに第１の径を有する下部と前記表面保護膜上に前記第１の径と同等か大きく、前記第２の径よりも小さい第３の径を有する上部を有する請求項５に記載の半導体装置。
  8. 半導体基板を貫通する貫通電極を備えた半導体装置であって、
    前記貫通電極は、
    前記半導体基板の一主面側に露出する第１主金属接合層を有する第１主バンプと他方の主面側に露出する第２主金属接合層を有する第２主バンプを備え、電流経路を構成する主貫通電極と、
    前記第１主バンプの形成される一主面側に露出する前記第１主金属接合層と同材料の第１副接合層を有する第１副バンプと、前記第２主バンプの形成される他方の主面側に露出する前記第２主金属接合層と同材料の第２副金属接合層を有する第２副バンプを備える副貫通電極と
    を含み、
    前記第１主金属接合層と第２主金属接合層のいずれか一方は、加熱により流動する層を含み、前記副貫通電極の基板厚さ方向の長さが前記主貫通電極の長さよりも前記流動する層の厚みの範囲内で長いことを特徴とする半導体装置。
  9. 前記主及び副貫通電極は、半導体素子の形成される一主面側の最上層に形成される配線層に接続される前記第１主バンプ及び第１副バンプと、前記一主面と対向する他の主面側に、前記半導体基板を貫通し、前記半導体素子の形成される一主面側の最下層に形成される配線層に接続されるプラグを備えた前記第２主バンプ及び第２副バンプを含む請求項８に記載の半導体装置。
  10. 前記半導体基板の他の主面側からの高さが、前記第２主バンプよりも前記第２副バンプの方が高い請求項９に記載の半導体装置。
  11. 前記第２副バンプの前記半導体基板を貫通するプラグの径が、前記第２主バンプの前記半導体基板を貫通するプラグの径よりも小さい請求項１０に記載の半導体装置。
  12. 前記第２副バンプの外部に露出している部分の径が、前記第２主バンプの外部に露出している部分の径よりも小さい請求項１０に記載の半導体装置。
  13. 前記最上層に形成される配線層からの高さが、前記第１主バンプより前記第１副バンプの方が高い請求項９に記載の半導体装置。
  14. 前記最上層に形成される配線層上に表面保護膜とパッシベーション膜を有し、前記第１主バンプは前記表面保護膜に形成された第１主バンプホールに第１の径を有する下部と前記表面保護膜上に前記第１の径より大きい第２の径を有する上部を有し、前記第１副バンプは前記表面保護膜と前記パッシベーション膜に形成された第１副バンプホールに第１の径を有する下部と前記パッシベーション膜上に前記第１の径より大きい第２の径を有する上部を有する請求項１３に記載の半導体装置。
  15. 前記最上層に形成される配線層上に少なくとも表面保護膜を有し、前記第１主バンプは前記表面保護膜に形成された第１主バンプホールに第１の径を有する下部と前記表面保護膜上に前記第１の径より大きい第２の径を有する上部を有し、前記第１副バンプは前記表面保護膜に形成された第１副バンプホールに第１の径を有する下部と前記表面保護膜上に前記第１の径と同等か大きく、前記第２の径よりも小さい第３の径を有する上部を有する請求項１３に記載の半導体装置。
  16. 前記加熱により流動する層は、半田層である請求項１ないし１５のいずれか１項に記載の半導体装置。
  17. 前記半田層は、ＳｎＡｇ合金である請求項１６に記載の半導体装置。
  18. 前記加熱により流動する層を有する金属接合層とは異なる金属接合層は、ニッケル層と最表面に露出する金層の積層膜である請求項１ないし１７のいずれか１項に記載の半導体装置。
  19. 請求項１ないし１８のいずれか１項に記載の半導体装置の少なくとも２つを、前記第１主バンプと前記第２主バンプ、および前記第１副バンプと前記第２副バンプとをそれぞれ接触させて接合してなる半導体装置。
  20. 請求項１９に記載の半導体装置を含む情報処理システム。
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