JP2010272737A - 半導体装置の製造方法 - Google Patents

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film
semiconductor
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semiconductor device
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Toru Miyazaki
亨 宮崎
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Elpida Memory Inc
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Abstract

【課題】貫通電極の形成に際して、半導体基板の表面の上方に設ける第１の突起電極が製造工程中に脱落することを防止する手段を提供する。
【解決手段】基板１、１aの第１の面側に金属シード膜７、７aを設けた状態で、基板の第１の面側の全面に接着層及び支持基板を設ける。基板の第１の面上に設けた接着層及び支持基板を除去した後に、金属シード膜の露出した部分を除去する。この後、複数の半導体チップＳ１、Ｓ２を積そうして、第１のリフローを行う。
【選択図】図１１

Description

本発明は、半導体装置の製造方法に関する。
半導体チップを搭載した電子機器の小型化に対応するため、複数の半導体チップを、貫通電極を用いて積層した半導体装置の開発が行われている（特許文献１、２、３）。このような半導体装置では、複数の半導体チップを積層するため、貫通電極の両端に接続用端子を配置し、相互に強固な接合を形成して貫通電極間を固着する必要がある。
図１３〜図１６は、関連する半導体装置の製造方法を説明する断面模式図である。以下では、半導体基板（ウェハー）において、半導体素子が形成される側の面を表（おもて）面とし、表面と対向する反対側の面を裏面として記載する。なお、図１５〜図１６では説明のために、１つの貫通電極のみを示している。また、半導体基板の裏面側から第１の配線層５３まで形成した貫通電極の部分は省略している。
まず、図１３に示すように、半導体基板５１の表面の上方に、層間絶縁膜５２、第１の配線層５３、及び第２の配線層５５を形成する。この層間絶縁膜５２は酸化シリコン（ＳｉＯ2）等で形成されており、第１の配線層５３と第２の配線層５５の間は、コンタクトプラグ５４によって接続されている。
図１３において、半導体基板５１内に設けられた溝６４は、貫通電極を囲むように形成された溝で、その内部に酸化シリコン等の絶縁体が充填されている。この溝６４は、隣接して配置される貫通電極間が短絡するのを防止する。また、溝６４は、半導体素子の形成工程の前に、半導体基板５１の表面側に形成しておく。溝６４は半導体基板の裏面側まで貫通している必要は無い。
５６はポリイミド等で形成した保護膜で、第２の配線層５５の上面の一部が露出するように開口が設けられている。５７は、保護膜５６の上面を覆うように設けられた金属シード膜で、電解メッキ法によって突起電極（バンプ）を形成するために設けられている。金属シード膜５７は、第２の配線層５５の露出面と接触している。金属シード膜５７は、チタン（Ｔｉ）膜および銅（Ｃｕ）膜を順次、積層した積層膜（膜厚７００ｎｍ程度）で形成する。５８は、突起電極を形成する位置に開口を有するレジスト膜（膜厚１５〜２０μｍ）である。
次に、図１４に示すように、電解メッキ法によって、レジスト膜５８で覆われていない開口部に、銅からなる突起電極５９を１０μｍ程度の厚さに形成する。突起電極５９の上面には、電解メッキ法によって、スズ（Ｓｎ）および銀（Ａｇ）からなるＳｎ−Ａｇ合金膜６０を２〜３μｍの厚さに形成する。この後に、レジスト膜５８を除去し、引き続き、硫酸（Ｈ2ＳＯ4）および硝酸（ＨＮＯ3）を含有した薬液によって、金属シード膜５７を除去する。金属シード膜５７の残存したチタン膜については、水酸化カリウム（ＫＯＨ）を含む薬液によって除去する。
この金属シード膜５７の除去の際に、エッチングによって銅の突起電極５９の側面部も一部除去されるが、Ｓｎ−Ａｇ合金膜６０はエッチングされない。このため、Ｓｎ−Ａｇ合金膜６０が突起電極５９の外周よりも突出したオーバーハング形状が形成される。
次に、図１５に示すように、半導体基板５１の表面側に、接着剤層６１を介して支持基板（サポート板）６２を貼り付ける。支持基板６２としては、透明なガラス板や硬質樹脂板を使用できる。この後に、半導体基板５１の裏面側を所定の厚さとなるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた溝６４の端部を露出させる。
この後に、半導体基板の裏面側から、第１の配線層５３に接続するように銅を用いた金属プラグ（図示せず）を形成する。金属プラグの露出部分には金（Ａｕ）の薄膜メッキ層を設ける。金属プラグ形成後に、支持基板６２を除去する。
支持基板６２の除去は、事前に表面側から紫外線を照射し、接着剤層６１の固着力を低下させてから行う。この際に、突起電極５９とＳｎ−Ａｇ合金膜６０により形成されたオーバーハング形状のために、突起電極５９近傍の接着剤層６１の固着力が十分に低下しない。このため、支持基板の除去に際して突起電極５９が支持基板６２に引っ張られて、脱落する現象が発生する。この結果、半導体装置の製造歩留まりが低下するという問題があった。
この対策としては、図１６に示したように、表面側の突起電極５９上にＳｎ−Ａｇ合金膜を形成した後に、これを２５０〜３００℃程度の温度で完全にリフローさせればよい。リフローしたＳｎ−Ａｇ合金膜６０ａは表面張力によってドーム状の形状に変形するとともに、オーバーハング形状が解消される。
特開２００７−３１１３８５号公報 特開２００４−３６３５７３号公報 特開２００８−２５１９６４号公報
本発明者が、図１６のような脱落防止対策を施して貫通電極を形成した半導体チップを積層して評価したところ、貫通電極を介した半導体チップ間の接合強度が低下するという新たな問題点が判明した。
この問題点は、以下の原因により発生したものと推測される。すなわち、図１６に示したように、オーバーハング形状解消のために、先にいったん、２５０〜３００℃程度の温度でＳｎ−Ａｇ合金をリフローさせると、Ｓｎ−Ａｇ合金膜中のスズ（Ｓｎ）と、突起電極中の銅（Ｃｕ）の反応による合金膜が形成されてしまう。
また、次の工程で半導体チップを積層する際には、相互の貫通電極どうし（Ｓｎ−Ａｇ合金面とＡｕ薄膜面）を接触させた状態で、熱によりＳｎ−Ａｇ合金膜をリフローさせる手法（熱圧着）が用いられる。このため、この２回目のリフローを行うと、Ａｕ−Ｓｎ合金の形成の仕方が不安定となる。その結果として接合強度が低下したものと推測される。
また、１回目のリフローは、ハロゲンランプ等の輻射加熱により行うことができる。しかし、直径３００ｍｍ等の大面積の半導体基板上に半導体チップを形成する場合には、各突起電極に均一な熱を加えることが難しく、貫通電極の製造工程において、Ｓｎ−Ａｇ合金膜のリフロー状態を均一にすることが困難である。このため、半導体チップの積層時のリフロー（２回目のリフロー）において、Ａｕ−Ｓｎ合金の形成の仕方のばらつきを大きくする要因となっていた。
以上の状況に鑑み、本発明では、貫通電極の端部に設ける突起電極の脱落を防止し、半導体チップを積層する際の接合強度の低下を抑制することが可能な、半導体装置の製造方法を提供する。
一実施形態は、
（１）下記工程（ａ）〜（ｌ）により、貫通電極を備えた複数の半導体チップを形成する工程と、
（ａ）第１の面と前記第１の面の反対側に第２の面とを有し、内部に配線構造を備えた基板を準備する工程、
（ｂ）前記基板の第１の面側からその厚み方向に、前記配線構造が露出するまで第１の開口を設ける工程、
（ｃ）前記基板の第１の面側の全面にシード膜を設ける工程、
（ｄ）前記シード膜を設けた第１の開口内に埋設されると共に、第１の開口内からその外側に向かって突出するように第１の突起電極を形成する工程、
（ｅ）前記第１の突起電極の第１の面と平行な面上に第１の金属膜を形成する工程、
（ｆ）前記基板の第１の面側の全面を覆うように、接着層を介して支持基板を設ける工程、
（ｇ）前記基板の第２の面側からその厚み方向に、前記配線構造が露出するまで第２の開口を設ける工程、
（ｈ）前記第２の開口内に埋設されると共に、第２の開口内からその外側に向かって突出するように第２の突起電極を形成する工程、
（ｉ）前記第２の突起電極の第２の面と平行な面上に第２の金属膜を形成する工程、
（ｊ）前記接着層及び支持基板を除去する工程、
（ｋ）前記第１の面側に設けたシード膜の露出した部分を除去する工程、
（ｌ）前記基板をダイシングすることによって、第１の突起電極、第１の開口内のシード膜、配線構造及び第２の突起電極を有する貫通電極を備えた複数の半導体チップを形成する工程、
（２）異なる半導体チップに設けられた第１の金属膜と第２の金属膜が接触するように前記複数の半導体チップを積層させる工程と、
（３）第１のリフローを行うことで、各半導体チップの貫通電極を接合する工程と、
を有する半導体装置の製造方法に関する。
他の実施形態は、
第１の面と前記第１の面の反対側に第２の面とを有する半導体基板に半導体チップを形成する工程と、
前記半導体チップの前記第１の面側に、第１の金属膜を最も外側の層として設けた第１の突起電極を形成する工程と、
前記半導体基板の前記第１の面側に支持基板を貼り付ける工程と、
前記半導体基板の前記第２の面側から研削を行い、前記半導体基板を所定の厚さにした後に、前記第２の面側から前記第１の突起電極と電気的に接続する電極部分を形成する工程と、
前記電極部分の前記第２の面側に露出している端部に、第２の金属膜を最も外側の層として設けた第２の突起電極を形成する工程と、
前記支持基板を除去する工程と、
前記半導体基板を加熱して、前記第１の金属膜をリフローさせる工程と
を備えた半導体装置の製造方法に関する。
貫通電極の形成に際して、半導体基板の表面の上方に設ける第１の突起電極が製造工程中で脱落することを防止できる。このため、半導体装置の製造歩留まりの低下を防止できる。
また、オーバーハング形状解消のために、第１の突起電極上にコーティングした第１の合金膜を高温でリフローする必要が無い。このため、半導体チップの積層に際して、貫通電極に対して高温のリフローを１回だけ実施すればよく、積層する半導体チップ間の貫通電極間を強固に接合することができる。この結果、信頼性（耐性）の高い半導体装置を製造できる。
本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。 関連する半導体装置の製造方法の一工程を表す図である。 関連する半導体装置の製造方法の一工程を表す図である。 関連する半導体装置の製造方法の一工程を表す図である。 関連する半導体装置の製造方法の一工程を表す図である。 本発明の半導体装置の製造方法の一例の一工程を表す図である。
以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
また、半導体基板（ウェハー）において、半導体素子が形成される側の面を表（おもて）面とし、表面と対向する反対側の面を裏面として記載する。下記実施例では、説明のため、１つの半導体チップに対して１つの貫通電極を図示しているが、１つの半導体チップに対して貫通電極は２以上、存在しても良い。
本発明では、「配線構造」とは、半導体素子等に電気的に接続されて、電流を流すことが可能な配線層、コンタクトプラグなどの構造を表す。「第１の面」は基板の一方の表面、「第２の面」は基板の他方の表面を表し、「第２の面」は、基板に対して、「第１の面」の反対側となるように位置する。
（第１実施例）
本例は、２つの半導体チップを積層させた半導体装置の製造方法に関するものである。まず、図１７に示すように、シリコン等の半導体基板１、層間絶縁膜２及び保護膜６からなる基板３１を準備する。シリコン等の半導体基板１の表面の上方に、層間絶縁膜２、及び金属膜を用いて第１の配線層３と第２の配線層５を形成する。第１の配線層としては、例えばタングステン（Ｗ）が利用できる。第２の配線層としては、例えばアルミ（Ａｌ）が利用できる。層間絶縁膜２は酸化シリコン等で形成する。また、第１の配線層３と第２の配線層５の間は、コンタクトプラグ４によって接続されている。コンタクトプラグの本数やサイズは特に限定されない。また、第１の配線層３と第２の配線層５の間に、さらに別の配線層を設けておいてもよい。本例では、第１の配線層３、第２の配線層５及びコンタクトプラグ４が配線構造に相当する。また、保護膜６の表面が第１の面３２、第１の面３２と反対側の面となる半導体基板１の表面が第２の面３３に相当する。
半導体基板１の表面にはＭＯＳトランジスタ等の半導体素子（図示せず）が形成されて所望の回路が形成されている。この半導体素子は、第１の配線層３、第２の配線層５と電気的に接続されている。また、内部の回路に接続されていない貫通電極を設けてもよい。
１４は、後に形成される貫通電極を囲むように形成された溝で、内部に酸化シリコン等の絶縁体が充填されている。溝１４は、隣接して配置される貫通電極間が短絡するのを防止する。溝１４は、半導体素子の形成工程の前に、半導体基板１の表面側に形成しておく。溝１４は半導体基板の裏面側まで貫通している必要は無い。
６はポリイミド等で形成した保護膜である。保護膜６は、窒化シリコン（Ｓｉ3Ｎ4）膜や酸窒化シリコン（ＳｉＯＮ）膜上にポリイミド膜を設けた積層膜でもよい。
図１に示すように、第２の配線層５の上面の一部が露出するように、保護膜６に第１の開口Ａが設けられている。膜７は、保護膜６の上面を覆うように設けられた金属シード膜であり、第１の面側の全面（第１の面３２上及び第１の開口Ａの内壁上）に設けられている。金属シード膜は、第１の開口Ａの底部で第２の配線５の上面と接触している。金属シード膜７は、電解メッキ法によって第１の突起電極（バンプ）を形成するために設けられている。金属シード膜７は、チタン膜および銅膜をスパッタ法によって順次、堆積した積層膜（膜厚７００〜８００ｎｍ程度）で形成する。
金属シード膜７の下層に設けたチタン膜は第２の配線層５と金属シード膜７の上層（銅膜）との接着強度を向上させる役割を有している。金属シード膜７の上層（銅膜）は、後の電解メッキ法で堆積する金属に対して、シードとしての役割を有する。
８は、突起端子を形成する位置に開口を有するレジスト膜（膜厚１５〜２０μｍ）である。レジスト膜８としては、フォトリソグラフィ技術を用いて開口Ｂを設けたフィルム型のレジスト膜を利用できる。
次に、図２に示すように、電解メッキ法によって、レジスト膜８で覆われていない開口Ｂ内に、銅（Ｃｕ）からなる第１の突起電極（バンプ）９を１０μｍ程度の厚さに形成する。具体的には、銅を含有する電解液が満たされたメッキ槽内に、半導体基板１を入れる。金属シード層７が形成された半導体基板１を負極とし、メッキ槽内に設けた別の電極を正極として電流を流すことにより、金属シード層７上に銅を付着させる。
引き続き、同様に電解メッキ法によって、第１の突起電極９の上面にスズ（Ｓｎ）および銀（Ａｇ）からなるＳｎ−Ａｇ合金膜１０を２〜３μｍの厚さに形成する。Ｓｎ−Ａｇ合金膜１０の組成比は特に限定されないが、リフロー時に必要な温度やボイドの発生を抑制する観点から、合金膜中のＡｇの含有量を１．５〜３．５重量％（ｗｔ％）とすることが好ましい。
次に、図３に示すように、第１の突起電極９およびＳｎ−Ａｇ合金膜１０の形成後に、レジスト膜８を除去する。本実施例では、この段階で金属シード膜７を除去せずに、そのまま残しておく。このため、金属シード膜７の除去に伴って、第１の突起電極９にオーバーハング形状が形成されることはない。
この後、図４に示すように、基板の第１の面側の全面（露出した第１の突起電極９、Ｓｎ−Ａｇ合金膜１０及び金属シード膜７）を覆うように、接着剤層１１を介して支持基板（サポート板）１２を貼り付ける。支持基板１２としては、透明なガラス板や硬質樹脂板を使用できる。この後に、半導体基板１の裏面側を所定の厚さ（４０〜１００μｍ程度）となるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた溝１４の裏面側の端部を露出させる。
次に、図５に示すように、半導体基板１の裏面側を覆うように、窒化シリコン等の絶縁膜１３を形成する。溝１４で囲まれている領域内に、ドライエッチングにより第２の開口Ｃを形成し、第１の配線層３の裏面側の面を露出させる。
次に、図６に示すように、電解メッキを行うための金属シード膜１３を、チタン膜および銅膜をスパッタ法によって順次、堆積した積層膜（膜厚７００〜８００ｎｍ程度）で形成する。
第２の開口Ｃが露出するように、レジスト膜１８でマスクパターンを形成する。レジスト膜１８としては、フォトリソグラフィ技術を用いて、開口を設けたフィルム型のレジスト膜を利用できる。
電解メッキ法によって、第２の開口Ｃの内部を充填するように、銅プラグ１６（第２の突起電極に相当する）を形成する。銅プラグ１６の高さは、半導体基板１の裏面側の面と、高さが概略同じになるようにする。引き続き、電解メッキ法によって、銅プラグ１６の裏面側の露出面上に２〜３μｍ程度の膜厚のニッケル（Ｎｉ）および０．１μｍ程度の膜厚の金（Ａｕ）を順次、堆積したＮｉ−Ａｕ積層膜１７を形成する。なお、銅プラグ１６の露出面上に設ける膜は、最表面がＡｕであればよく、銅プラグとの間に挟む膜はＮｉ以外の金属膜でもかまわない。例えば、パラジウム（Ｐｄ）や銀（Ａｇ）、もしくは、Ｎｉ、Ｐｄ、Ａｇのいずれかを含む合金膜も使用可能である。
レジスト膜１８を除去した後に、硫酸（Ｈ2ＳＯ4）および硝酸（ＨＮＯ3）を含有した薬液によって、金属シード膜１５の銅膜部分（上層部分）を除去する。金属シード膜１５の残存したチタン膜（下層部分）については、引き続き水酸化カリウム（ＫＯＨ）を含む薬液によって除去する（図７）。裏面側については、銅プラグ１６の半導体基板１からの飛び出し量がほとんど無いため、金属シード膜１５の除去に際しては、銅プラグ１６のサイドエッチングの発生は抑制される。
半導体基板１の裏面側に、接着剤層１９を介して支持基板（サポート板）２０を貼り付ける。支持基板２０としては、透明なガラス板や硬質樹脂板を使用できる。引き続き、半導体基板の表面側から紫外線を照射し、表面側の接着剤層１１の接着強度を低下させた後に、表面側の支持基板１２を除去する（図８）。
本例では、支持基板１２を除去する際、表面側の第１の突起電極９にはオーバーハング形状が形成されていない。このため、表面側の支持基板１２の除去に際して、第１の突起電極９が支持基板１２と共に脱落するのを防止することができ、半導体装置の製造歩留まりの低下を防止できる。
次に、硫酸（Ｈ2ＳＯ4）および硝酸（ＨＮＯ3）を含有した薬液によって、表面側の金属シード膜７の銅膜部分（上層部分）を除去する。金属シード膜７の残存したチタン膜（下層部分）については、引き続き水酸化カリウム（ＫＯＨ）を含む薬液によって除去する（図９）。この際、第１の突起電極９にオーバーハング形状が形成される。
半導体基板の裏面側から紫外線を照射し、裏面側の接着剤層１９の接着強度を低下させた後に、裏面側の支持基板２０を除去する。これにより、貫通電極が完成する（図１０）。この貫通電極は、第１の突起電極９、金属シード膜７、第２の配線層５、コンタクトプラグ４、第１の配線層３、金属シード膜１５、及び銅プラグ１６から構成される。貫通電極の両端には、Ｓｎ−Ａｇ合金膜１０及びＮｉ−Ａｕ積層膜１７が設けられている。このＳｎ−Ａｇ合金膜１０は第１の金属膜に相当し、Ｎｉ−Ａｕ積層膜１７は第２の金属膜に相当する。
次に、貫通電極を備えた半導体チップを積層する方法について説明する。貫通電極を形成した半導体基板は、ダイシングを行い、個片の半導体チップとする。
図１１に、上記で説明した方法で製造し、同じ構造の貫通電極を備えた半導体チップ（Ｓ１、Ｓ２）の貫通電極どうしを接合した状態を示す。なお、図１１中で下方に位置する半導体チップＳ１の参照符号には、番号のあとにａをつけて示した。
半導体チップＳ２の裏面側のＮｉ−Ａｕ積層膜１７と、半導体チップＳ１の表面側のＳｎ−Ａｇ合金膜１０ａとの位置合わせを行い、一定の圧力で押し付けながら、２５０〜３００℃程度の温度を加えて、Ｓｎ−Ａｇ合金膜１０ａをリフローさせて、Ａｕ−Ｓｎ合金（共晶結合層）を形成することで、貫通電極どうしを接合する。接合時に加える圧力（荷重）は、例えば、１つの突起電極あたり１０〜１５０ｇ程度となるように設定すればよい。加熱する温度は、ＳｎとＡｕの共晶結合が形成される以上の温度とすればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。
最終的に形成されるＡｕ−Ｓｎ合金の組成比は、機械的強度や電気抵抗、融点等を考慮して最適となるように設定すればよい。一例としては、Ａｕ：Ｓｎ＝８：２となるような合金を形成した場合には、融点が約２７８℃となる。このため、積層工程終了後の半導体装置をプリント基板上に実装する際の加熱をこの融点以下の温度で行うことにより、貫通電極間の接合部分が溶融することを防止できる。
半導体チップＳ２とＳ１の位置合わせを行う前に、半導体チップＳ１の表面側のＳｎ−Ａｇ合金膜１０ａの露出面に対して水素プラズマ処理を施し、露出面上の自然酸化膜を除去して清浄な面を得る工程を行ってもよい。これにより、貫通電極間の接合強度を高めることが可能となる。
貫通電極どうしを接合する際には、圧力を加えるだけでなく、貫通電極を介して接合の界面部分に超音波を加えてもよい。超音波としては例えば、周波数５０〜７０ＫＨｚの振動波が利用できる。超音波を加える場合には、貫通電極間に加える圧力（荷重）は上記の具体例よりも小さくなるように設定してもよい。
また、超音波を加える場合には、同時に加熱を行わなくても、振動によってＡｕとＳｎの接触界面には弱い金属接合層が形成される。従って、最初に超音波のみを加え、加熱は行わずに貫通電極間どうしを仮固着した後に、引き続きリフロー炉等を用いて加熱のみを行い、強固な接合を形成してもよい。
本例では、露出した金属シード膜７を除去した後、第１の突起電極９、９ａのオーバーハング形状を残した状態で各半導体チップの貫通電極間の接合を行う。このため、図１６に示す半導体チップの積層方法のように、オーバーハング形状を解消するための高温のリフローを行う必要がない。また、半導体チップの積層時に、貫通電極に対して１回だけ高温のリフローをすればよく、積層する半導体チップ間の貫通電極間を強固に接合することができる。この結果、信頼性（耐性）の高い半導体装置を製造できる。
（第２実施例）
本例は、３つ以上の半導体チップを積層させた半導体装置の製造方法に関するものである。本例では、第１実施例と同様にして各半導体チップの製造を行うが、各半導体チップの積層工程が第１実施例とは異なる。以下では、一例として、３つの半導体チップを積層させた半導体装置の製造方法を説明する。
３つの半導体チップを積層する際には、あらかじめ低温（１５０〜１７０℃程度）の加熱を行い、貫通電極どうしを仮固着することを繰り返して、すべての半導体チップを積層する。そして、最後に２５０〜３００℃程度の加熱を行い、すべての貫通電極のＳｎ−Ａｇ合金膜を完全にリフローさせて、Ａｕ−Ｓｎ合金を形成し、完全に固着させることができる。
最初に加える１５０〜１７０℃程度の温度では、Ｓｎ−Ａｇ合金膜は完全にはリフローしないので、その後の高温のリフロー時に接合強度が低下することは無い。
具体的に３つの半導体チップを積層して形成した、高集積ＤＲＡＭのパッケージについて、図１２を参照して説明する。貫通電極の具体的な構造は先に説明した通りであり、図１２では記載を省略した。
半導体チップ２３、２４はＤＲＡＭのコアチップであり、主にメモリセル回路から形成されている。半導体チップ２２はインターフェースチップであり、コアチップ（２３、２４）へのデータの入出力を制御する、ロジック回路から形成されている。各半導体チップは貫通電極の形成後に、ダイシングによって個片化されている。積層する半導体チップは、貫通電極の配置が同じであればよく、チップの大きさは異なっていてもよい。
半導体チップ２２、２３、２４は同じ構造の貫通電極を備えており、半導体チップ２３を例として説明すると、裏面側のＮｉ−Ａｕ積層膜２３ａと、貫通電極２３ｃと、表面側のＳｎ−Ａｇ合金膜２３ｂを備えている。最上層の半導体チップ２４は、表面側のＣｕ突起電極を有する面が、アタッチフィルム２５によって金属製のリードフレーム２６に固定されている。
３つの半導体チップの貫通電極の位置を合わせて、低温（１５０〜１７０℃程度）の加熱で貫通電極どうしを仮固着することを繰り返して、３つの半導体チップを順次、積層して行く。この際に、最上層の半導体チップ２４とリードフレーム２６を最初に固定しておくことで、各チップを積層していく際の土台として用いることができる。貫通電極どうしを仮固着する際には、貫通電極を介して接合の界面部分に超音波を加えてもよい。また、高温のリフローを行う際に、貫通電極の接合界面に超音波を加えてもよい。超音波としては例えば、周波数５０〜７０ＫＨｚの振動波が利用できる。超音波を加える場合には、貫通電極間に加える圧力（荷重）は上記の具体例よりも小さくなるように設定してもよい。
すべての半導体チップを積層した後に、一定の圧力をかけながら、２５０〜３００℃程度の温度を加えることで、各半導体チップを完全に固定する。
２１はベース基板で、半導体チップ２２とは、端子２９を介して接続している。半導体チップ間には樹脂３０が充填されて、各半導体チップを保護している。ベース基板２１には、複数の半田ボール２７を備えており、配線層２８および端子２９を介して、インターフェースチップ（２２）の貫通電極と接続している。半田ボール２７には、外部からの入出力信号、電源電圧等が印加される。
本例では、第１の突起電極について、オーバーハング形状を残した状態で各半導体チップの貫通電極間の接合を行う。このため、オーバーハング形状を解消するための高温のリフローを行う必要がない。また、半導体チップの積層時に貫通電極に対して、仮固着用の低温のリフローを複数回と、固定用の高温のリフローを１回、行っている。この仮固着用のリフローは低温で行われており、Ｓｎ−Ａｇ合金膜が完全にリフローする高温（２５０〜３００℃程度）ではないため、積層する半導体チップ間の貫通電極間を強固に接合することができる。この結果、信頼性（耐性）の高い半導体装置を製造できる。
なお、本例では、３つの半導体チップを積層させた例を示したが、積層する半導体チップは４つ以上であってもよい。
１、１ａ 半導体基板
２、２ａ 層間絶縁膜
３、３ａ 第１の配線層
４、４ａ コンタクトプラグ
５、５ａ 第２の配線層
６、６ａ 保護膜
７、７ａ 金属シード膜
８ レジスト膜
９、９ａ 第１の突起電極
１０ Ｓｎ−Ａｇ合金膜
１１ 接着剤層
１２ 支持基板
１３、１３ａ 絶縁膜
１４、１４ａ 溝
１５、１５ａ 金属シード膜
１６、１６ａ 銅プラグ
１７、１７ａ Ｎｉ−Ａｕ積層膜
１８ レジスト膜
１９ 接着剤層
２０ 支持基板
２１ ベース基板
２２ インターフェースチップ
２３、２４ コアチップ
２３ａ Ｎｉ−Ａｕ積層膜
２３ｃ 貫通電極
２５ アタッチフィルム
２６ リードフレーム
２７ 半田ボール
２８ 配線層
２９ 端子
３０ 樹脂
３１ 基板
３２ 第１の面
３３ 第２の面
５１ 半導体基板
５２ 層間絶縁膜
５３ 第１の配線層
５４ コンタクトプラグ
５５ 第２の配線層
５６ 保護膜
５７ 金属シード膜
５８ レジスト膜
Ａ 第１の開口の底部
Ｂ 開口
Ｃ 第２の開口

Claims (18)

  1. （１）下記工程（ａ）〜（ｌ）により、貫通電極を備えた複数の半導体チップを形成する工程と、
    （ａ）第１の面と前記第１の面の反対側に第２の面とを有し、内部に配線構造を備えた基板を準備する工程、
    （ｂ）前記基板の第１の面側からその厚み方向に、前記配線構造が露出するまで第１の開口を設ける工程、
    （ｃ）前記基板の第１の面側の全面にシード膜を設ける工程、
    （ｄ）前記シード膜を設けた第１の開口内に埋設されると共に、第１の開口内からその外側に向かって突出するように第１の突起電極を形成する工程、
    （ｅ）前記第１の突起電極の第１の面と平行な面上に第１の金属膜を形成する工程、
    （ｆ）前記基板の第１の面側の全面を覆うように、接着層を介して支持基板を設ける工程、
    （ｇ）前記基板の第２の面側からその厚み方向に、前記配線構造が露出するまで第２の開口を設ける工程、
    （ｈ）前記第２の開口内に埋設されると共に、第２の開口内からその外側に向かって突出するように第２の突起電極を形成する工程、
    （ｉ）前記第２の突起電極の第２の面と平行な面上に第２の金属膜を形成する工程、
    （ｊ）前記接着層及び支持基板を除去する工程、
    （ｋ）前記第１の面側に設けたシード膜の露出した部分を除去する工程、
    （ｌ）前記基板をダイシングすることによって、第１の突起電極、第１の開口内のシード膜、配線構造及び第２の突起電極を有する貫通電極を備えた複数の半導体チップを形成する工程、
    （２）異なる半導体チップに設けられた第１の金属膜と第２の金属膜が接触するように前記複数の半導体チップを積層させる工程と、
    （３）第１のリフローを行うことで、各半導体チップの貫通電極を接合する工程と、
    を有する半導体装置の製造方法。
  2. 前記第１のリフローは、前記第１の金属膜と前記第２の金属膜に含有される金属によって共晶結合が形成される温度で実施される、請求項１に記載の半導体装置の製造方法。
  3. 前記工程（１）において、
    貫通電極を備えた３つ以上の半導体チップを形成し、
    前記工程（２）は、
    一方の半導体チップの第２の金属膜と他方の半導体チップの第１の金属膜が接触するように、一方の半導体チップ上に１つの他方の半導体チップを積層させて、前記第１のリフローよりも低い温度で第２のリフローを行う工程を繰り返すことにより、３つ以上の半導体チップを仮固着させる工程を含む、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２のリフローは、前記第１の金属膜と前記第２の金属膜に含有される金属によって共晶結合が形成される温度よりも低い温度で実施される、請求項３に記載の半導体装置の製造方法。
  5. 前記第２のリフローを１５０〜１７０℃の温度で行う請求項３又は４に記載の半導体装置の製造方法。
  6. 前記工程（１）において、
    貫通電極を備えた２つの半導体チップを形成し、
    前記工程（２）は、リフローを行わずに２つの半導体チップの前記貫通電極間を仮固着させる工程を含む、請求項１又は２に記載の半導体装置の製造方法。
  7. 前記貫通電極間を仮固着させる工程は、前記貫通電極間の接合部分に超音波振動を加える工程を含む、請求項６に記載の半導体装置の製造方法。
  8. 前記第１のリフローを２５０〜３００℃の温度で行う請求項１〜７の何れか１項に記載の半導体装置の製造方法。
  9. 前記工程（３）において更に、
    前記第１の金属膜と第２の金属膜の接合部分に超音波振動を加える工程を含む請求項１〜８の何れか１項に記載の半導体装置の製造方法。
  10. 前記工程（１）と（２）の間に更に、
    各半導体チップの第１の金属膜に対してプラズマ処理を行う請求項１〜９の何れか１項に記載の半導体装置の製造方法。
  11. 前記第１の金属膜が、Ｓｎ−Ａｇ合金膜である請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
  12. 前記第２の金属膜が、前記第２の突起電極上に設けた第３の金属膜上にＡｕを堆積した積層膜である請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
  13. 前記第３の金属膜が、Ｎｉ、Ｐｄ、Ａｇ及びこれらの金属を含む合金膜からなる群から選択されたいずれか一つの金属膜である請求項１２に記載の半導体装置の製造方法。
  14. 前記工程（３）において、
    前記第１のリフローにより、前記貫通電極間にＡｕ−Ｓｎ合金膜を形成する、請求項１〜１３の何れか１項に記載の半導体装置の製造方法。
  15. 前記工程（１）において、
    前記複数の半導体チップのうち、少なくとも一つの半導体チップは、前記配線構造に電気的に接続されたＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する請求項１〜１４の何れか１項に記載の半導体装置の製造方法。
  16. 第１の面と前記第１の面の反対側に第２の面とを有する半導体基板に半導体チップを形成する工程と、
    前記半導体チップの前記第１の面側に、第１の金属膜を最も外側の層として設けた第１の突起電極を形成する工程と、
    前記半導体基板の前記第１の面側に支持基板を貼り付ける工程と、
    前記半導体基板の前記第２の面側から研削を行い、前記半導体基板を所定の厚さにした後に、前記第２の面側から前記第１の突起電極と電気的に接続する電極部分を形成する工程と、
    前記電極部分の前記第２の面側に露出している端部に、第２の金属膜を最も外側の層として設けた第２の突起電極を形成する工程と、
    前記支持基板を除去する工程と、
    前記半導体基板を加熱して、前記第１の金属膜をリフローさせる工程と
    を備えた半導体装置の製造方法。
  17. 更に、
    前記第２の金属膜を最も外側の層として設けた第２の突起電極を備えた別の半導体チップを準備する工程を有し、
    前記第１の金属膜をリフローさせる工程は、前記半導体チップの前記第１の突起電極と前記別の半導体チップの前記第２の突起電極との間に、前記第１の金属膜と前記第２の金属膜を構成する金属を含む合金膜を形成する工程を含む、請求項１６に記載の半導体装置の製造方法。
  18. 前記第１の金属膜と前記第２の金属膜を構成する金属を含む合金膜はＡｕ−Ｓｎ合金膜である、請求項１７に記載の半導体装置の製造方法。
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