JP2013118264A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】半田接合が用いられる貫通電極の端子部接続において、接合強度に優れ、抵抗の少ない接点構造とした半導体装置及びその製造方法を提供する。
【解決手段】半田層と接合する端子表面に金を含む層を形成せず、代わりに水素プラズマ処理することで、酸化膜除去と共に再酸化しにくい膜に改質する。具体的には、基板の厚さ方向に貫通する貫通電極構造２１を形成する工程と、基板の一方の主面に露出した貫通電極構造２１の第１の表面のＮｉ層１０に水素プラズマ処理を施す工程と、基板の他方の主面に露出した貫通電極構造２１の第２の表面に、半田膜２０を形成する工程とを有する。
【選択図】図９

Description

本発明は、半導体装置及びその製造方法に関する。詳しくは、複数の半導体チップを積層し、貫通電極を用いて相互に接続した半導体装置及びその製造方法に関する。

半導体チップを搭載した電子機器の小型化に対応するため、複数の半導体チップを、貫通電極を用いて積層した半導体装置の開発が行われている。

例えば、特開２０１０−２７２７３７号公報（特許文献１）には、シリコンなどの半導体基板を貫通するビア（Through Silicon (Substrate) Via：TSV）を含む貫通電極を有する複数の半導体チップの接続方法が開示されている。特許文献１の図１１によれば、各半導体チップＳ１，Ｓ２の表面バンプ電極（銅（Ｃｕ）からなる第１の突起電極９，９ａ）上には、半田（Ｓｎ−Ａｇ合金膜１０，１０ａ）が形成されている。また、各半導体チップＳ１，Ｓ２のＴＳＶ（銅プラグ１５，１５ａ）の裏面上には、導電性保護膜（Ｎｉ−Ａｕ積層膜１７，１７ａ）が形成されている。この導電性保護膜は、チップ積層時にＴＳＶ母材の銅が相互拡散するのを防ぐＮｉと、Ｎｉ表面の酸化を防ぐＡｕとを積層した構造となっている（∴最表面はＡｕ）。そして、両チップＳ１，Ｓ２の貫通電極の表裏面を互いに接触させてから、加熱により半田をリフローさせる。これにより、両チップＳ１，Ｓ２の貫通電極同士を接合することができる。また、半導体チップＳ１の表面側のＳｎ−Ａｇ合金膜１０ａの露出面に対して水素プラズマ処理を施し、露出面上の自然酸化膜を除去して清浄な面を得る工程を行ってもよいことが記載されている（段落「００５１」）。これにより、貫通電極間の接合強度を高めることが可能となるとの記載がある。

特開２０１０−２７２７３７号公報

当該特許文献１の技術について、本発明者の検討により以下のことが分かった。
半導体装置の高性能化、小型化の要求に伴い、積層チップの薄型化が望まれる動向にある。貫通電極同士の接合個所においては、各構成膜の薄膜化が検討されている。例えば、表面半田（Ｓｎ−Ａｇ合金膜）を薄膜化した場合、リフロー時、表面Ｓｎ−Ａｇ合金中に拡散する裏面Ａｕの濃度が高まることになる。Ｓｎ−Ａｇ合金膜中のＡｕの濃度が高まると、Ｓｎ−Ａｕ合金が形成され易くなる。本発明者の検討によれば、Ｓｎ−Ａｕ合金は機械的に脆く、クラックの発生／接合不良の一原因になり得る。このように、特許文献１の技術においては、半導体装置の小型化が要求されるにつれ、機械強度向上の観点から改善の余地があることが分かった。

本発明では、半田接続される貫通電極の接点部位に、機械的に脆いＳｎ−Ａｕ合金の生成を抑制するため、通常酸化防止に使用されるＡｕを用いずに、接合強度に優れ、抵抗の少ない接点構造を提供する。

すなわち、本発明の一実施形態によれば、
基板の厚さ方向に貫通する貫通電極構造を形成する工程と、
前記基板の一方の主面に露出した前記貫通電極構造の第１の表面に、水素プラズマ処理を施す工程と、
前記基板の他方の主面に露出した前記貫通電極構造の第２の表面に、半田膜を形成する工程と、
を有する半導体装置の製造方法が提供される。

また、本発明の別の実施形態によれば、
厚さ方向に貫通する第１の貫通電極構造を備えた第１の基板であって、該第１の基板の一方の主面に露出する前記第１の貫通電極構造の水素プラズマ処理された第１の表面と、厚さ方向に貫通する第２の貫通電極構造を備えた第２の基板であって、該第２の基板の一方の主面に露出する前記第２の貫通電極構造の第２の表面に形成された半田膜とを接触させるようにして積層する工程と、
加熱により前記半田膜を溶融させて、前記第１の貫通電極構造の第１の表面と前記第２の貫通電極構造の第２の表面とを接合する工程と、
を有することを特徴とする半導体装置の製造方法が提供される。

加えて、本発明のさらに別の実施形態によれば、
厚さ方向に貫通する第１の貫通電極構造を備える第１の基板と、
前記第１の基板上に配置され、厚さ方向に貫通する第２の貫通電極構造を備える第２の基板と、
前記第１の貫通電極構造のうち前記第２の基板と対向する第１の表面と、
前記第２の貫通電極構造のうち前記第１の基板と対向する第２の表面に形成され、前記第１の貫通電極構造の第１の表面と前記第２の貫通電極構造の第２の表面とを電気的に接続する半田膜と、を有し、
前記第１の表面と前記半田膜との接触界面には金を含む導電膜が介在しないことを特徴とする半導体装置が提供される。

貫通電極形成後に外部に露出する端子表面を水素プラズマ処理することで、外部端子表面の酸化膜を除去できるのみならず、外部端子表面が水素プラズマ処理されることで再酸化を防止できる。従って、外部端子表面の酸化を防止するための金属膜（例えばＡｕ）が不要となる。これにより、複数の半導体チップを積層し、貫通電極の外部端子同士を接続する際に一方のチップの水素プラズマ処理された外部端子表面と他方のチップの外部端子表面に形成した半田とをリフロー接合すると、従来技術の問題点となる酸化防止の金属膜が半田側に拡散して機械的に脆い層が形成される懸念がなく、機械強度を向上できる。これは、半導体装置の薄型化の要求により半田膜が薄くなるに従って、より効果的である。また、酸化防止の金属膜が不要となること自体、パッケージの薄型縮小化に効果的である。

本発明が適用されるＴＳＶ構造を備えた半導体装置の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ５０の表面側と裏面側の概略平面図をそれぞれ示す。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 図１に示す半導体チップ５０の製造工程を説明する工程断面図である。 製造した半導体チップ５０に対して水素プラズマ処理を施す形態を説明する概略断面図である。 半導体チップ５０を積層し、半田リフローにより接合した状態を示す部分拡大断面図である。 半導体チップ５０を複数積層した半導体モジュール１００の概略図（ａ）及び部分拡大断面図（ｂ）である。 本発明が適用されるＴＳＶ構造を備えた半導体装置の別の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ６０の表面側と裏面側の概略平面図をそれぞれ示す。 図１２に示す半導体チップ６０の製造工程を説明する工程断面図である。 図１２に示す半導体チップ６０の製造工程を説明する工程断面図である。 製造した半導体チップ６０に対して水素プラズマ処理を施す形態を説明する概略断面図である。 半導体チップ６０を積層し、半田リフローにより接合した状態を示す部分拡大断面図である。 本発明が適用されるＴＳＶ構造を備えた半導体装置のさらに別の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ７０の表面側と裏面側の概略平面図をそれぞれ示す。 図１７に示す半導体チップ７０の製造工程を説明する工程断面図である。 図１７に示す半導体チップ７０の製造工程を説明する工程断面図である。 図１７に示す半導体チップ７０の製造工程を説明する工程断面図である。 製造した半導体チップ７０に対して水素プラズマ処理を施す形態を説明する概略断面図である。 半導体チップ７０を積層し、半田リフローにより接合した状態を示す部分拡大断面図である。

本発明において、貫通電極構造とは、半導体チップの基板（半導体基板）を貫通して形成したＴＳＶ（金属プラグ）と一つの半導体チップ内でＴＳＶに接続されたコンタクトプラグ、配線、外部端子（バンプ電極）を含む。また、場合によっては、半導体チップを貫通して両主面に露出する一つの貫通電極を意味する。特に、本発明では、金属材料からなる外部端子を両主面に露出する貫通電極構造を指す。

以下、図面を参照して本発明の実施形態を具体的に説明するが、本発明はこれらの実施形態のみに限定されるものではなく、本発明の範囲内において適宜変更可能なものである。

（実施形態例１）
図１は、本発明が適用されるＴＳＶ構造を備えた半導体装置（半導体チップ５０）の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップ５０の表面側と裏面側の概略平面図をそれぞれ示す。図１（ａ）は（ｂ）、（ｃ）のＡ１−Ａ１での断面図に相当する。

半導体基板１には、ＴＳＶを素子領域（ＤＡ）から絶縁する絶縁リング２が設けられており、絶縁リング２で囲まれたＴＳＶ形成領域にシード層１６とＣｕプラグ１８からなるＴＳＶ１９が形成される。この例では、ＴＳＶ１９は外部端子（バンプ部）と一体に形成される例を示しているが、別体に形成されていても良い。ＴＳＶ１９のバンプ部表面には半田膜（Ｓｎ−Ａｇ合金層）２０が形成される。

一方、半導体素子３の形成される表面側には、層間絶縁膜４中に導体配線及びプラグからなる配線構造５が形成される。層間絶縁膜４は酸化シリコン等で形成する。配線構造５の最下層は、ＴＳＶ１９と接続するパッド電極であり、例えば、タングステンなどの金属で形成される。上層の配線層はアルミニウムなどの導電体で形成することができる。配線構造５の最上部は表面保護膜(窒化シリコン膜６ａ及びパッシベーション膜６ｂ)６で覆われている。表面保護膜６には配線構造５の最上部を露出する開口が形成されており、開口内にバンプ電極１１が形成されている。バンプ電極１１は、シード層７，主体となるＣｕ層９で構成されている。バンプ電極表面は、導電性保護層であるＮｉ層１０で保護されている。ここで、裏面のＴＳＶ１９から表面のバンプ電極１１までをＴＳＶ構造２１とする。

図１に示す例では、半導体チップ５０の中央部に２列にＴＳＶ構造２１を複数配列した構造を示しているが、これに限定されるものではない。

次に、この半導体チップ５０の製造方法及びこの半導体チップ５０を複数積層した半導体モジュール１００の製造方法について説明する。図２〜８は、半導体チップの製造工程を示す工程断面図であり、それぞれ、図１（ａ）に相当する。図９は複数の半導体チップを積層する前の前処理工程を、図１０は複数の半導体チップを積層接続した状態を示し、図１１はパッケージ化した半導体モジュール及びその部分拡大図を示す。

まず、図２に示すように、半導体基板１の一主面側（表面）に、絶縁リングを埋設するための溝を形成する。溝は、半導体基板１の他の主面（裏面）を研削することで露出する深さ以上に形成する。溝内には、窒化シリコン膜２ａと酸化シリコン膜２ｂが埋め込まれる。窒化シリコン膜２ａは、ＴＳＶに用いるＣｕの拡散バリアとなる。この例では２重の絶縁リングを形成する場合を示しているが、１重の絶縁リングであっても良い。

続いて、図３に示すように、半導体基板１の表面に常法に従って半導体素子３を形成し、層間絶縁膜４中に配線構造５を形成する。さらに、ＤＲＡＭを含む半導体装置ではキャパシタも形成する。表面保護膜６として窒化シリコン膜６ａとポリイミド膜（パッシベーション膜）６ｂを形成した後、バンプ電極用の開口部を形成する。開口部の形成は、まず、ポリイミド膜６ｂをパターニングし、さらに、フォトレジストを用いたフォトリソグラフィ工程により窒化シリコン膜６ａをエッチングする。その後、表面側全面に金属シード層７（Ｃｕ／Ｔｉ）をスパッタ法で形成する。

次に、図４に示すように、バンプ電極形成用のレジストパターン８を形成した後、Ｃｕ膜９を電解メッキにより形成する。さらに、導電性保護膜としてＮｉ膜１０を電解メッキ法により形成する。Ｎｉ膜１０は、０．５〜３μｍの範囲で形成することができる。ここで、Ｎｉ膜１０の表面を便宜的に第１の表面という。

バンプ電極形成用のレジストパターン８を除去し、さらに、表面に露出する金属シード層７を除去することでバンプ電極１１が形成される。半導体基板の表面側全面に接着剤層１２を塗布し、さらに光熱変換層（Light To Heat Converter; ＬＴＨＣ）１３を介して基板サポートシステム（Wafer Support System: ＷＳＳ）１４に貼り付ける。ＷＳＳ１４としては、透明なガラス板や硬質樹脂板を使用できる（図５）。この後に、半導体基板１の裏面側を所定の厚さ（４０〜１００μｍ程度）となるまで研削（バックグラインド）して薄肉化すると共に、先に形成しておいた絶縁リング２の裏面側の端部を露出させる。研削は、荒削り、精削り、ＣＭＰの順で行った。

次に、ＷＳＳ１４に保持したまま、裏面側に裏面保護膜１５を例えば、窒化シリコン膜で形成する。さらに、ＴＳＶのための開口を、絶縁リング２で囲まれた領域内にフォトリソグラフィ技術及びドライエッチング技術により形成する。この時、配線構造５の最下層のタングステンパッドがエッチングストッパとなる。開口形成後、裏面全面に金属シード層（Ｃｕ／Ｔｉ）１６をスパッタ法で形成する（図６）。

次に、ＴＳＶ形成用のフォトレジスト膜１７を金属シード層１６上に形成し、形成した開口部内及び開口部周囲のフォトレジスト膜１７を除去する。開口部周囲のフォトレジスト膜１７は、ＴＳＶと一体に形成するバンプ部の形状に合わせて適宜調整される。電解メッキ法によりＣｕプラグ１８を形成し、続いて、半田膜（Ｓｎ−Ａｇ合金層）２０を電解メッキ法により形成する（図７）。なお、半田膜２０は本発明においてＴＳＶ構造には含まれないものとする。半田膜２０は、２〜７μｍの範囲で形成することができる。ここで、半田膜２０の形成されるＣｕプラグ１８の表面を便宜的に第２の表面という。

半田膜２０としては、Ｓｎ−Ａｇ合金層を例示しているが、本発明ではこれに限定されず、Ｓｎを含有する半田であればいずれも同様の効果を奏する。Ｓｎ−Ａｇ合金以外では、ＳｎＰｂ合金、ＳｎＢｉ合金、ＳｎＣｕ合金等を挙げることができる。環境への配慮から鉛フリー半田を用いることがより好ましい。

次に、ＴＳＶ形成用のフォトレジスト膜１７を除去し、基板裏面に露出する金属シード層１６を除去する。これにより、半田膜２０を表面に有するＴＳＶ１９が形成される。次に、半田膜２０がＴＳＶ１９のバンプ部中央で盛り上がる（凸状）ようにアニールを行う（バンプリフロー）。バンプリフローでのアニール温度は、半田が溶融する温度以上であればよく、通常は、３００℃以下で実施される。さらに、ＬＴＨＣ層１３にレーザーを照射してＷＳＳ１４を剥離し、接着剤層１２を除去する。最後に、ダイシングを行い、個々の半導体チップ５０に切り分ける（図８）。

次に、個々の半導体チップ５０を積層する前の処理として、本発明ではＴＳＶ構造の露出する外部端子に対して水素プラズマ処理を行う（図９）。水素プラズマ処理は基板表面側のバンプ電極１１において露出するＮｉ膜１０の表面（第１の表面）に対して行う。これにより、Ｎｉ膜１０表面の自然酸化膜が除去され、さらに表面が水素化されることで再酸化されにくくなる。このように水素プラズマ処理を行うことで、従来必要とされた酸化防止膜としてのＡｕ膜の形成が不要となる。ここで、表面が水素化されたＮｉ膜を１０’と表記する。

水素プラズマ処理は、以下の条件で実施することができる。
導入ガス：Ｈ_２（濃度３〜１００％（Ａｒ、Ｎ_２等による希釈）、流量５００〜２０００ｓｃｃｍ）
温度：室温〜１５０℃
時間：１０〜３０秒
圧力：１．３〜１３ｈＰａ（１〜１０Ｔｏｒｒ）
ＲＦ電力：３００〜２０００Ｗ

なお、この時、裏面の半田膜２０の表面が同時に水素プラズマ処理されてもよい。また、Ｎｉ膜１０を形成した場合で説明しているが、Ｎｉ膜１０を形成せずにＣｕ膜９が露出して第１の表面を構成している場合も水素プラズマ処理により同様の効果が得られる。

水素プラズマ処理後、半導体チップを図１０に示すように積層し、加圧状態で半田膜２０をリフローする。ここでは、上記で説明した方法で製造し、同じ構造のＴＳＶ構造を備えた半導体チップ（５０ａ〜５０ｄ）を接合した状態を示す。中央の半導体チップ５０ｂと５０ｃに着目すると、半導体チップ５０ｂ（第１の基板）の水素プラズマ処理されたＮｉ膜１０’（第１の表面）と半導体チップ５０ｃ（第２の基板）のＴＳＶプラグ（第２の表面）がリフローした半田膜２０により接合される。

各半導体チップの表面側のバンプ電極１１（Ｎｉ膜１０）と、裏面側のＴＳＶ１９のバンプ部（半田膜２０）との位置合わせを行い、一定の圧力で押し付けながら、半田の融点以上で３００℃程度までの温度を加えて、半田膜２０をリフローさせる。以上により、ＴＳＶ構造同士が接合される。接合時に加える圧力（荷重）は、ＴＳＶ構造、特に配線構造５に対して影響しない範囲で実施する。例えば、１つのバンプ電極あたり１０〜１５０ｇ程度となるように設定すればよい。また、加熱の手段は、リフロー炉やオーブンの使用、ハロゲンランプの熱輻射、加熱体の接触等から選択すればよく、特に限定されない。なお、水素プラズマ処理後、半田リフローによる接合までの間、各半導体チップは酸素を含む雰囲気（例えば大気）に曝露させないことが好ましい。

最後に、各半導体チップ間にアンダーフィル樹脂２２を充てんする。続いて、最下層の半導体チップ５０ａのＴＳＶ構造２１の外部端子をパッケージ基板２３に接続し、モールド樹脂２４、ソルダーボールからなるボールグリッドアレイ（ＢＧＡ）２５を形成することで、図１１に示す半導体モジュール１００が完成する。図１１は、半導体チップ５０ａ〜５０ｈの８個のチップを積層した場合を示しており、図１１（ｂ）は一部分の拡大図を示している。

なお、この例では、同じＴＳＶ構造を有する同じ大きさの半導体チップを積層した場合を示しているが、異なる大きさ、種類の半導体チップを積層してもよい。例えば、外形寸法の大きいメモリチップ上に外形寸法の小さいロジックチップを積層することもできる。また、積層数も本例に限定されるものではなく、所望の装置構成を構築するように適宜選択すればよい。また、最上層に配置する半導体チップにはＴＳＶ１９を有さない半導体チップ（バンプ電極１１を一主面のみに有する）やＴＳＶ１９は有するもののバンプ電極１１を有さない半導体チップを接続することも可能である。その場合、半田層は接合面積の大きい端子表面に形成され、接合面積の小さい端子表面は、本発明に係る水素プラズマ処理の施された端子（Ａｕ膜を含まない）であることが好ましい。

また、ＴＳＶ構造としても、ＴＳＶ構造の形成される半導体チップの集積回路に電気的に接続する機能を有するＴＳＶ構造と、半導体チップの集積回路には接続されず、積層する他の半導体チップに対してのみ電気信号を供給するＴＳＶ構造とを混在させても良い。さらに、ＴＳＶの貫通する基板としては、シリコン等の半導体基板に限定されず、ＳＯＩ基板や化合物半導体に使用されるサファイア基板など無機材料を含む基板であっても良い。

（実施形態例２）
実施形態例１では、絶縁リング２を最初に形成し、ＴＳＶを最後に形成する（Via Fast/Via Last）方式によるＴＳＶ構造について説明したが、本例では絶縁リング及びＴＳＶを最後に形成するVia Last方式で形成する例について説明する。

図１２は、本例に係る半導体チップ６０の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップの表面側と裏面側の概略平面図をそれぞれ示す。図１２（ａ）は（ｂ）、（ｃ）のＡ２−Ａ２での断面図に相当する。

図１に示した半導体チップ５０との違いは、絶縁リング（３２）がＴＳＶのサイドウォールとして形成されている点である。

この半導体チップ６０の製造方法およびこの半導体チップ６０を用いた半導体モジュール２００の製造方法について図１３〜図１６を参照して説明する。

まず、図２に示す絶縁リングの形成は行わずに、図３〜図５までを同様に実施して、ウエハの表面にバンプ電極１１を形成したものを用意する。なお、ウエハ表面の平坦性を維持するため、素子面の形成は厚いウエハのままで実施して、ＷＳＳ１４に同様に保持したのちにウエハ裏面の研削を行うことが好ましい。

裏面研削後、図１３に示すように、裏面に裏面保護膜１５を形成し、続いてＴＳＶ開口３１を形成する。次に、全面に窒化シリコン膜３２ａと酸化シリコン膜３２ｂを形成した後、ドライエッチングでエッチバックし、開口底部に配線構造５最下層のタングステンパットを露出させる。これにより開口３１の側壁に絶縁リング３２が形成される（図１４）。

その後は、実施形態例１と同様に金属シード膜１６，Ｃｕプラグ１８、半田膜２０を形成する。続いて、実施形態例１と同様にバンプリフローを行った後、ＷＳＳ１４からの剥離、個々の半導体チップへのダイシングを行う。

その後は、実施形態例１と同様にＮｉ膜１０に対して水素プラズマ処理を施し（図１５）、同様に外部端子同士の接合を行う（図１６）。最後に、実施形態例１と同様に各半導体チップ間にアンダーフィル樹脂の充てん、最下層の半導体チップのＴＳＶ構造の外部端子をパッケージ基板に接続、モールド樹脂、ＢＧＡを形成することで、本実施形態例に係る半導体モジュール２００（図示せず）が完成する。

（実施形態例３）
実施形態例３では、半導体基板の一主面側に半導体素子を形成した後、同主面側からＴＳＶ構造を形成するVia Middle方式の例について説明する。

図１７は、本例に係る半導体チップ７０の一例を示すもので、（ａ）はＴＳＶ構造部分を示す概略断面図、（ｂ）、（ｃ）は半導体チップの表面側と裏面側の概略平面図をそれぞれ示す。図１７（ａ）は（ｂ）、（ｃ）のＡ３−Ａ３での断面図に相当する。

図１２示した半導体チップ６０との違いは、ＴＳＶ１９が半導体基板１上の層間絶縁膜の上部近くまで形成されており、裏面にバンプ形状が形成されていない点、上面のバンプ電極４４表面に半田層４５が形成され、裏面のＴＳＶ１９表面にＮｉ層４６が形成されている点である。

この半導体チップ７０の製造方法およびこの半導体チップ７０を用いた半導体モジュール３００の製造方法について図１８〜図２２を参照して説明する。

まず、図２に示す絶縁リングの形成は行わずに、半導体基板１の一主面上に半導体素子３を形成し、層間絶縁膜の一部４ａを形成する。さらに、層間絶縁膜４ａからさらに半導体基板１の所定の深さまでＴＳＶ用の開口４１を形成する。続いて、開口４１内に絶縁リング４２用の絶縁膜として窒化シリコン膜４２ａ、酸化シリコン膜４２ｂを成膜し、実施形態例１と同様に金属シード膜１６，Ｃｕプラグ１８を形成する。なお、Ｃｕプラグ形成領域をフォトレジスト等で区画する必要はなく、層間絶縁膜４ａ上のＣｕ膜及び金属シード膜１６はＣＭＰ等で連続して除去し、表面を平坦化する（図１８）。

次に、上層配線、コンタクトを形成して配線構造４３を形成する。保護膜６として窒化シリコン膜６ａ、ポリイミド膜（パッシベーション膜）６ｂを上記の実施形態例と同様に形成する。続いて、ポリイミド膜をパターニングし、窒化シリコン膜６ａにバンプ電極用の開口を形成する。金属シード層７（Ｃｕ／Ｔｉ）をスパッタ法により全面に形成した後、実施形態例１と同様にバンプ電極形成用のフォトレジストパターン（図示せず）を形成する。次に、電気メッキ法によりＣｕ膜９と半田膜（ＳｎＡｇ）４５を、実施形態例１に示すＴＳＶと同様にして形成する。フォトレジストを除去し、露出する金属シード層７も除去する。実施形態例１と同様に、バンプリフローにより半田膜４５表面を凸に変形した後、接着剤１２、ＬＴＨＣ１３を介して支持体（ＷＳＳ）１４に貼付する（図１９）。

続いて、実施形態例１と同様に、半導体基板１の裏面を研削してＴＳＶ１９の下面を露出させた後、裏面保護膜１５を形成する。さらに、露出したＴＳＶ１９表面に表面保護膜としてＮｉ膜４６を形成することで、ＴＳＶ構造４７（バンプ電極１１、配線構造４３、ＴＳＶ１９、Ｎｉ膜４６）が形成される。その後、実施形態例１と同様に、レーザー光を照射してＬＴＨＣ１３の粘着性を低下させることでＷＳＳ１４を剥離し、接着剤１２を除去し、ダイシングを行うことで、図２０に示す半導体チップ７０が完成する。

その後は、実施形態例１と同様にＮｉ膜４６に対して水素プラズマ処理を施し（図２１）、同様に外部端子同士の接合を行う（図２２）。最後に、実施形態例１と同様に各半導体チップ間にアンダーフィル樹脂の充てん、最下層の半導体チップのＴＳＶ構造の外部端子をパッケージ基板に接続、モールド樹脂、ＢＧＡを形成することで、本実施形態例に係る半導体モジュール３００（図示せず）が完成する。

１ 半導体基板
２、３２、４２ 絶縁リング
３ 半導体素子
４ 層間絶縁膜
５、４３ 配線構造
６ 表面保護膜
７ 金属シード層
８、１７ フォトレジスト
９ Ｃｕ膜（バンプメタル）
１０、４６ Ｎｉ層
１１、４４ バンプ電極
１２ 接着剤
１３ ＬＴＨＣ
１４ ＷＳＳ
１５ 裏面保護膜
１６ 金属シード層
１８ 導体（Ｃｕ）プラグ
１９ ＴＳＶ
２０、４５ 半田層
２１、３３、４７ ＴＳＶ構造
２２ アンダーフィル樹脂
２３ モールド樹脂
２４ パッケージ基板
２５ ＢＧＡ

Claims (21)

1. 基板の厚さ方向に貫通する貫通電極構造を形成する工程と、
   前記基板の一方の主面に露出した前記貫通電極構造の第１の表面に、水素プラズマ処理を施す工程と、
   前記基板の他方の主面に露出した前記貫通電極構造の第２の表面に、半田膜を形成する工程と、
   を有する半導体装置の製造方法。
2. 前記第１の表面がニッケル若しくは銅を含む金属である請求項１に記載の半導体装置の製造方法。
3. 前記半田膜は、スズを含む合金である請求項１又は２に記載の半導体装置の製造方法。
4. 前記半田膜は、スズと銀の合金である請求項３に記載の半導体装置の製造方法。
5. 前記水素プラズマ処理は、前記第２の表面に半田膜を形成した後、前記第１の表面に実施される請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
6. 前記水素プラズマ処理は、前記第２の表面に半田膜を形成した後、前記第１の表面と前記第２の表面に形成された半田膜に実施される請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
7. 前記貫通電極構造を形成する工程は、前記基板を厚さ方向に貫通する導体プラグを形成する工程と、前記基板の一主面上に形成される層間絶縁膜中に前記導体プラグと接続する配線構造を形成する工程と、前記配線構造に接続され、前記一主面側に露出する外部端子を形成する工程とを含む請求項１ないし６のいずれか１項に記載の半導体装置の製造方法。
8. 前記導体プラグを形成する工程は、前記一主面側に露出する外部端子と対向する他の主面側において、他の主面側に露出する外部端子と前記導体プラグを一体に形成する工程を有する請求項７に記載の半導体装置の製造方法。
9. 厚さ方向に貫通する第１の貫通電極構造を備えた第１の基板であって、該第１の基板の一方の主面に露出する前記第１の貫通電極構造の水素プラズマ処理された第１の表面と、厚さ方向に貫通する第２の貫通電極構造を備えた第２の基板であって、該第２の基板の一方の主面に露出する前記第２の貫通電極構造の第２の表面に形成された半田膜とを接触させるようにして積層する工程と、
   加熱により前記半田膜を溶融させて、前記第１の貫通電極構造の第１の表面と前記第２の貫通電極構造の第２の表面とを接合する工程と、
   を有することを特徴とする半導体装置の製造方法。
10. 前記水素プラズマ処理された第１の表面がニッケル若しくは銅を含む金属である請求項８に記載の半導体装置の製造方法。
11. 前記半田膜は、スズを含む合金である請求項８又は９に記載の半導体装置の製造方法。
12. 前記半田膜は、スズと銀の合金である請求項１１に記載の半導体装置の製造方法。
13. 厚さ方向に貫通する第１の貫通電極構造を備える第１の基板と、
    前記第１の基板上に配置され、厚さ方向に貫通する第２の貫通電極構造を備える第２の基板と、
    前記第１の貫通電極構造のうち前記第２の基板と対向する第１の表面と、
    前記第２の貫通電極構造のうち前記第１の基板と対向する第２の表面に形成され、前記第１の貫通電極構造の第１の表面と前記第２の貫通電極構造の第２の表面とを電気的に接続する半田膜と、を有し、
    前記第１の表面と前記半田膜との接触界面には金を含む導電膜が介在しないことを特徴とする半導体装置。
14. 前記第１の表面はニッケル若しくは銅を含む金属である請求項１３に記載の半導体装置。
15. 前記第１の表面は水素プラズマ処理された表面である請求項１３又は１４に記載の半導体装置。
16. 前記半田膜は、スズを含む合金である請求項１３ないし１５のいずれか１項に記載の半導体装置。
17. 前記半田膜は、スズと銀の合金である請求項１６に記載の半導体装置の製造方法。
18. 前記貫通電極構造は、基板を厚さ方向に貫通する導体プラグと、前記基板の一主面上に形成される層間絶縁膜中に前記導体プラグと接続する配線構造と、前記配線構造に接続され、前記一主面側に露出する外部端子とを含む請求項１３ないし１７のいずれか１項に記載の半導体装置。
19. 前記導体プラグは銅を主体とする導電体である請求項１８に記載の半導体装置。
20. 前記外部端子は、銅を主体とするバンプ電極と該バンプ電極表面に形成されたニッケルを主体とする導電性保護膜とを有する請求項１８又は１９に記載の半導体装置。
21. 前記外部端子は、銅を主体とするバンプ電極と該バンプ電極表面に形成された半田膜とを有する請求項１８又は１９に記載の半導体装置。