CN110854093A - 一种三维叠层封装结构及其制造方法 - Google Patents

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Abstract

本发明提供了一种三维叠层封装结构，包括：背面相连的第一芯片及第二芯片；分别与第一芯片及第二芯片电连接的第一重布线层及第二重布线层；一个或多个第一金属导电柱、第二金属导电柱及第三金属导电柱，第一金属导电柱两端分别与第一重布线层及第二金属导电柱电连接，第二金属导电柱两端分别与第二金属导电柱及第三金属导电柱电连接，第三金属导电柱两端分别与第二金属导电柱及第二重布线层电连接；第一介质层，位于所述第一重布线层的下方；第二介质层，覆盖所述第一重布线层的表面和间隙；第三介质层，覆盖所述第二介质层的表面，并包裹所述第一芯片；第四介质层，覆盖所述第三介质层的表面，并包裹所述第三金属导电柱及第二芯片；第五介质层，覆盖所述第二重布线层的表面和间隙；以及外接焊球，电连接至所述第二重布线层。

Description

一种三维叠层封装结构及其制造方法
技术领域
本发明涉及半导体封装技术领域，特别涉及一种三维叠层封装结构及其制造方法。
背景技术
随着半导体技术的不断发展，半导体器件的集成密度不断提高。叠层封装工艺作为一种能有效减小半导体器件的物理尺寸的工艺，已得到广泛的应用。叠层封装工艺的核心是在不同的晶圆和封装件上制造诸如逻辑、存储器、处理器电路等有源电路，然后将两个或多个封装件进行堆叠，同时，各封装件通过标准接口进行信号的传输。通过使用叠层封装半导体器件可以实现更高的集成度。此外，叠层封装半导体器件可以实现更小的形状因数、较高的成本效益、增强的性能和更低的功耗。
但是在对封装件进行堆叠时，通常会采用电绝缘粘着剂进行接合，而对电绝缘粘着剂进行固化的高温处理工艺，会使叠层封装结构经受机械应力，从而引起翘曲，进而影响封装的可靠性。
此外，当前的叠层封装半导体器件大多采用TSV(Through Silicon Via)技术来实现芯片之间的互连，该技术是在晶圆与晶圆之间制作垂直导通，其后续对于通孔的处理工艺较为复杂，尚不够成熟。
发明内容
为解决当前技术在进行叠层封装时的至少部分上述问题，本发明提供一种三维叠层封装结构及其制造方法，通过芯片堆叠、双面扇出封装达到减小封装体尺寸的目的,并通过利用金属导电柱和多种类介质层来控制封装件的翘曲,在降低工艺难度的同时,显著提高封装可靠性。
一种三维叠层封装结构，包括：
第一芯片；
第二芯片，所述第二芯片的背面通过粘附层固定于所述第一芯片的背面；
第一重布线层，所述第一芯片与所述第一重布线层电连接；
第一介质层，所述第一介质层位于所述第一重布线层的下方；
第二介质层，所述第二介质层覆盖所述第一重布线层的表面和间隙，所述第二介质层上具有至少一个第一开口；
一个或多个第一金属导电柱，所述第一金属导电柱穿过所述第一开口，所述第一金属导电柱的下端与所述第一重布线层电连接，所述第一金属导电柱的上端低于所述第一芯片的背面；
第三介质层，所述第三介质层覆盖所述第二介质层的表面，并包裹所述第一芯片，所述第三介质层的上表面与所述第一芯片背面平齐，所述第三介质层在对应于所述第一金属导电柱的位置具有第二开口；
一个或多个第二金属导电柱，所述第二金属导电柱穿过所述第二开口，所述第二金属导电柱上端与所述第三介质层表面平齐，且所述第二金属导电柱的下端与所述第一金属导电柱上端电连接；
一个或多个第三金属导电柱，所述第三金属导电柱位于所述第三介质层上表面，与所述第二金属导电柱相对应，所述第三金属导电柱的上端与所述第二芯片焊盘面平齐，且所述第三金属导电柱的下端与所述第二金属导电柱的上端电连接，；
第四介质层，所述第四介质层覆盖所述第三介质层的表面，并包裹所述第三金属导电柱及第二芯片，所述第四介质层的上表面与所述第二芯片焊盘面平齐；
第二重布线层，所述第二重布线层位于所述第四介质层上方；
第五介质层，所述第五介质层覆盖所述第二重布线层的表面和间隙，所述第五介质层上具有至少一个第三开口；以及
外接焊球，所述外接焊球电连接至所述第二重布线层。
进一步地，所述第一重布线层实现对第一芯片引脚的扇出功能。
进一步地，所述第一重布线层及所述第二介质层可以为N层，其中N为自然数。
进一步地，所述第二重布线层实现对第二芯片引脚的扇出功能。
进一步地，所述第二重布线层及所述第五介质层可以为M层，其中M为自然数。
进一步地，所述第一重布线层和/或所述第二重布线层和/或所述第一金属导电柱和/或所述第二金属导电柱和/或所述第三金属导电柱的材料为铜、铝、钨或其合金。
进一步地，所述第一介质层和/或所述第二介质层和/或所述第三介质层和/或所述第四介质层和/或所述第五介质层的材料为树脂、PI、氧化硅或氮化硅。
进一步地，所述第一介质层、所述第二介质层、所述第三介质层、所述第四介质层及所述第五介质层的材料热膨胀系数不相同。
一种三维叠层封装结构的制作方法，包括：
在载片上覆盖临时粘合层；
在临时粘合层上覆盖第一介质层；
在所述第一介质层上形成第一重布线层；
在所述第一重布线层上覆盖第二介质层，并通过光刻和刻蚀技术去除部分第二介质层以暴露第一重布线层的至少一个外接焊盘；
在一个或多个所述第一重布线层的外接焊盘上制作第一金属导电柱；
将第一芯片贴片至第一重布线层的焊盘上；
在第二介质层表面覆盖第三介质层，去除部分第三介质层，以暴露所述第一金属导电柱的上表面；
在所述第一金属导电柱的上表面制作第二金属导电柱，所述第二金属导电柱上表面与所述第三介质层上表面平齐；
将第二芯片的背面固定在第一芯片背面；
在所述第二金属导电柱的上表面制作第三金属导电柱，所述第三金属导电柱上表面与所述第二芯片焊盘面平齐；
在第三介质层表面覆盖第四介质层，所述第四介质层上表面与所述第二芯片焊盘面平齐；
在所述第四介质层上形成第二重布线层；
在所述第二重布线层上覆盖第五介质层，并通过光刻和刻蚀技术去除部分第五介质层以暴露第二重布线层的至少一个外接焊盘；
在一个或多个所述第二重布线层的外接焊盘上制作焊球；以及
去除载片及临时粘合层。
进一步地，所述第二芯片通过永久键合胶固定在第一芯片背面。
附图说明
为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出本发明一个实施例的三维叠层封装结构的横截面示意图；
图2A至图2N示出根据本发明的实施例形成三维叠层封装结构的过程的剖面示意图；以及
图3示出根据本发明的实施例形成三维叠层型封装结构的流程图。
具体实施方式
以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了阐述该具体实施例，而不是限定各步骤的先后顺序。相反，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
下面结合图1来详细介绍根据本发明的一个实施例的一种三维叠层封装结构。图1示出根据本发明的一个实施例的一种三维叠层封装结构的剖面示意图。如图1所示，该三维叠层封装结构包括第一芯片101、第二芯片102、第一介质层111、第二介质层112、第三介质层113、第四介质层114、第五介质层115、第一重布线层121、第二重布线层122、第一金属导电柱131、第二金属导电柱132、第三金属导电柱133以及外接焊球140。
第一芯片101的背面与第二芯片102的背面通过粘附层固定，形成芯片组，第二芯片102和第一芯片101的焊盘分别位于芯片组的上下表面。在本发明的一个实施例中，粘附层的材料为永久键合胶。在本发明的另一个实施例中，第二芯片102可以是与第一芯片101相同、同类或不同的芯片。
第一重布线层121形成在第一介质层111的上方，实现与第一芯片101的电连接，第一重布线层121的材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第一重布线层121实现对第一芯片101的扇出功能。本发明的又一个实施例中，第一重布线层121可以有一层或多层，其中最外层还可以设置有焊盘，以用于和外部芯片、芯片组或电路连接。
第二介质层112覆盖第一重布线层121的表面及金属导线间的间隙，起到绝缘保护作用。在本发明的一个实施例中，第二介质层112的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。在本发明的又一个实施例中，第二介质层112的材料热膨胀系数与第一介质层111不同。
第一金属导电柱131穿透第二介质层112，同时其上端面低于第一芯片101的背面，第一金属导电柱131的下端面与第一重布线层121的至少一个焊盘电连接。第一金属导电柱131的材料可以为铜金属、铝金属、钨金属等。
第三介质层113覆盖第二介质层112的表面，同时包覆第一芯片101，但露出第一芯片101的背面。在本发明的一个实施例中，第三介质层113的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。在本发明的又一个实施例中，第三介质层113的材料热膨胀系数与第一介质层111和第二介质层112中的一个或多个不同。
第二金属导电柱132穿透第三介质层113，同时其上端面与第三介质层113表面平齐，下端面与第一金属导电柱131的上端面电连接。第二金属导电柱132的材料可以为铜金属、铝金属、钨金属等。
第三金属导电柱133的下端面与第二金属导电柱132的上端面电连接,上端面与第二芯片102的焊盘面平齐，第三金属导电柱133的材料可以为铜金属、铝金属、钨金属等。
第四介质层114覆盖第三介质层113的表面，同时包覆第二芯片102及第三金属导电柱133，但露出第二芯片102的焊盘及第三金属导电柱133的上端面。在本发明的一个实施例中，第四介质层114的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。在本发明的又一个实施例中，第四介质层114的材料热膨胀系数与第一介质层111、第二介质层112和第三介质层113中的一个或多个不同。
第二重布线层122形成在第四介质层114的上方，实现与第二芯片102的电连接，第二重布线层122的材料可以为铜金属、铝金属、钨金属等。在本发明的一个实施例中，第二重布线层122实现对第二芯片102的扇出功能。本发明的又一个实施例中，第二重布线层122可以有一层或多层，其中最外层还可以设置有外接焊盘，以用于和外部芯片、芯片组或电路连接。
第五介质层115覆盖第二重布线层122的表面及金属导线间的间隙，起到绝缘保护作用。在本发明的一个实施例中，第五介质层115的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。在本发明的又一个实施例中，第五介质层115的材料热膨胀系数与第一介质层111、第二介质层112、第三介质层113和第四介质层114中的一个或多个不同。
外接焊球140设置在第二重布线层122的外接焊盘上。
下面结合图2A至图2N以及图3来详细描述形成该种叠层封装结构的过程。图2A至图2N示出根据本发明的一个实施例形成该种叠层封装结构的过程剖面示意图；图3示出根据本发明的一个实施例形成该种叠层封装结构的流程图。
首先，在步骤301，如图2A所示，在载片001上覆盖临时粘合层002。其中，载片001可以为晶圆、玻璃等载片材料；临时粘合层002位加热、光照等可拆键合粘接材料。
接下来，在步骤302，如图2B所示，在临时粘合层002上覆盖第一介质层111。其中，第一介质层111的材料可以为树脂、PI等有机材料，或者为氧化硅、氮化硅等无机绝缘材料。
接下来，在步骤303，在第一介质层111上形成重布线结构。如图2C所示，在第一介质层111上形成一层或多层导电材料；通过光刻和刻蚀技术去除不需导电的区域，形成第一重布线层121；在第一重布线层121上形成第二介质层112，通过光刻和刻蚀技术去除部分第二介质层112，暴露至少一个第一重布线层121的外接焊盘。
接下来，在步骤304，如图2D所示，在第一重布线层121的至少一个外接焊盘上制作第一金属导电柱131。在本发明的一个具体实施例中，第一金属导电柱131的下端面焊接至第一重布线层121的对应焊盘位置。
接下来，在步骤305，如图2E所示，将第一芯片101安装在第一重布线层121上。在本发明的一个具体实施例中，第一芯片101通过凸点焊接至第一重布线层121的对应焊盘位置。
接下来，在步骤306，如图2F所示，在第二介质层112上覆盖第三介质层113。第三介质层113包覆第一芯片101，同时露出第一芯片101的背面。在本发明的一个具体实施例中，可以在形成第二介质层112后，再通过研磨减薄第二介质层112来实现第一芯片101的背面露出。
接下来，在步骤307，如图2G所示，在第三介质层113上制作第二开口152。在本发明的一个具体实施例中，通过在第三介质层113对应第一金属导电柱131的部位研磨形成第二开口152，漏出第一金属导电柱131的部分上端面。
接下来，在步骤308，如图2H所示，在第一金属导电柱131上形成第二金属导电柱132。第二金属导电柱132形状及高度与第二开口152契合，并与与第一金属导电柱131电连接。在本发明的一个具体实施例中，第二金属导电柱132的下端面焊接至第一金属导电柱131的上端面。
接下来，在步骤309，如图2I所示，在第一芯片101背面粘接第二芯片102。在本发明的一个具体实施例中，第一芯片101与第二芯片102使用永久键合胶贴合。
接下来，在步骤310，如图2J所示，在第三介质层113上形成第三金属导电柱133。第三金属导电柱133与第二金属导电柱132电连接，其上端面与第二芯片焊盘面平齐。在本发明的一个具体实施例中，第三金属导电柱133的下端面焊接至第二金属导电柱132的上端面。
接下来，在步骤311，如图2K所示，在第三介质层113上覆盖第四介质层114。第三介质层114包覆第二芯片102及第三金属导电柱133，同时漏出第二芯片102的焊盘及第三金属导电柱131的上端面。在本发明的一个具体实施例中，可以在形成第四介质层114后，再通过研磨减薄第四介质层114来实现第二芯片102的焊盘露出及第三金属导电柱131的露头。
接下来，在步骤312，在第四介质层114上形成重布线结构。如图2L所示，在第四介质层114上形成一层或多层导电材料；通过光刻和刻蚀技术去除不需导电的区域，形成第二重布线层122；在第二重布线层122上形成第五介质层115，通过光刻和刻蚀技术去除部分第五介质层115，暴露至少一个第二重布线层122的外接焊盘。
接下来，在步骤313，如图2M所示，在第二重布线层122上形成外接焊球140。在本发明的一个具体实施例中，可以通过电镀、植球等工艺在第二重布线层122的至少一个外接焊盘上形成外接焊球140。
最后，在步骤314，如图2N所示，去除载片001及临时粘合层002。在本发明的一个具体实施例中，可以依据临时粘合层002的特性，采用加热拆键合、激光照射拆键合等方式实现，并可进一步采用清洗工艺彻底清除掉临时粘合层002。
基于本发明提供的该种三维叠层封装结构及其制造方法，通过多步制作金属导电柱及覆盖不同热膨胀系数的大厚度介质层，实现不同尺寸厚度的芯片或元器件高密度堆叠封装，以减小封装体尺寸。基于本发明提供的该种三维叠层封装结构及其制造方法无需制作TSV，降低了工艺难度，提高了成品率，并且能够有效控制封装过程中的翘曲，提高而封装体的可靠性。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种三维叠层封装结构，包括：
第一芯片；
第二芯片，所述第二芯片的背面与所述第一芯片的背面相连；
第一重布线层，所述第一芯片与所述第一重布线层电连接；
第一介质层，所述第一介质层位于所述第一重布线层的下方；
第二介质层，所述第二介质层覆盖所述第一重布线层的表面和间隙；
一个或多个第一金属导电柱，所述第一金属导电柱穿过所述第二介质层，所述第一金属导电柱的下端与所述第一重布线层电连接，所述第一金属导电柱的上端低于所述第一芯片的背面；
第三介质层，所述第三介质层覆盖所述第二介质层的表面，并包裹所述第一芯片，所述第三介质层的上表面与所述第一芯片背面平齐；
一个或多个第二金属导电柱，所述第二金属导电柱穿过所述第三介质层，所述第二金属导电柱上端与所述第三介质层表面平齐，且所述第二金属导电柱的下端与所述第一金属导电柱上端电连接；
一个或多个第三金属导电柱，所述第三金属导电柱位于所述第三介质层上表面，与所述第二金属导电柱相对应，所述第三金属导电柱的上端与所述第二芯片焊盘面平齐，且所述第三金属导电柱的下端与所述第二金属导电柱的上端电连接；
第四介质层，所述第四介质层覆盖所述第三介质层的表面，并包裹所述第三金属导电柱及第二芯片，所述第四介质层的上表面与所述第二芯片焊盘面平齐；
第二重布线层，所述第二重布线层位于所述第四介质层上方；
第五介质层，所述第五介质层覆盖所述第二重布线层的表面和间隙，所述第五介质层上具有至少一个第三开口；以及
外接焊球，所述外接焊球电连接至所述第二重布线层。
2.如权利要求1所述的三维叠层封装结构，其特征在于，所述第一重布线层实现对第一芯片引脚的扇出功能。
3.如权利要求1所述的三维叠层封装结构，其特征在于，所述第一重布线层及所述第二介质层为N层，其中N为自然数。
4.如权利要求1所述的三维叠层封装结构，其特征在于，所述第二重布线层实现对第二芯片引脚的扇出功能。
5.如权利要求1所述的三维叠层封装结构，其特征在于，所述第二重布线层及所述第五介质层为M层，其中M为自然数。
6.如权利要求1所述的三维叠层封装结构，其特征在于，所述第一重布线层和/或所述第二重布线层和/或所述第一金属导电柱和/或所述第二金属导电柱和/或所述第三金属导电柱的材料为铜、铝、钨或其合金。
7.如权利要求1所述的三维叠层封装结构，其特征在于，所述第一介质层和/或所述第二介质层和/或所述第三介质层和/或所述第四介质层和/或所述第五介质层的材料为树脂、PI、氧化硅或氮化硅。
8.如权利要求1所述的三维叠层封装结构，其特征在于，所述第一介质层、所述第二介质层、所述第三介质层、所述第四介质层及所述第五介质层的材料热膨胀系数不相同。
9.一种三维叠层封装结构的制作方法，包括：
在载片上覆盖临时粘合层；
在临时粘合层上覆盖第一介质层；
在所述第一介质层上形成第一重布线层；
在所述第一重布线层上覆盖第二介质层，并通过光刻和刻蚀技术去除部分第二介质层以暴露第一重布线层的至少一个外接焊盘；
在一个或多个所述第一重布线层的外接焊盘上制作第一金属导电柱；
将第一芯片贴片至第一重布线层的焊盘上；
在第二介质层表面覆盖第三介质层，去除部分第三介质层，以暴露所述第一金属导电柱的上表面；
在所述第一金属导电柱的上表面制作第二金属导电柱，所述第二金属导电柱上表面与所述第三介质层上表面平齐；
将第二芯片的背面固定在第一芯片背面；
在所述第二金属导电柱的上表面制作第三金属导电柱，所述第三金属导电柱上表面与所述第二芯片焊盘面平齐；
在第三介质层表面覆盖第四介质层，所述第四介质层上表面与所述第二芯片焊盘面平齐；
在所述第四介质层上形成第二重布线层；
在所述第二重布线层上覆盖第五介质层，并通过光刻和刻蚀技术去除部分第五介质层以暴露第二重布线层的至少一个外接焊盘；
在一个或多个所述第二重布线层的外接焊盘上制作焊球；以及
去除载片及临时粘合层。
10.如权利要求9所述的三维叠层封装结构的制作方法，其特征在于，所述第二芯片通过永久键合胶固定在第一芯片背面。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900155A (zh) * 2020-08-19 2020-11-06 上海先方半导体有限公司 模块化封装结构及方法
WO2024045731A1 (zh) * 2022-09-02 2024-03-07 盛合晶微半导体(江阴)有限公司 一种三维封装结构及其制备方法
WO2024051124A1 (zh) * 2022-09-06 2024-03-14 华进半导体封装先导技术研发中心有限公司 一种多层高带宽存储器及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744313A (zh) * 2004-08-30 2006-03-08 印芬龙科技股份有限公司 具有堆叠的半导体元件的半导体装置
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
CN108109985A (zh) * 2017-12-26 2018-06-01 合肥矽迈微电子科技有限公司 多芯片堆叠封装方法及封装体
CN108231729A (zh) * 2017-12-29 2018-06-29 通富微电子股份有限公司 一种封装基板、芯片封装体及芯片堆叠封装方法
CN108511428A (zh) * 2017-02-28 2018-09-07 艾马克科技公司 半导体装置及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744313A (zh) * 2004-08-30 2006-03-08 印芬龙科技股份有限公司 具有堆叠的半导体元件的半导体装置
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
CN108511428A (zh) * 2017-02-28 2018-09-07 艾马克科技公司 半导体装置及其制造方法
CN108109985A (zh) * 2017-12-26 2018-06-01 合肥矽迈微电子科技有限公司 多芯片堆叠封装方法及封装体
CN108231729A (zh) * 2017-12-29 2018-06-29 通富微电子股份有限公司 一种封装基板、芯片封装体及芯片堆叠封装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111900155A (zh) * 2020-08-19 2020-11-06 上海先方半导体有限公司 模块化封装结构及方法
WO2024045731A1 (zh) * 2022-09-02 2024-03-07 盛合晶微半导体(江阴)有限公司 一种三维封装结构及其制备方法
WO2024051124A1 (zh) * 2022-09-06 2024-03-14 华进半导体封装先导技术研发中心有限公司 一种多层高带宽存储器及其制造方法

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