CN107452725B - 制造半导体封装的方法 - Google Patents

制造半导体封装的方法 Download PDF

Info

Publication number
CN107452725B
CN107452725B CN201710384201.XA CN201710384201A CN107452725B CN 107452725 B CN107452725 B CN 107452725B CN 201710384201 A CN201710384201 A CN 201710384201A CN 107452725 B CN107452725 B CN 107452725B
Authority
CN
China
Prior art keywords
conductive
semiconductor die
interconnect layer
layer
conductive pillars
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710384201.XA
Other languages
English (en)
Other versions
CN107452725A (zh
Inventor
郑心圃
洪瑞斌
许峰诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107452725A publication Critical patent/CN107452725A/zh
Application granted granted Critical
Publication of CN107452725B publication Critical patent/CN107452725B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Abstract

本揭露提供一种制造半导体封装的方法。所述方法包括：提供衬底；在所述衬底上方形成互连层；在所述互连层上方形成多个导电垫；在所述互连层上方形成导电柱；将第一半导体裸片放置于所述导电垫上方，所述半导体裸片与所述导电柱间隔开；及将第二半导体裸片与所述导电柱接合。

Description

制造半导体封装的方法
优先权主张及交叉参考
本申请案主张2016年5月31日申请的美国专利申请案序号62/343,402的优先权，所述案揭露的全文特此以引用的方式并入。
技术领域
本发明实施例是关于一种制造半导体封装的方法。
背景技术
涉及半导体装置的电子设施对于诸多现代应用是必要的。材料及设计的技术进步已产生数代半导体装置，其中各代具有比前一代更小且更复杂的电路。在进展及创新的过程中，功能密度(即，每芯片面积的互连装置的数目)已大体上增加，而几何大小(即，可使用工艺产生的最小组件)已减小。这些进步已增加处理及制造半导体装置的复杂性。
随着技术的演进，考虑到更小尺寸以及功能性及电路量的增加，装置的设计变得更为复杂。许多制造操作实施于此小的且高性能的半导体装置内。以小型化规模制造半导体装置变得更为复杂，且制造复杂性的增加可引起不足，例如高良率损失、电互连的不良可靠性、低测试涵盖范围等。因此，需持续修改电子设施中的装置的结构及制造方法以改进装置稳健性以及降低制造成本且减少处理时间。
发明内容
在本发明的实施例中，一种制造半导体封装的方法包括：提供衬底；在所述衬底上方形成互连层；在所述互连层上方形成多个导电垫；在所述互连层上方形成导电柱；将第一半导体裸片放置于所述导电垫上方，所述半导体裸片与所述导电柱间隔开；及将第二半导体裸片与所述导电柱接合。
在本发明的实施例中，一种制造半导体封装的方法包括：提供第一衬底；在所述第一衬底上方形成互连层；在所述互连层上方形成多个导电垫；将第一半导体裸片与所述多个导电垫接合；将第二衬底放置于与所述第一衬底相对的侧上在所述第一半导体裸片上方；从所述互连层的第一表面移除所述第一衬底；及在所述第一表面上形成连接件。
在本发明的实施例中，一种半导体封装包括：互连层：在所述互连层上方的多个导电柱：与所述互连层接合的第一半导体裸片：与所述互连层接合的集成被动装置，其中所述集成被动装置放置于所述第一半导体裸片的相同侧上：与所述导电柱接合的第二半导体裸片：及包围所述第一半导体裸片及所述集成被动装置的囊封材料。
附图说明
当结合附图阅读时，从以下实施方式最佳理解本揭露的方面。应注意，根据产业中的标准实践，各个构件未按比例绘制。事实上，为清楚论述，可任意增大或减少各个构件的尺寸。
图1A是根据本揭露的各种实施例的半导体封装结构的示意图。
图1B是根据本揭露的各种实施例的图1A中的半导体封装结构的剖面俯视图。
图2A到2R是根据各种实施例的制造图1A中的半导体封装结构的方法的中间结构的剖面图。
图3是根据一些实施例的制造图2A到2R中的半导体封装结构的流程图。
图4A到4E是根据各种实施例的制造半导体封装结构的方法的一些中间结构的剖面图。
图5是根据一些实施例的制造图2A到2M及图4A到4E中的半导体封装结构的流程图。
图6A到6F是根据各种实施例的制造半导体封装结构的方法的一些中间结构的剖面图。
图7是根据一些实施例的制造图2A到2L及图6A到6F中的半导体封装结构的流程图。
具体实施方式
以下揭露提供用于实施所提供目标的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些实例仅为实例且并不意欲为限制性的。例如，在下文描述中，第一构件形成于第二构件上方或上可包含其中第一构件及第二构件经形成而直接接触的实施例，且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件及第二构件可未直接接触的实施例。另外，本揭露可在各项实例中重复组件符号及/或字母。此重复是用于简单及清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。
此外，为便于描述，本文中可使用空间相对术语(例如“下面”、“下方”、“下”、“上方”、“上”及类似者)来描述一个组件或构件与另一(些)组件或构件的关系，如图中所绘示。除图中描绘的定向之外，空间相对术语也意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)，且因此可同样解释本文中使用的空间相对描述符。
本揭露提出一种半导体结构及其制造方法，其中互连层(有时称为布线金属层、重布层)最初在裸片与互连层之间的接合之前形成于载体上方。绘示形成半导体封装结构的中间阶段。还论述一些实施例的一些变动。贯穿各个视图及实施例使用相似组件符号指定相似组件。
图1A是根据本揭露的各种实施例的半导体封装结构100的示意性透视图。在一些实施例中，半导体封装结构100是层叠封装(PoP)结构，其包含至少一或多个组件封装或裸片。在一些实施例中，半导体封装结构100可包含与半导体裸片电连接的离散主动组件或被动组件。根据一些实施例，半导体封装结构100包含其中半导体裸片或组件经堆栈且透过导电构件电连接的集成扇出(InFO)结构。
参考图1A，半导体封装结构100包括互连层120、第一半导体裸片132、第二半导体裸片140、集成被动装置(IPD)134及152、多个导电柱130及多个连接件144及150。
根据一些实施例，第一半导体裸片132及第二半导体裸片140可各自为衬底、离散裸片或封装装置。根据一些实施例，第一半导体裸片132及第二半导体裸片140可各自包括衬底及互连层(或替代地称为金属层、重布层等)或形成于各自衬底上的选用主动装置及被动装置。根据一些实施例，第一半导体裸片132及第二半导体裸片140可各自包括具有囊封材料的一或多个组件裸片或芯片。根据一些实施例，第一半导体裸片132及第二半导体裸片140可各自为包括导电凸块、垫或接合导线的封装结构。
在一些实施例中，IPD 134可为被动组件，例如电容器、电感器、电阻器或类似者。在一些实施例中，IPD 134可包括熔丝或反熔丝组件。尽管在本揭露各处使用术语“IPD”，然替代地可放置例如电源管理电路的主动装置来代替IPD 134或IPD 152。
互连层120经配置以电连接其的上覆组件，例如第一半导体裸片132、IPD 134或第二半导体裸片140。另外，互连层120经配置以将上覆组件与连接件150或IPD 152电耦合。互连层120可包含多个金属层。金属层的各者可包含导线或导电线，且透过金属通路电耦合到邻近上覆或下伏金属层。在本实施例中，数个隔开的金属线115放置于互连层120中且透过对应金属通路114及124互连。在一些实施例中，金属线115以及金属通路114及124是由导电材料(例如铜、银、金或钨)形成。互连层120的金属层及通路的数目及图案仅经提供用于绘示。金属层、金属通路或导线的其它数目及替代配线图案也在本揭露的预期范畴内。
此外，前述金属层及金属通路与其它组件电绝缘。绝缘可通过绝缘材料达成。在一些实施例中，可用金属间介电(IMD)层106及116填充互连层120的剩余部分。IMD层106及116的介电材料可由氧化物(例如无掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、低介电系数材料或类似者)形成。低介电系数材料可具有低于3.8的k值，然而IMD 106/116的介电材料也可接近于3.8。在一些实施例中，低介电系数材料的k值低于约3.0，且可低于约2.5。根据一些实施例，介电层106或116包括聚合物材料。
数个导电垫126放置于互连层120的各自金属通路124上方。导电垫126可连接到顶表面120B上的互连层120的暴露的金属通路124。在一些实施例中，导电垫126的子集接合到其它组件，例如第一半导体裸片132。在一些实施例中，导电垫126的子集用作经配置以接收测试模式的测试端子(即，测试垫)。
第一半导体裸片132放置于互连层120上方。根据一些实施例，至少一个IPD 134在具第一半导体裸片132的顶表面120B上接合到互连层120。根据一些实施例，至少一个IPD134在与连接件150相对的表面120B上接合到的互连层120。根据一些实施例，至少一个IPD152及第一半导体裸片132在底表面120A处接合到互连层120。
根据一些实施例，IPD 134及第一半导体裸片132具有不同高度。IPD 134具有从顶表面134A到互连层120的顶表面120B测量的第一高度，其不同于第一半导体裸片132的第二高度，其中所述第二高度是从顶表面132A到互连层120的顶表面120B测量。在一些实施例中，第一半导体裸片132的第二高度大于IPD 134的第一高度。IPD 152可垂直放置于第一半导体裸片132下方，使得其之间的连接长度与为约数毫米的IPD 134与第一半导体裸片132之间的互连相比可缩短到小于100μm的数量级。
导电柱130放置于互连层120上方。根据一些实施例，导电柱130接合到互连层120的顶表面120B。导电柱130可与第一半导体裸片132或导电垫126间隔开。在一些实施例中，导电柱130可包含导电材料，例如金、银、铝、钛、铜、钨、镍、铬及其合金。在一些实施例中，导电柱130具有大于第一半导体裸片132的第一高度的第三高度。在一些实施例中，导电柱130的第三高度大于IPD 134的第二高度。对于不同应用，第三高度可不同。根据一些实施例，第三高度介于约200μm与约250μm之间。
第二半导体裸片140放置于互连层120上方。在一些实施例中，第一半导体裸片132布置于互连层120与第二半导体裸片140之间。第二半导体裸片140透过导电柱130接合到互连层120。在本实施例中，第二半导体裸片140包括面向互连层120的多个导电垫142。导电垫142可与各自导电柱130对准且透过连接件144电连接到各自导电柱130。
连接件144放置于导电柱130与第二半导体裸片140之间。另外，连接件150放置成邻近于互连层120的底表面120A。连接件144或150可为接点凸块，例如受控倒叠芯片连接(C4)凸块、球栅阵列凸块或微凸块。连接件144及150可包括导电材料，例如锡、铜、金或银。
在半导体封装结构100中，囊封材料136填充第一半导体裸片132、互连层120、IPD134及导电柱130的中的空间。根据一些实施例，囊封材料136可为模塑料或成型底胶材料。根据一些实施例，囊封材料136经配置以包围第一半导体裸片132及IPD 134。在一些实施例中，第一半导体裸片132的顶表面132A从囊封材料136暴露。根据一些实施例，囊封材料136填充第一半导体裸片132与互连层120之间的空间。囊封材料136可为模塑料树脂，例如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂或其的组合。
在一些实施例中，另一囊封材料148囊封第二半导体裸片140。根据一些实施例，囊封材料148可横向包围第二半导体裸片140。根据一些实施例，囊封材料148填充第一半导体裸片132与第二半导体裸片140之间的间隙。在一些实施例中，囊封材料148的侧壁边缘与囊封材料136的侧壁边缘对准。在一些实施例中，囊封材料148或136的侧壁边缘与互连层120的侧壁边缘对准。囊封材料148可为模塑料树脂，例如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂或其的组合。在一些实施例中，囊封材料148可包括与囊封材料136相同的材料。
图1B是根据本揭露的各种实施例的图1A中的半导体封装结构100中的顶表面120B的剖面俯视图。参考图1B，如从顶表面120B所观察，互连层120的最上子层包括导电垫126及IMD材料116。如先前论述，在一些实施例中，导电垫的子集(例如垫126A)配置为测试垫以接收测试模式。根据一些实施例，导电垫126B/126C分别配置为连接到电源电压位准或接地电压位准的电源端子或接地端子。在一些实施例中，导电垫中的一些(例如126B)形成分布于邻近于表面120B的顶层处的网状布局。网状布局包括比形成于对应裸片(例如第一半导体裸片132)的表面上的现有网状布局大的层面积。因此，可获得更佳电屏蔽效应。
图2A到2R是根据一些实施例的用于制造图1A中的半导体封装结构的方法的中间结构的剖面图。图2A到2R中展示的操作也示意性地绘示于图3中展示的工艺流程300中。
在图2A中，接收或提供衬底102。各自操作展示为图3中的工艺流程300的操作302。衬底102可为载体衬底。衬底102可包括例如硅基材料，例如玻璃或氧化硅；氧化铝、陶瓷材料或其的组合。载体衬底102包括平坦顶表面，其上可附接半导体组件，例如半导体裸片或IPD。
接着，粘着层104形成于衬底102上方。各自操作展示为图3中的工艺流程300的操作304。粘着层104经配置以帮助衬底102与上覆层之间的粘着。在一些实施例中，粘着层104可包括紫外线胶，当暴露于紫外光时，紫外线胶的粘着强度将劣化。根据一些实施例，粘着层104包括其它类型的粘着剂，例如压敏粘着剂、可辐射固化粘着剂、环氧树脂或其的组合。粘着层104可以一半液体或凝胶形式施配且在外部压力下可变形。
在一些实施例中，额外聚合物层(未单独展示)可任选地放置于粘着层104上方。当在后续操作中移除粘着层104的一部分时，所述聚合物层用于保护上覆装置(例如半导体裸片)免受损坏。或者，此额外聚合物层可视为随后形成的互连层的初始聚合物子层。在一些实施例中，聚合物层可为保护材料，例如聚苯并
Figure BDA0001305659640000061
唑(PBO)、聚酰亚胺(PI)、苯环丁烯(BCB)、氧化硅、氮化硅、氮氧化硅或任何其它适合保护材料。聚合物层可使用旋涂工艺或沉积工艺(例如，化学气相沉积)或其它适合工艺形成。在一些实施例中，聚合物层可形成为介于约1μm与约100μm之间(例如约20μm)的厚度。在一些实施例中，聚合物层替代地由介电材料形成。
参考图2B到2F，互连层形成于粘着层104上方。各自操作展示为图3中的工艺流程300的操作306。互连层可包括介电材料及导电连接的交替层，其中包括金属线或导线且横向延伸的导电连接由垂直延伸的金属通路互连。在图2B中，最初图案化介电层106形成于粘着层104上方。图案化介电层106可通过多种技术形成，例如，化学气相沉积(CVD)、低压CVD(LPCVD)、电浆辅助CVD(plasma-enhanced CVD，PECVD)、溅镀及物理气相沉积(PVD)、热生长及类似者。图案化介电层106可由多种介电材料形成，且可为例如氧化物(例如，Ge氧化物)、氮氧化物(例如，GaP氮氧化物)、二氧化硅(SiO2)、含氮氧化物(例如，含氮SiO2)、氮掺杂氧化物(例如，N2植入SiO2)、氮氧化硅(SixOyNz)、聚合物材料及类似者。光阻剂(未展示)图案化于介电层106上方以形成通孔103。在通孔103形成之后剥离光阻剂。
参考图2C，晶种层108沉积于图案化介电层106上方。晶种层108是有利于形成互连层120的导电构件的导电材料的薄层。在一些实施例中，晶种层108可包括钛子层其其后接着着铜子层。晶种层108可使用适合工艺(例如溅镀、蒸镀或沉积)形成。在一些实施例中，晶种层108毯覆于介电层106上方。
一旦晶种层108经构造，便将屏蔽层112放置于晶种层108上方以帮助形成互连层120中的其它导电构件。屏蔽层112可为光阻层或硬屏蔽层，例如氮化硅。屏蔽层112可通过多种技术形成，例如，CVD、LPCVD、PECVD、溅镀、PVD及类似者。
在图2D中，导电通路114形成于通孔103中，其中屏蔽层112是图案化屏蔽。此外，导电线115经形成以连接导电通路114且在晶种层108上方横向延伸。导电通路114及导电线115包括一或多种导电材料(例如铜、钨或其它导电金属)，且可通过电镀、无电式电镀或任何适合工艺形成。一旦导电通路114及导电线115已形成，此后便可移除屏蔽层112。此外，通过例如蚀刻工艺移除在介电层106上方的虽然暴露但未由导电通路114或导电线115覆盖的晶种层108的一部分以暴露介电层106。因此，暴露介电层106的顶表面的一部分(例如标记为106A的部分)。
参考图2E，随后第二介电层116及第二晶种层118形成于介电层106、导电通路114及导电线115上方。第二介电层116可在介电层106的顶表面的部分106A处与介电层106接触。在一些实施例中，介电层116可部分覆盖导电线115。用于第二介电层116及第二晶种层118的材料及形成工艺分别与应用于介电层106及晶种层108的材料及形成工艺类似，且为简单起见将不再重复。
在一些实施例中，图案化光阻层(未单独展示)放置于介电层116上方以形成通孔113及117。一旦通孔113及117经形成，便可剥离图案化光阻层。在一些实施例中，晶种层108可形成为放置于介电层116及导电线115上方且衬于通孔113及117的毯覆层。接着，另一图案化光阻层122形成于晶种层118上方，其中通孔113从图案化光阻剂122暴露而通孔117被覆盖。
在图2F中，通过在暴露的通孔113中填充导电材料(例如铜或钨)而形成导电通路124。导电通路124可使用适合工艺(例如电化学电镀、无电式电镀、溅镀或沉积)形成。在本揭露各处，包括导电构件114、115、124、介电层106及116及选用晶种层108及118的复合结构称为互连层120。
随后，导电垫126形成于互连层120的各自导电通路124上方。在一些实施例中，导电垫126是由导电材料(例如铝、铜、钨或类似者)形成。各自操作展示为图3中的工艺流程300的操作308。导电垫126可使用例如CVD或PVD的工艺形成，然而可替代地利用其它适合材料及方法。在导电材料已形成之后，形成导电垫126可进一步涉及移除操作(例如使用蚀刻工艺)以移除图案化光阻剂122。
参考图2G，另一图案化光阻层128形成于导电垫126及晶种层118上方。一些通孔(例如通孔117)向上延伸穿过光阻层128，因此通孔117从光阻层128暴露。另外，与通孔117间隔开的一些通孔(例如通孔123)也形成于图案化光阻剂128中。通孔123从先前通孔117偏移且比通孔117浅。在一些实施例中，光阻层128可替代地由干膜形成。
在图2H中，导电柱130形成于晶种层118上方及各自通孔117及123中。各自操作展示为图3中的工艺流程300的操作310。一旦导电柱130经形成，便移除图案化光阻层128。
参考图2H，一些导电柱130形成于介电层116上方，晶种层118放置于其之间。又，一些导电柱130形成于导电线115上方，晶种层118放置于其之间。此外，在移除图案化光阻层128之后，还移除在介电层116上方横向延伸但未由导电柱130覆盖晶种层118的暴露部分。在一些实施例中，保留垂直延伸的晶种层118的一部分，所述部分衬于介电层116中的通孔117的侧壁。在一些实施例中，保留衬于通孔117的底部的晶种层118的一部分。在一些实施例中，通过移除上覆晶种层118而暴露未由导电柱130覆盖的介电层116的一部分。在一些实施例中，衬于通孔117的侧壁的晶种层118的一部分与介电层116的顶表面116A共面。
导电柱130可包括不同长度。例如，与导电线115电连接且延伸到介电层116导电柱130(展示为较接近封装结构的中心)可具有大于立于介电层116上的所述导电柱130(展示为较接近封装结构的边缘)的长度。在一些实施例中，导电柱130在顶层处实质上共面而与其的长度无关。
参考图2I，在此图及后续图中绘示半导体封装结构100的中间阶段，其中简化互连层120的细节。在完成互连层120后，针对互连层120执行第一完整性测试。在一些实施例中，在缺乏其它互连装置(例如图1A中的第一半导体裸片132及第二半导体裸片140)的情况下，第一完整性测试被视为对于半导体封装结构100的一部分测试。可通过透过输入端子(例如图1A中的测试垫126)输入测试模式而执行第一完整性测试，以识别互连层120的缺陷结构(例如，短路或开路)。因而，在附接第一半导体裸片132、IPD 134及152或第二半导体裸片140之前，集中于互连层120的前瞻式测试可有助于降低互连层120中的制造故障的可能性。因此可节省良好半导体裸片132及140附接到互连层120中的故障单元的成本。
如果通过第一完整性测试，则如图2J中绘示，至少一个第一半导体裸片132放置于互连层120上方。各自操作展示为图3中的工艺流程300的操作312。在一些实施例中，第一半导体裸片132包括接合到互连层120的一些导电垫126(为简单起见未单独展示，但于图1A中绘示)的导电凸块。另外，至少一个IPD 134(其与接合到第一半导体裸片132的导电垫126间隔开)透过一些其它导电垫126放置于互连层120上方且接合到互连层120。IPD 134放置于导电柱130与第一半导体裸片132之间。在一些实施例中，IPD 134及半导体裸片132的厚度实质上不同。根据本揭露的互连层第一方法实现具有不同厚度的组件于相同封装中的灵活集成。
参考图2K，一旦第一半导体裸片132及IPD 134在适当位置中，便针对互连层120、第一半导体裸片132及IPD 134的互连结构执行第二完整性测试。在一些实施例中，在缺乏其它互连装置(例如第二半导体裸片140)的情况下，第二完整性测试被视为对于半导体封装结构100的一部分测试。然而，由于已完成更多连接及接合结构，故第二完整性测试可提供比第一完整性测试更全面的测试涵盖范围。以第一完整性测试的类似方法，集中于互连层120、第一半导体裸片132及IPD 134的前瞻式第二测试将有助于预先检测可能连接故障，且因此可节省良好裸片140附接到封装结构100中的故障单元的成本。
在图2L中，响应于通过第二完整性测试，囊封材料136囊封或包围第一半导体裸片132。在一些实施例中，囊封材料136包围导电柱130及IPD 134。各自操作展示为图3中的工艺流程300的操作314。囊封工艺可在模制装置(未个别展示)中执行。例如，图2K中的中间半导体封装结构100可放置于模制装置的腔内。接着囊封材料136可在腔被气密密封之前施配于腔内，或替代地可透过注射口注射到密封腔中。
一旦囊封材料136已形成，便可执行薄化或平坦化工艺以移除过量囊封材料136。可使用机械研磨或化学机械抛光(CMP)工艺来执行薄化以使囊封材料136的顶表面平整。另外，第一半导体裸片132的顶表面132A从囊封材料136暴露。此外，导电柱130的各者的顶部从囊封材料136暴露。
在图2M中，接收或提供第二半导体裸片140。接着将第二半导体裸片140放置于囊封材料136上方。接着将第二半导体裸片140接合到各自导电柱130。各自操作展示为图3中的工艺流程300的操作316。在一些实施例中，第二半导体裸片140的各者包括透过连接件144接合到各自导电柱130的导电垫142。
参考图2N，将囊封材料148施覆到第二半导体裸片140。囊封材料148囊封或包围第二半导体裸片140的各者。相应操作在图3中展示为工艺流程300的操作318。根据一些实施例，囊封材料148横向包围各第二半导体裸片140。根据一些实施例，囊封材料148填充邻近第二半导体裸片140之间的间隙。根据一些实施例，囊封材料148填充第一半导体裸片132与其对应第二半导体裸片140之间的间隙。在一些实施例中，囊封材料148填充第二半导体裸片140与囊封材料136之间的间隙。根据一些实施例，囊封材料148包围连接件144且覆盖囊封材料136的顶表面。在一些实施例中，囊封材料148覆盖第一半导体裸片132的顶表面132A且与其接触。
在图2O中，半导体封装结构100经倒置。从粘着层104移除衬底102。各自操作展示为图3中的工艺流程300的操作320。根据一些实施例，使粘着层104暴露于一能源，例如紫外(UV)光，使得粘着性劣化且衬底102从半导体封装结构100释离。一旦衬底102与半导体封装结构110分离，便也将粘着层104移除。因此，与第一半导体裸片132相对的互连层120的表面120A暴露。
在图2P中，从表面120A移除互连层120的上部分使得互连层120变薄。导电部分(例如导电通路114，未单独展示但于图1A中绘示)从互连层120的表面120A暴露。根据一些实施例，可通过使用蚀刻操作(例如干式蚀刻或湿式蚀刻操作)而薄化互连层120。
在图2Q中，连接件150形成于互连层120的表面120A上。各自操作展示为图3中的工艺流程300的操作322。在一些实施例中，锡层最初可通过任何适合方法(例如蒸镀、电镀、打印、焊料转移或植球)形成于互连层120上。在已形成锡层之后，如所需般在焊接材料待塑形的处执行回焊操作。在一些实施例中，连接件150形成于侧120A上，侧120A与第一半导体裸片132所附接的侧120B相对。根据一些实施例，至少一个IPD 152放置于互连层120上方。IPD152连同互连层120的相同侧上的连接件150一起接合到一些导电通路114(未单独展示)。在一些实施例中，一些IPD 152放置于侧120A上，侧120A与第一半导体裸片132所附接的侧120B相对。在一些实施例中，IPD 152与各自第一半导体裸片132对准。在一些实施例中，放置于相对侧上的IPD 152的各者及IPD 134的各者布置于脱位位置中使得其跨互连层120彼此未对准。
在考虑到不同需求及应用时，考虑放置IPD 134及IPD 152的位置。例如，IPD 152以减小的互连长度与第一半导体裸片132垂直对准。因此，可改进电性质及制造成本。然而，当需要IPD(例如IPD 134)与第一半导体裸片132及第二半导体裸片140协同运作时，优选可将IPD 134安置于第一半导体裸片132的相同侧上以减小两个半导体裸片132与140之间的布线长度。此外，第一半导体裸片132的横向侧上的备用空间可容纳额外组件。因此，归因于较少IPD占据用于连接件150的空间，连接件150的安置密度可增加，而使封装结构100更紧凑。在一些实施例中，尽管第一半导体裸片132及IPD 134可具有不同高度，然其两者可皆接合到互连层120的相同侧(即，表面120B上)。
在图2R中，执行切割或单粒化操作。各自操作展示为图3中的工艺流程300的操作324。根据一些实施例，使用刀片160执行单粒化。根据一些实施例，使用激光160执行单粒化操作。在一些实施例中，对于离散封装裸片100-1及100-2的各者，作为单粒化操作的结果，囊封材料136的侧壁边缘136A与囊封材料148的侧壁边缘148A共面。
图2A到2M其后接着图4A到4E是根据一些实施例的制造半导体封装结构的另一方法的中间结构的剖面图。图2A到2M其后接着图4A到4E中展示的操作也示意性地绘示于图5中展示的工艺流程500中。在后续论述中，为简单起见，省略图2A到2M中展示的操作(对应于操作302到操作316)，而参考图5中的对应操作论述图4A到4E。
参考图4A，囊封材料402填充第一半导体裸片132与对应第二半导体裸片140之间的间隙。各自操作展示为图5中的工艺流程500的操作502。囊封材料402可为模塑料树脂，例如聚酰亚胺、PPS、PEEK、PES、耐热晶体树脂或其的组合。在一些实施例中，囊封材料402可与囊封材料136或148相同。操作308与操作502之间的差异可在于：在当前实施例的工艺流程500中，囊封材料402将施覆到第一半导体裸片132与第二半导体裸片140之间的间隙。在一些实施例中，囊封材料402填充第二半导体裸片140与囊封材料136之间的间隙。在一些实施例中，囊封材料402包围导电垫142及连接件144。第二半导体裸片140的其它表面(例如顶表面或横向表面)将未由囊封材料402覆盖。
在图4B中，移除衬底102及粘着层104。图4B的各自操作展示为图5中的工艺流程500的操作504，操作504类似于图3中的操作320。与操作320相比，操作504的差异可归因于引入带以承载半导体封装结构100的事实。根据一些实施例，也可利用由刚性材料制成的框架来固持所述带且支撑半导体封装结构100。在本实施例中，尚未完成的封装结构100的刚性可能不足以抵抗外部应力。在后续工艺期间，框架连同带可有助于增加半导体封装结构100的刚性。
图4C、图4D及图4E中的操作分别类似于图2P、图2Q及图2R中的操作。各自操作展示为图5中的工艺流程500的操作506及508。图4C到4E相较于图2P到2Q的主要差异在于引入带及(任选地)框架以支撑半导体封装结构100。
图2A到2L其后接着图6A到6F是根据一些实施例的制造半导体封装结构的又一方法的中间结构的剖面图。在后续论述中，为简单起见，省略图2A到2L中展示的操作(对应于操作302到操作314)，而参考图7中的对应操作论述图6A到6F。另外，在图7的操作302、304或306中使用的术语“衬底”及“粘着层”分别由术语“第一衬底”及“第一粘着层”取代，以与如稍后将介绍的其它操作中的第二衬底及第二粘着层区分。
参考图6A，第二粘着层602形成于第一半导体裸片132及囊封材料136上方。接着，第二衬底604放置于第二粘着层602上方。第二衬底604透过第二粘着层602接合到囊封材料136。图6A的各自操作展示为图7中的工艺流程700的操作702。根据一些实施例，第二粘着层602可包括类似于图2A中的(第一)粘着层104的材料。根据一些实施例，第二衬底604可包括类似于图2A中的(第一)衬底102的材料。
一旦第二衬底604接合到囊封材料136，第一衬底102及第一粘着层104便从半导体封装结构100释离。图6B的各自操作展示为图7中的工艺流程700的操作704。
在图6C中，连接件150及IPD 152形成于互连层120上方。图6C的各自操作展示为图7中的工艺流程700的操作706。用于形成连接件150及IPD 152的材料及工艺类似于关于图2P及图2Q或替代地图4C及图4D描述且绘示的材料及工艺。
随后，在图6D中，移除第二衬底604及第二粘着层602。图6D的各自操作展示为图7中的工艺流程700的操作708。此外，半导体封装结构100安置于带404上。根据一些实施例，向下薄化囊封材料136使得导电柱130暴露。
参考图6E，提供第二半导体裸片140且将其接合到导电柱130。图6E的各自操作展示为图7中的工艺流程700的操作710。在一些实施例中，第二半导体裸片140仅透过连接件144与导电柱130接触。在一些实施例中，未利用囊封材料包围连接件144。
参考图6F，执行切割或单粒化操作。图6F的各自操作展示为图7中的工艺流程700的操作712。用于形成连接件150及IPD 152的材料及工艺类似于关于图2R的描述且绘示的材料及工艺。
其中最初形成互连层且其后接着组件裸片的接合工艺的所提出的结构及方法包含数种优点。制造商可在制造封装结构的中间阶段中执行更多轮的完整性测试。因此，可在附接组件裸片之前检测连接故障(例如，短路或开路)。可节省将良好裸片与故障互连层接合所招致的成本。
另外，此提议可将具有不同厚度或高度的裸片容纳于互连层的相同侧上。此外，可同时执行组件裸片及互连层的工艺，且一旦完成便组合组件裸片及互连层。可进一步缩减制造周期。
与现有方法相比，根据一些实施例的组件裸片可经历较少热预算。可有效地减轻现有囊封操作中常见的裸片位移问题。此外，在将IPD集成到封装结构中时，在选择接合位置方面达到较大灵活性，因此增强电性能且减小占据面积。又，组件裸片可堆栈且接合于具有优选平坦度的载体衬底(例如基于玻璃的载体)上方。生产良率因此增加。
本揭露提供一种制造结构的方法。所述方法包括：提供衬底；在所述衬底上方形成互连层；在所述互连层上方形成多个导电垫；在所述互连层上方形成导电柱；将第一半导体裸片放置于所述导电垫上方，所述半导体裸片与所述导电柱间隔开；及将第二半导体裸片与所述导电柱接合。
本揭露提供一种制造结构的方法。所述方法包括：提供第一衬底；在所述第一衬底上方形成互连层；在所述互连层上方形成多个导电垫；将第一半导体裸片与所述多个导电垫接合；将第二衬底放置于与所述第一衬底相对的侧上在所述第一半导体裸片上方；从所述互连层的第一表面移除所述第一衬底；及在所述第一表面上形成连接件。
本揭露提供一种结构。所述结构包括互连层及所述互连层上方的多个导电柱。所述结构还包括与所述互连层接合的第一半导体裸片及与所述互连层接合的集成被动装置，其中所述集成被动装置放置于所述第一半导体裸片的相同侧上。另外，所述结构包括与所述导电柱接合的第二半导体裸片，及包围所述第一半导体裸片及所述集成被动装置的囊封材料。
前文概述数种实施例的特征使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，其可容易使用本揭露作为设计或修改其它工艺及结构的基础以实行本文介绍的实施例的相同目的及/或达成相同优点。所属领域的技术人员还应认识到，这些等效构造不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下进行各种改变、置换及更改。
符号说明
100 半导体封装结构
100-1 封装裸片
100-2 封装裸片
102 衬底/第一衬底
103 通孔
104 粘着层/第一粘着层
106 金属间介电(IMD)层/图案化介电层
106A 介电层顶表面的部分
108 晶种层
112 屏蔽层
113 通孔
114 金属通路/导电通路/导电构件
115 金属线/导电线/导电构件
116 金属间介电(IMD)层/金属间介电(IMD)材料/第二介电层
116A 介电层的顶表面
117 通孔
118 第二晶种层
120 互连层
120A 互连层的底表面/侧
120B 互连层的顶表面/侧
122 图案化光阻层/图案化光阻剂
123 通孔
124 金属通路/导电通路/导电构件
126 导电垫/测试垫
126A 垫
126B 导电垫
126C 导电垫
128 图案化光阻层/图案化光阻剂
130 导电柱
132 第一半导体裸片
132A 第一半导体裸片的顶表面
134 集成被动装置(IPD)
134A 集成被动装置(IPD)的顶表面
136 囊封材料
136A 囊封材料的侧壁边缘
140 第二半导体裸片
142 导电垫
144 连接件
148 囊封材料
148A 囊封材料的侧壁边缘
150 连接件
152 集成被动装置(IPD)
160 刀片/激光
300 工艺流程
302 操作
304 操作
306 操作
308 操作
310 操作
312 操作
314 操作
316 操作
318 操作
320 操作
324 操作
402 囊封材料
404 带
500 工艺流程
502 操作
504 操作
506 操作
508 操作
602 第二粘着层
604 第二衬底
700 工艺流程
702 操作
704 操作
706 操作
708 操作
710 操作
712 操作。

Claims (50)

1.一种制造半导体封装的方法，所述方法包括：
提供衬底；
在所述衬底上方形成互连层；
在所述互连层上方形成多个导电垫，所述导电垫包括至少一个测试垫；
在所述互连层上方形成多个导电柱，所述导电柱包括不同长度，所述导电柱立于所述互连层上；
在形成所述导电柱之后执行对所述互连层的第一测试；
将第一半导体裸片放置于所述导电垫上方，所述第一半导体裸片与所述导电柱间隔开；
囊封所述第一半导体裸片、所述导电柱和所述导电垫；
暴露所述第一半导体裸片的顶部表面和所述导电柱的顶部表面；
将第二半导体裸片透过连接件与所述导电柱接合；以及
薄化所述互连层以暴露所述互连层的导电部分。
2.根据权利要求1所述的方法，其进一步包括在形成所述互连层之前在所述衬底上方提供粘合剂层。
3.根据权利要求1所述的方法，其进一步包括：
在所述导电部分处形成电连接所述互连层的连接器。
4.根据权利要求1所述的方法，其进一步包括填充所述第一半导体裸片与所述第二半导体裸片之间的间隙。
5.根据权利要求4所述的方法，其进一步包括横向地囊封所述第二半导体裸片。
6.根据权利要求1所述的方法，其进一步包括在所述第一半导体裸片的同一侧上将集成无源装置电连接到所述互连层。
7.根据权利要求1所述的方法，其进一步包括在与所述第一半导体裸片相对的同一侧上将集成无源装置和连接器接合到所述互连层。
8.根据权利要求1所述的方法，其进一步包括在将所述第二半导体裸片与所述导电柱接合之前执行对所述互连层和所述第一半导体裸片的第二测试。
9.一种制造半导体封装的方法，所述方法包括：
提供第一衬底；
在所述第一衬底上方形成互连层；
在所述互连层上方形成多个导电垫，所述导电垫包括至少一个测试垫；
在所述互连层上方形成多个导电柱，所述导电柱包括不同长度，所述导电柱立于所述互连层上；
在形成所述导电柱之后，通过所述互连层上方的所述至少一个测试垫执行对所述互连层的第一测试；
将第一半导体裸片与所述导电垫接合；
以囊封材料囊封所述第一半导体裸片和所述导电垫；
暴露所述第一半导体裸片的顶部表面；
在与所述第一衬底相对的一侧上将第二衬底放置于所述第一半导体裸片上方及所述囊封材料上方；
从所述互连层的第一表面移除所述第一衬底；以及
在所述第一表面上形成连接器。
10.根据权利要求9所述的方法，其进一步包括：
移除所述第二衬底；
暴露所述导电柱；以及
将第二半导体裸片与所述导电柱接合。
11.根据权利要求10所述的方法，其进一步包括在将所述第二半导体裸片与所述导电柱接合的操作之后执行单粒化操作。
12.根据权利要求9所述的方法，其中所述第一衬底和所述第二衬底中的至少一者是选自玻璃、陶瓷或硅。
13.根据权利要求9所述的方法，其进一步包括在与所述第一半导体裸片相对的一侧上将集成无源装置接合到所述互连层。
14.一种制造半导体封装的方法，所述方法包括：
提供第一衬底；
在所述第一衬底上方形成互连层；
在所述互连层上方形成多个导电垫和多个导电柱，所述导电垫包括测试垫，所述导电柱包括不同长度，所述导电柱立于所述互连层上；
在形成所述导电柱之后，通过所述测试垫执行对所述互连层的第一测试；
响应于所述互连层通过所述第一测试而将第一半导体裸片与所述导电垫接合；
以囊封材料囊封所述第一半导体裸片、所述导电柱和所述导电垫；
暴露所述第一半导体裸片的顶部表面和所述导电柱的顶部表面；以及
将第二半导体裸片与所述经囊封第一半导体裸片接合。
15.根据权利要求14所述的方法，其中响应于对所述半导体裸片和所述导电垫的第二测试的结果为成功而执行囊封所述第一半导体裸片和所述导电垫。
16.根据权利要求14所述的方法，其中所述第二半导体裸片通过邻近于所述第一半导体裸片的由所述囊封材料囊封的所述导电柱电耦合到所述互连层。
17.一种制造半导体封装的方法，所述方法包括：
提供衬底；
在所述衬底上方形成粘合剂层；
在所述粘合剂层上方形成包括金属线和金属通孔的互连层；
在所述互连层上方形成多个导电垫，所述导电垫包括测试垫；
在所述互连层上方形成多个导电柱，所述导电柱包括不同长度，所述导电柱立于所述互连层上；
在形成所述导电柱之后，通过所述测试垫执行对所述互连层的第一测试；
将第一半导体裸片放置于所述导电垫上方，所述第一半导体裸片与所述导电柱间隔开；
囊封所述第一半导体裸片、所述导电柱和所述导电垫；
暴露所述第一半导体裸片的顶部表面和所述导电柱的顶部表面；
将第二半导体裸片透过连接件与所述导电柱接合；以及
移除所述衬底和所述粘合剂层以暴露所述互连层的导电部分。
18.根据权利要求17所述的方法，其进一步包括在所述导电部分处形成电连接所述互连层的连接器。
19.根据权利要求17所述的方法，其进一步包括填充所述第一半导体裸片与所述第二半导体裸片之间的间隙。
20.根据权利要求19所述的方法，其进一步包括横向地囊封所述第二半导体裸片。
21.根据权利要求17所述的方法，其进一步包括在所述第一半导体裸片的同一侧上将集成无源装置接合到所述互连层。
22.根据权利要求17所述的方法，其进一步包括在与所述第一半导体裸片相对的同一侧上将集成无源装置和连接器接合到所述互连层。
23.根据权利要求17所述的方法，其中所述测试垫邻近于所述第一半导体裸片。
24.根据权利要求17所述的方法，其进一步包括在将所述第二半导体裸片与所述导电柱接合之前通过所述测试垫执行对所述互连层和所述第一半导体裸片的第二测试。
25.一种制造半导体封装的方法，所述方法包括：
提供第一衬底；
在所述第一衬底上方形成互连层；
在所述互连层上方形成多个导电垫，所述导电垫包括测试垫；
在所述互连层上形成多个导电柱，所述导电柱包括不同长度，所述导电柱立于所述互连层上；
在形成所述导电柱之后，通过所述互连层上方的所述测试垫执行对所述互连层的第一测试；
将第一半导体裸片与所述导电垫接合；
以囊封材料囊封所述第一半导体裸片和所述导电垫；
暴露所述第一半导体裸片的顶部表面；
在与所述第一衬底相对的一侧上将第二衬底放置于所述第一半导体裸片上方及所述囊封材料上方；
从所述互连层的第一表面移除所述第一衬底；
薄化所述互连层以暴露所述互连层的导电部分；以及
在所述第一表面上形成连接器。
26.根据权利要求25所述的方法，其进一步包括：
移除所述第二衬底；
暴露所述导电柱；以及
将第二半导体裸片与所述导电柱接合。
27.根据权利要求26所述的方法，其进一步包括在将所述第二半导体裸片与所述导电柱接合之后执行单粒化操作。
28.根据权利要求25所述的方法，其中所述第一衬底和所述第二衬底中的至少一者是选自玻璃、陶瓷或硅。
29.根据权利要求25所述的方法，其进一步包括在与所述第一半导体裸片相对的一侧上将集成无源装置接合到所述互连层。
30.一种制造半导体封装的方法，所述方法包括：
提供第一衬底；
在所述第一衬底上方形成包括金属线和金属通孔的互连层；
在所述互连层上方形成多个导电垫和多个导电柱，所述导电垫包括测试垫，所述导电柱包括不同长度，所述导电柱立于所述互连层上；
在形成所述导电柱之后，通过所述测试垫执行对所述互连层的第一测试；
响应于所述互连层通过所述第一测试而将第一半导体裸片与所述导电垫接合；
以囊封材料囊封所述第一半导体裸片、所述导电垫和所述导电柱；
暴露所述第一半导体裸片的顶部表面和所述导电柱的顶部表面；以及
将第二半导体裸片与所述经囊封第一半导体裸片接合。
31.根据权利要求30所述的方法，其中响应于对所述半导体裸片和所述导电垫的第二测试的结果为成功而执行所述第一半导体裸片和所述导电垫的所述囊封。
32.根据权利要求30所述的方法，其中所述第二半导体裸片通过所述导电柱电耦合到所述互连层。
33.一种半导体封装，其包括：
互连层，其包括：
第一导电通路和第二导电通路，所述第一导电通路和所述第二导电通路包括铜；
第一导电垫，其放置于所述第一导电通路上方，所述第一导电垫经配置为接合垫，所述第一导电垫包括钨；
第二导电垫，其放置于所述第二导电通路上方，所述第二导电垫经配置为测试垫，所述第二导电垫包括钨；
电介质材料，其横向地包围所述第一导电通路和所述第二导电通路；以及
晶种层，其放置于所述电介质材料和所述第一导电通路之间及所述电介质材料和所述第二导电通路之间，所述晶种层包括钛；
多个导电柱，其在所述互连层上方；
第一半导体裸片，其通过所述第一导电垫接合到所述互连层；
集成无源装置，其通过所述第一导电垫接合到所述互连层，所述集成无源装置和所述第一半导体裸片放置于所述互连层的同一侧上；
第二半导体裸片，其电耦合到所述导电柱；以及
囊封材料，其包围所述第一半导体裸片、所述集成无源装置和所述导电柱，
其中，所述导电柱的各者延伸通过所述囊封材料，所述导电柱的各者的顶部表面与所述第一半导体裸片的顶部表面齐平，所述测试垫的顶部表面接触所述囊封材料。
34.根据权利要求33所述的半导体封装，其中所述囊封材料进一步横向地包围所述第二半导体裸片。
35.根据权利要求33所述的半导体封装，其进一步包括在与所述第一半导体裸片相对的一侧上接合到所述互连层的第一连接器。
36.根据权利要求35所述的半导体封装，其进一步包括在所述第一连接器的同一侧上接合到所述互连层的第二集成无源装置。
37.根据权利要求33所述的半导体封装，其中所述第二半导体裸片通过第二连接器电耦合到所述导电柱。
38.根据权利要求37所述的半导体封装，其中所述囊封材料包围所述第二连接器。
39.根据权利要求37所述的半导体封装，其中所述囊封材料填充所述第一半导体裸片、所述第二半导体裸片和所述第二连接器之间的空间。
40.根据权利要求33所述的半导体封装，其中所述互连层进一步包括第三导电垫，所述第三导电垫经电连接以形成面对所述第一半导体裸片的跨越所述互连层的上部表面的网状物。
41.根据权利要求40所述的半导体封装，其中所述第三导电垫包括电源端子和接地端子。
42.根据权利要求33所述的半导体封装，其中所述囊封材料覆盖所述集成无源装置的上部表面，同时暴露所述第一半导体裸片的上部表面。
43.根据权利要求33所述的半导体封装，其中所述囊封材料覆盖所述互连层的所述第二导电垫。
44.根据权利要求33所述的半导体封装，其中所述第二导电垫与所述导电柱间隔开。
45.一种半导体封装，其包括：
互连层，其包括：
介电层具有上部表面；
导电通路，其被所述介电层横向地包围，所述介电层的上部表面暴露所述导电通路；
第一导电垫，其覆盖所述导电通路的顶部表面；
第二导电垫，其与所述第一导电垫间隔开且经配置为测试垫；以及
第一晶种层，其放置于所述介电层和所述导电通路的侧壁和底部表面之间，
所述第一晶种层的顶部表面与所述介电层的上部表面齐平，所述第一晶种层包括钛；多个导电柱，其在所述互连层上方；
第二晶种层，其放置于所述互连层和所述导电柱之间，所述第二晶种层接触所述介电层的上部表面，所述第二晶种层包括钛；
第一半导体裸片，其与所述导电柱间隔开且接合到所述互连层；
第二半导体裸片，其与所述第一半导体裸片和所述导电柱间隔开且接合到所述互连层；
第三半导体裸片，其电耦合到所述导电柱；
第一电介质材料，其囊封所述第一半导体裸片和所述第二半导体裸片，所述第一电介质材料覆盖所述第二半导体裸片的上部表面且暴露所述第一半导体裸片的上部表面；以及
集成无源装置，其在与所述第一半导体裸片相对的一侧上接合到所述互连层，
其中，所述导电柱的各者延伸通过所述第一电介质材料，所述导电柱的各者的顶部表面与所述第一半导体裸片的顶部表面齐平，所述测试垫的顶部表面接触所述第一电介质材料。
46.根据权利要求45所述的半导体封装，其中所述第二半导体裸片包括集成无源装置。
47.根据权利要求45所述的半导体封装，其进一步包括连接器，所述连接器接合到与所述第一半导体裸片相对的所述互连层的表面。
48.根据权利要求45所述的半导体封装，其进一步包括囊封所述第三半导体裸片的第二电介质材料。
49.根据权利要求48所述的半导体封装，其中所述第二电介质材料填充所述第一电介质材料与所述第三半导体裸片之间的空间。
50.一种半导体封装，其包括：
互连层，其包括：
第一电介质材料具有上部表面；
导电通路，其被所述第一电介质材料横向地包围，所述第一电介质材料的上部表面暴露所述导电通路；
导电垫，其覆盖所述导电通路的顶部表面，所述导电垫经配置为测试垫；以及
第一晶种层，其放置于所述第一电介质材料和所述导电通路的侧壁和底部表面之间，所述第一晶种层的顶部表面与所述第一电介质材料的上部表面齐平，所述第一晶种层包括钛；多个导电柱，其在所述互连层上方，所述导电柱包括铜；
第二晶种层，其放置于所述互连层和所述导电柱之间，所述第二晶种层接触所述第一电介质材料的上部表面，所述第二晶种层包括钛；
第一半导体裸片，其与所述导电柱间隔开且接合到所述互连层；
第二半导体裸片，其与所述第一半导体裸片和所述导电柱间隔开且接合到所述互连层；
连接器，其在所述导电柱上方；
第三半导体裸片，其通过所述连接器电耦合到所述导电柱；
第二电介质材料，其囊封所述第一半导体裸片和所述第二半导体裸片，所述第二电介质材料覆盖所述第二半导体裸片的上部表面，且所述第二电介质材料的顶部表面与所述第一半导体裸片的上部表面齐平，所述测试垫的顶部表面接触所述第二电介质材料；以及
集成无源装置，其在与所述第一半导体裸片相对的一侧上接合到所述互连层，所述集成无源装置与所述第一半导体裸片重叠。
CN201710384201.XA 2016-05-31 2017-05-26 制造半导体封装的方法 Active CN107452725B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662343402P 2016-05-31 2016-05-31
US62/343,402 2016-05-31
US15/371,830 2016-12-07
US15/371,830 US9985006B2 (en) 2016-05-31 2016-12-07 Semiconductor structure and manufacturing method thereof

Publications (2)

Publication Number Publication Date
CN107452725A CN107452725A (zh) 2017-12-08
CN107452725B true CN107452725B (zh) 2021-12-21

Family

ID=60418242

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710384201.XA Active CN107452725B (zh) 2016-05-31 2017-05-26 制造半导体封装的方法

Country Status (3)

Country Link
US (3) US9985006B2 (zh)
CN (1) CN107452725B (zh)
TW (1) TWI720176B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017189224A1 (en) 2016-04-26 2017-11-02 Linear Technology Corporation Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US10741537B2 (en) * 2017-01-18 2020-08-11 Taiwan Semiconductor Manufacturing Coompany Ltd. Semiconductor structure and manufacturing method thereof
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
US10433425B1 (en) * 2018-08-01 2019-10-01 Qualcomm Incorporated Three-dimensional high quality passive structure with conductive pillar technology
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
KR102424641B1 (ko) * 2019-08-16 2022-07-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 패키지 및 그 형성 방법
US11322447B2 (en) 2019-08-16 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-sided routing in 3D SiP structure
US20210159182A1 (en) * 2019-11-22 2021-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture
US11342316B2 (en) * 2020-01-16 2022-05-24 Mediatek Inc. Semiconductor package
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
CN112133695B (zh) * 2020-09-07 2022-07-01 矽磐微电子(重庆)有限公司 系统级封装结构及其制作方法
KR20220033655A (ko) 2020-09-09 2022-03-17 삼성전자주식회사 반도체 패키지
CN112992805B (zh) * 2021-01-28 2022-09-27 日月光半导体制造股份有限公司 半导体封装装置及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1387256A (zh) * 2002-06-05 2002-12-25 威盛电子股份有限公司 覆晶芯片及覆晶构装基板
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
US20100078797A1 (en) * 2008-09-30 2010-04-01 Mcconnelee Paul System and method for pre-patterned embedded chip build-up
CN103681606A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 三维（3d）扇出封装机制
CN104505386A (zh) * 2014-12-30 2015-04-08 中国科学院微电子研究所 一种侧向互连的堆叠封装结构
US20150382463A1 (en) * 2014-06-30 2015-12-31 Lg Innotek Co., Ltd. Printed circuit board, package substrate, and method of fabricating the same

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW524030B (en) * 2000-10-02 2003-03-11 Matsushita Electric Ind Co Ltd Card-type recording medium and its manufacture method
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
US7898093B1 (en) * 2006-11-02 2011-03-01 Amkor Technology, Inc. Exposed die overmolded flip chip package and fabrication method
JP5005321B2 (ja) * 2006-11-08 2012-08-22 パナソニック株式会社 半導体装置
US8609463B2 (en) * 2007-03-16 2013-12-17 Stats Chippac Ltd. Integrated circuit package system employing multi-package module techniques
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8344512B2 (en) * 2009-08-20 2013-01-01 International Business Machines Corporation Three-dimensional silicon interposer for low voltage low power systems
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) * 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8878360B2 (en) * 2012-07-13 2014-11-04 Intel Mobile Communications GmbH Stacked fan-out semiconductor chip
US8963336B2 (en) * 2012-08-03 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US20160155723A1 (en) * 2014-11-27 2016-06-02 Chengwei Wu Semiconductor package
US9893017B2 (en) * 2015-04-09 2018-02-13 STATS ChipPAC Pte. Ltd. Double-sided semiconductor package and dual-mold method of making same
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
US9679801B2 (en) * 2015-06-03 2017-06-13 Apple Inc. Dual molded stack TSV package
KR101983186B1 (ko) * 2016-12-16 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10529645B2 (en) * 2017-06-08 2020-01-07 Xilinx, Inc. Methods and apparatus for thermal interface material (TIM) bond line thickness (BLT) reduction and TIM adhesion enhancement for efficient thermal management

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1387256A (zh) * 2002-06-05 2002-12-25 威盛电子股份有限公司 覆晶芯片及覆晶构装基板
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure
US20100078797A1 (en) * 2008-09-30 2010-04-01 Mcconnelee Paul System and method for pre-patterned embedded chip build-up
CN103681606A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 三维（3d）扇出封装机制
US20150382463A1 (en) * 2014-06-30 2015-12-31 Lg Innotek Co., Ltd. Printed circuit board, package substrate, and method of fabricating the same
CN104505386A (zh) * 2014-12-30 2015-04-08 中国科学院微电子研究所 一种侧向互连的堆叠封装结构

Also Published As

Publication number Publication date
US20180269189A1 (en) 2018-09-20
TW201743422A (zh) 2017-12-16
TWI720176B (zh) 2021-03-01
US10971483B2 (en) 2021-04-06
US20190148347A1 (en) 2019-05-16
US20170345804A1 (en) 2017-11-30
US9985006B2 (en) 2018-05-29
CN107452725A (zh) 2017-12-08
US10163876B2 (en) 2018-12-25

Similar Documents

Publication Publication Date Title
CN107452725B (zh) 制造半导体封装的方法
US11239157B2 (en) Package structure and package-on-package structure
US11804457B2 (en) Package structure and manufacturing method thereof
US10943889B2 (en) Semiconductor device and method of manufacture
CN107622982B (zh) 芯片封装结构及其制造方法
CN110034106B (zh) 封装结构及其制造方法
US7326592B2 (en) Stacked die package
US8367466B2 (en) Manufacturing stacked semiconductor device
CN115224013A (zh) 芯片封装结构
CN111052371A (zh) 具有横向偏移堆叠的半导体裸片的半导体装置
US11749651B2 (en) Semiconductor package and manufacturing method thereof
TWI736229B (zh) 封裝結構、疊層封裝結構及其製作方法
CN111834314B (zh) 封装结构及其制造方法
US10679958B2 (en) Methods of manufacturing a multi-device package
CN110610907A (zh) 半导体结构和形成半导体结构的方法
US20220392884A1 (en) Integrated Circuit Package and Method
CN111403368A (zh) 半导体封装体
CN110854093A (zh) 一种三维叠层封装结构及其制造方法
TW201705390A (zh) 多元件封裝體與其製備方法
TW202243175A (zh) 半導體封裝及製造半導體封裝的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant