KR20220033655A - 반도체 패키지 - Google Patents

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KR20220033655A
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chip
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region
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김민정
석경림
이석현
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삼성전자주식회사
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/29299—Base material
    • H01L2224/2939—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 재배선 기판; 및 상기 칩 영역의 상기 재배선 기판 상에 배치되는 반도체 칩을 포함하되, 상기 재배선 기판은: 수직적으로 적층된 복수의 절연층들; 상기 칩 영역에서, 상기 절연층들 내에 각각 제공되는 재배선 패턴들; 및 상기 에지 영역에서, 상기 재배선 패턴들 중 적어도 어느 하나와 동일한 레벨에 위치하는 재배선 테스트 패턴을 포함할 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술뿐만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 보다 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 재배선 기판; 및 상기 칩 영역의 상기 재배선 기판 상에 배치되는 반도체 칩을 포함하되, 상기 재배선 기판은: 수직적으로 적층된 복수의 절연층들; 상기 칩 영역에서, 상기 절연층들 내에 각각 제공되는 재배선 패턴들; 및 상기 에지 영역에서 상기 재배선 패턴들 중 적어도 어느 하나와 동일한 레벨에 위치하는 재배선 테스트 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상의 재배선 기판으로서, 상기 재배선 기판은 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 것; 상기 칩 영역에서 상기 재배선 기판 상에 배치되는 제 1 반도체 칩; 상기 칩 영역에서 상기 제 1 반도체 칩과 이격되어 상기 재배선 기판 상에 배치되며, 수직적으로 적층된 복수 개의 메모리 칩들을 포함하는 제 2 반도체 칩; 상기 재배선 기판 상에서 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮는 몰딩막; 상기 재배선 기판과 상기 제 1 반도체 칩 사이에 그리고 상기 재배선 기판과 상기 제 2 반도체 칩을 사이에 연결된 제 1 연결 단자들; 상기 패키지 기판과 상기 재배선 기판 사이에 연결된 제 2 연결 단자들; 및 상기 패키지 기판 상에서 상기 재배선 기판, 상기 제 1 반도체 칩, 및 상기 제 2 반도체 칩을 덮는 방열 구조체를 포함하되, 상기 재배선 기판은 수직적으로 적층된 복수의 절연층들, 상기 칩 영역에서 상기 절연층들 내에 각각 제공되는 제 1 재배선 패턴들, 및 상기 에지 영역에서 상기 절연층들 중 적어도 어느 하나 내에 제공되는 제 2 재배선 패턴을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 캐리어 기판을 제공하는 것; 상기 캐리어 기판 상에 수직적으로 적층된 복수의 재배선층들을 포함하는 재배선 기판을 형성하되, 상기 재배선층들 각각은 절연층 및 재배선 패턴들을 포함하는 것; 상기 재배선 기판 상에 반도체 칩을 실장하는 것; 상기 반도체 칩을 덮는 몰딩막을 형성하는 것; 및 상기 스크라이브 라인 영역을 따라 상기 몰딩막 및 상기 재배선 기판을 절단하는 것을 포함하되, 상기 복수의 재배선층들 중 적어도 어느 하나는 상기 칩 영역에 제공되는 재배선 테스트 패턴들 및 상기 재배선 테스트 패턴들과 연결되며 상기 스크라이브 라인 영역에 제공되는 테스트 패드들을 포함하고, 상기 재배선 기판을 형성하는 것은, 상기 테스트 패드들을 통해 상기 재배선층들 중 적어도 어느 하나에 대한 테스트 공정을 수행하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 재배선 패턴들과 함께 재배선 테스트 패턴들을 형성하므로, 재배선 기판 상에 반도체 칩들을 부착하기 전에 재배선 기판의 불량 여부를 판단할 수 있다. 따라서, 재배선 기판을 포함하는 반도체 패키지의 신뢰성 및 수율을 높일 수 있으며, 반도체 패키지의 제조 비용을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 제조하는데 이용되는 재배선층을 포함하는 기판을 나타낸다.
도 2a 및 도 2b는 도 1의 P1 부분을 확대한 도면들이다.
도 3은 도 2a의 P2 부분을 확대한 도면이다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다.
도 5 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 따라 제조된 반도체 패키지의 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지 모듈의 개략적인 평면도이다.
도 11a 및 도 11b는 도 10의 P3 부분을 확대한 도면들이다.
도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 패키지 모듈의 단면도들로서, 도 10의 A-A' 선 및 B-B' 선을 따라 자른 단면들이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지 모듈의 단면도로서 도 10의 B-B' 선을 따라 자른 단면이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 패키지 모듈의 단면도들로서, 도 10의 A-A' 선 및 B-B' 선을 따라 자른 단면들이다.
도 15는 도 18, 도 19, 및 도 20은 본 발명의 다양한 실시예들에 따른 반도체 패키지의 단면도들이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 제조하는데 이용되는 재배선층을 포함하는 기판을 나타낸다. 도 2a 및 도 2b는 도 1의 P1 부분을 확대한 도면들이다. 도 3은 도 2a의 P2 부분을 확대한 도면이다.
도 1 및 도 2a를 참조하면, 기판(W)은 반도체 칩이 실장되는 칩 영역들(CR) 및 칩 영역들(CR) 사이의 스크라이브 라인(scribe line) 영역을 포함할 수 있다. 칩 영역들(CR)은 제 1 방향(D1) 및 제 1 방향(D1)에 수직하는 제 2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 스크라이브 라인 영역(SR)은 제 1 방향(D1) 및 제 2 방향(D2)으로 연장될 수 있으며, 각각의 칩 영역들(CR)을 둘러쌀 수 있다. 기판(W)은 스크라이브 라인 영역(SR)과 칩 영역들(CR) 사이에 에지(edge) 영역들(ER)을 더 포함할 수 있다. 에지 영역들(ER)은 칩 영역들(CR)을 각각 둘러쌀 수 있다.
기판(W)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다.
기판(W)의 칩 영역들(CR)에 수직적으로 적층된 복수의 재배선층들이 형성될 수 있다. 재배선층들 각각은 절연층 및 재배선 패턴들을 포함할 수 있다. 재배선층은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 재배선층은 예를 들면, 전원 및 접지 패턴들, 입출력 신호 패턴들을 포함할 수 있다. 여기서, 전원 및 접지 패턴들은 전원 및 접지 전압이 제공되는 재배선 패턴들일 수 있다. 입출력 신호 패턴들은 데이터 신호들 및 제어 신호가 제공되는 재배선 패턴들일 수 있다.
도 2a 및 도 2b를 참조하면, 칩 영역들(CR) 중 적어도 하나에 테스트 패턴 그룹들(TG)이 제공될 수 있다. 테스트 패턴 그룹들(TG)은 칩 영역들(CR)마다 제공될 수도 있다.
테스트 패턴 그룹들(TG) 각각은 재배선층들의 전기적 특성을 테스트하는데 이용되는 재배선 테스트 패턴들(PT)을 포함할 수 있다. 일 예로, 재배선 테스트 패턴들(PT)은 재배선층의 개방(open) 또는 단락(short) 상태, 저항, 커패시턴스 등을 테스트하는데 사용될 수 있다.
테스트 패턴 그룹들(TG) 중 적어도 하나의 재배선 테스트 패턴들(PT)이 스크라이브 라인 영역(SR)에 위치하는 테스트 패드들(TP)과 연결될 수 있다. 일 예로, 도 2a를 참조하면, 칩 영역(CR)의 양측에서 테스트 패턴 그룹들(TG)이 각각 제공될 수 있으며, 스크라이브 라인 영역(SR)에 위치하는 테스트 패드들(TP)이 테스트 패턴 그룹들(TG) 중 어느 하나와 연결될 수 있다. 다른 예로, 도 2b를 참조하면, 테스트 패드들(TP)이 테스트 패턴 그룹들(TG) 각각에 연결될 수 있다.
보다 상세하게, 도 3을 참조하면, 재배선 테스트 패턴들(PT)은 재배선층의 재배선 패턴들과 실질적으로 동일한 선폭, 간격, 및 두께를 가질 수 있다. 재배선 테스트 패턴들(PT)은 에지 영역(ER) 및 이와 인접한 칩 영역(CR)에 배치될 수 있으며, 테스트 패드들(TP)은 스크라이브 라인 영역(SR)에 배치될 수 있다. 이와 달리, 테스트 패드들(TP)은 에지 영역(ER)에 배치될 수도 있다. 재배선 테스트 패턴들(PT)은 칩 영역(CR)에서 에지 영역(ER)으로 연장될 수 있으며, 재배선 테스트 패턴들(PT)의 끝단들에 테스트 패드들(TP)이 연결될 수 있다.
테스트 패드들(TP) 각각은 제 1 방향(D1)으로 약 40㎛ 내지 60㎛의 가로 폭(W1) 및 제 2 방향(D2)으로 약 40㎛ 내지 60㎛의 세로 폭(W2)을 가질 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 순서도이다. 도 5 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 9a 및 도 9b는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 따라 제조된 반도체 패키지의 단면도들이다.
도 4 및 도 5를 참조하면, 제 1 캐리어 기판(W1)이 제공될 수 있다(S10). 제 1 캐리어 기판(W1)은 유리 기판일 수 있다.
제 1 캐리어 기판(W1)은, 도 1을 참조하여 설명한 바와 같이, 칩 영역들(CR) 및 칩 영역들(CR) 사이의 스크라이브 라인 영역(SR)을 포함할 수 있다. 또한, 제 1 캐리어 기판(W1)은 칩 영역들(CR)과 스크라이브 라인 영역(SR) 사이에 에지 영역들(ER)을 포함할 수 있다.
제 1 캐리어 기판(W1) 상에 복수의 재배선층들이 형성될 수 있다(S20). 일 예로, 제 1 캐리어 기판(W1) 상에 제 1 내지 제 4 재배선층들이 차례로 형성될 수 있다. 제 1 재배선층과 제 1 캐리어 기판(W1) 사이에 접착층(ADL)이 개재될 수 있다.
상세하게, 제 1 캐리어 기판(W1) 상에 제 1 재배선층이 형성될 수 있다. 제 1 재배선층을 형성하는 것은, 접착층 상에 제 1 절연층(10)을 형성하는 것 및 제 1 절연층(10) 상에 제 1 재배선 패턴들(11), 제 1 재배선 테스트 패턴들(PTa), 및 제 1 테스트 패드들(TPa)을 형성하는 것을 포함할 수 있다. 제 1 절연층(10)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정을 이용하여 형성될 수 있다. 제 1 절연층(10)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 제 1 절연층(10)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수도 있다.
제 1 재배선 패턴들(11)은 칩 영역들(CR) 각각에 형성될 수 있다. 제 1 재배선 패턴들(11) 각각은 제 1 절연층(10)을 관통하는 비아 부분 및 비아 부분과 연결되며, 제 1 절연층(10) 상에 배치되는 배선 부분을 포함할 수 있다.
제 1 재배선 패턴들(11)을 형성하는 것은, 제 1 절연층(10)을 관통하여 금속 패드들을 노출시키는 비아 홀들을 형성하는 것, 비아 홀들을 갖는 제 1 절연층(10)의 표면에 금속 씨드막을 형성하는 것, 금속 씨드막 상에 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴에 노출된 금속 씨드막 상에 도금 방법을 이용하여 금속 패턴을 형성하는 것, 및 금속 패턴을 식각 마스크로 이용하여 금속 씨드막을 선택적으로 식각하는 것을 포함할 수 있다. 금속 씨드막은 전해 도금법, 무전해 도금법, 스퍼터링법과 같은 박막 증착 방법으로 형성될 수 있다. 금속 씨드막은, 예를 들어, 크롬(Cr), 티타늄(Ti), 구리(Cu), 구리(Cu), 니켈(Ni), 주석(Sn) 또는 이들의 합금으로 형성될 수 있다. 금속 패턴은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
나아가, 제 1 재배선 패턴들(11)을 형성시, 칩 영역(CR)에서 제 1 재배선 테스트 패턴들(PTa)의 일부와 중첩되는 더미 재배선 패턴(DM)이 제공될 수도 있다. 테스트 패드들(TP)은 더미 재배선 패턴들(DM)로부터 약 25㎛ 내지 40㎛ 거리만큼 이격될 수 있다. 제 1 재배선 패턴들(11)은 언더 범프 금속(UBM) 패턴들을 포함할 수 있다.
제 1 재배선 패턴들(11), 제 1 재배선 테스트 패턴들(PTa), 및 제 1 테스트 패드들(TPa)은 동시에 형성될 수 있다. 제 1 재배선 테스트 패턴들(PTa)은 제 1 재배선 패턴들(11)의 특성 및 공정 평가를 위해 제 1 재배선 패턴들(11)과 실질적으로 동일한 선폭, 간격, 및 두께를 가질 수 있다.
제 1 재배선 테스트 패턴들(PTa)은 제 1 재배선 패턴들(11)과 이격되어 칩 영역(CR)에 형성될 수 있으며, 제 1 테스트 패드들(TPa)은 스크라이브 라인 영역(SR)에 형성되며, 제 1 재배선 테스트 패턴들(PTa)로부터 연결될 수 있다. 제 1 재배선 패턴들(11), 제 1 재배선 테스트 패턴들(PTa), 및 제 1 테스트 패드들(TPa)은 도 3에 도시된 바와 같이 형성될 수 있다.
제 1 재배선층을 형성한 후, 테스트 장치를 사용하여 제 1 재배선층의 제 1 테스트 패드들(TPa)을 통해 1차 재배선 테스트 공정이 수행될 수 있다(S30). 1차 재배선 테스트 공정은 제 1 재배선 패턴들(11)을 평가하는데 이용될 수 있다. 구체적으로 프로브 카드의 프로브 핀들을 제 1 테스트 패드들(TPa)에 접촉하여 제 1 재배선 테스트 패턴들(PTa)의 개방 또는 단락을 평가할 수 있다.
도 4 및 도 6을 참조하면, 1차 재배선 테스트 공정 후, 제 1 재배선층 상에 제 2 및 제 3 재배선층들이 차례로 형성될 수 있다.
제 2 재배선층을 형성하는 것은 제 1 재배선층 상에 제 2 절연층(20)을 형성하는 것 및 제 2 절연층(20) 상에 제 2 재배선 패턴들(21)을 형성하는 것을 포함할 수 있다.
제 2 재배선 패턴들(21)을 형성하는 것은 제 1 재배선 패턴들(11)을 형성하는 것과 실질적으로 동일할 수 있다. 제 2 재배선 패턴들(21)을 형성시 제 1 재배선 테스트 패턴들 상에 더미 재배선 패턴(DM)이 형성될 수 있다.
제 2 재배선층 상에 제 3 재배선층이 형성될 수 있으며, 제 3 재배선층을 형성하는 것은, 제 2 절연층(20) 상에 제 3 절연층(30)을 형성하는 것 및 제 3 절연층(30) 상에 제 3 재배선 패턴들(31), 제 2 재배선 테스트 패턴들(PTb), 및 제 2 테스트 패드들(TPb)을 형성하는 것을 포함할 수 있다.
제 3 재배선 패턴들(31) 및 제 2 재배선 테스트 패턴들(PTb)이 칩 영역들(CR) 각각에 형성될 수 있으며, 제 2 재배선 테스트 패턴들(PTb)과 연결된 제 2 테스트 패드들(TPb)은 스크라이브 라인 영역(SR)에 형성될 수 있다. 제 2 재배선 테스트 패턴들(PTb)은 제 3 재배선 패턴들(31)의 특성 및 공정 평가를 위해 제 3 재배선 패턴들(31)과 실질적으로 동일한 선폭, 간격, 및 두께를 가질 수 있다.
제 3 재배선층을 형성한 후, 제 3 재배선층의 제 2 테스트 패드들(TPb)을 통해 2차 재배선 테스트 공정이 수행될 수 있다(S30). 2차 재배선 테스트 공정은 제 3 재배선 패턴들(31)을 평가하는데 이용될 수 있다.
도 4 및 도 7을 참조하면, 2차 재배선 테스트 공정 후, 제 3 재배선층 상에 제 4 절연층 및 제 4 재배선 패턴들(41)을 포함하는 제 4 재배선층이 형성될 수 있다. 이에 따라, 제 1 내지 제 4 재배선층들을 포함하는 재배선 기판(300)이 형성될 수 있다. 일 예에서, 재배선 기판(300)은 제 1 내지 제 4 재배선층들을 포함하는 것으로 설명하였으나, 본 발명은 이에 제한되지 않으며, 재배선층들의 수는 반도체 패키지 종류에 따라 달라질 수 있다. 재배선 기판(300)은 상면에 복수의 상부 접속 패드들을 가질 수 있으며, 하면에 복수의 하부 접속 패드들을 가질 수 있다.
일 예로, 제 1 및 제 3 재배선 패턴들(11, 31)은 전원 전압 또는 접지 전압이 인가되는 층일 수 있으며, 제 2 및 제 4 재배선 패턴들(21, 41)은 데이터 및 제어 신호들이 제공되는 층일 수 있다.
일 예에서, 제 1 및 제 3 재배선층들에 제 1 및 제 2 재배선 테스트 패턴들(PTa, PTb)이 형성되는 것으로 설명하였으나, 본 발명은 이에 제한되지 않으며, 제 1 내지 제 4 재배선층들마다 재배선 테스트 패턴들 및 테스트 패드들이 형성될 수도 있다.
계속해서, 도 4 및 도 7을 참조하면, 재배선 기판(300) 상에 반도체 칩들(100, 200)이 본딩될 수 있다(S40).
반도체 칩들(100, 200)은 재배선 기판(300)의 칩 영역들(CR) 상에 각각 제 1 연결 단자들(150)을 통해 부착될 수 있다. 반도체 칩들(100, 200)은 재배선 기판(300) 상에 복수 개의 행들 및 열들을 따라 2차원적으로 부착될 수 있다. 실시예들에 따르면, 반도체 칩들(100, 200)은 제 1 및 제 2 재배선 테스트 패턴들(PTa, PTb) 및 더미 재배선 패턴들(DM)과 오버랩되지 않을 수 있다.
이어서, 재배선 기판(300) 상에 반도체 칩들(100, 200)을 덮는 몰딩막(120)이 형성될 수 있다(S50).
몰딩막(330)은 재배선 기판(300) 상에서 반도체 칩들(100, 200)의 상면들을 덮도록 도포한 후, 반도체 칩들(100, 200)의 상면들이 노출되도록 몰딩막(330)에 대한 박형화 공정이 수행될 수 있다. 몰딩막(330)은 반도체 칩들(100, 200) 사이를 채울 수 있다. 몰딩막(330)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다. 몰딩막(330)에 대한 박형화 공정으로는 그라인딩, 화학기계적 연마, 혹은 에칭 공정이 수행될 수 있다.
도 4 및 도 8을 참조하면, 반도체 칩들(100, 200)의 상면들에 제 2 캐리어 기판(W2)이 제공될 수 있다. 제 2 캐리어 기판(W2)은 접착막으로 이용하여 반도체 칩들(100, 200)의 상면들 및 몰딩막(330) 상면에 부착될 수 있다.
제 2 캐리어 기판(W2)을 부착한 후, 재배선 기판(300) 하면의 접착막(ADL)을 제거함으로써 제 1 캐리어 기판(W1)이 제거될 수 있다. 이에 따라 재배선 기판(300)의 하부 접속 패드들이 노출될 수 있다.
이어서, 재배선 기판(300)의 하부 접속 패드들에 제 2 연결 단자들(350)이 부착될 수 있다(S70). 제 2 연결 단자들(350)은 제 1 내지 제 4 재배선 패턴들(11, 21, 31, 41)을 통해 재배선 기판(300)의 상부 접속 패드들과 전기적으로 연결될 수 있다. 제 2 연결 단자들(350)은 주석, 납, 구리 등으로 형성된 솔더 볼들일 수 있다.
제 2 연결 단자들(350)을 형성한 후, 제 2 연결 단자들(350)을 보호하는 보호 필름(PL)이 재배선 기판(300)의 하면에 부착될 수 있다.
이어서, 컷팅 장치(BL)를 이용하여 재배선 기판(300)의 스크라이브 라인 영역(SR)을 따라 몰딩막(330) 및 재배선 기판(300)이 절단될 수 있다(S80).
컷팅 공정을 수행하여 재배선 기판(300)의 칩 영역들(CR)이 개별적으로 분리되어 반도체 패키지들이 형성될 수 있다. 여기서, 컷팅 공정은 쏘잉 블레이드) 또는 레이저(laser)가 이용될 수 있다.
일 예에서, 제 1 및 제 2 테스트 패드들(TPa, TPb)이 스크라이브 라인 영역(SR)에 위치하는 경우, 컷팅 공정시 제 1 및 제 2 테스트 패드들(TPa, TPb)이 제 1 및 제 2 재배선 테스트 패턴들(PTa, PTb)과 분리될 수 있다. 이에 따라, 제 1 및 제 2 재배선 테스트 패턴들(PTa, PTb)의 단부들이 에지 영역들(ER)에 잔류할 수 있다. 즉, 도 9a를 참조하면, 컷팅 공정시 스크라이브 라인 영역(SR)에서 제 1 내지 제 4 절연층들(10, 20, 30, 40)과 제 1 및 제 2 재배선 테스트 패턴들(PTa, PTb)이 컷팅되므로, 제 1 및 제 2 재배선 테스트 패턴들(PTa, PTb)의 측벽들이 제 1 내지 제 4 절연층들(10, 20, 30, 40)의 측벽들과 수직적으로 정렬될 수 있다.
다른 예로, 제 1 및 제 2 테스트 패드들(TPa, TPb)이 에지 영역(ER)에 위치하는 경우, 도 9b에 도시된 바와 같이, 컷팅 공정 후 제 1 및 제 2 테스트 패드들(TPa, TPb)이 에지 영역(ER)에 잔류할 수 있다.
도 9a 및 도 9b를 참조하면, 개별적으로 분리된 각 반도체 패키지는 패키지 기판(500) 상에 실장될 수 있다.
패키지 기판(500)은 상부 접속 패드들(511), 외부 접속 패드들(513), 및 내부 배선들(521)을 포함할 수 있다. 재배선 기판(300)의 하면에 부착된 제 2 연결 단자들(350)이 패키지 기판(500)의 상부 접속 패드들(511)에 부착될 수 있다.
반도체 패키지를 패키지 기판(500) 상에 실장한 후, 재배선 기판(300)과 패키지 기판(500) 사이에 언더필막이 채워질 수 있다. 언더필막은 제 2 연결 단자들(350)) 사이를 채울 수 있다. 언더필막은 예를 들면 열경화성 수지 또는 열경화성 수지를 포함할 수 있다.
외부 접속 단자들(550)이 패키지 기판(500)의 외부 접속 패드들(513)에 부착될 수 있다. 외부 접속 단자들(550)로서 볼 그리드 어레이(ball grid array; BGA)가 제공될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지 모듈의 개략적인 평면도이다. 도 11a 및 도 11b는 도 10의 P3 부분을 확대한 도면들이다. 도 12a 및 도 12b는 본 발명의 실시예들에 따른 반도체 패키지 모듈의 단면도들로서, 도 10의 A-A' 선 및 B-B' 선을 따라 자른 단면들이다. 도 13은 본 발명의 실시예들에 따른 반도체 패키지 모듈의 단면도로서 도 10의 B-B' 선을 따라 자른 단면이다.
도 10, 도 12a, 및 도 12b를 참조하면, 반도체 패키지 모듈은 제 1 및 제 2 반도체 칩들(100, 200), 재배선 기판(300), 패키지 기판(500), 및 방열 구조체(600)를 포함할 수 있다.
재배선 기판(300)은 앞서 설명한 바와 같이, 칩 영역(CR) 및 칩 영역(CR) 둘레의 에지 영역(ER)을 포함할 수 있다. 제 1 및 제 2 반도체 칩들(100, 200)이 칩 영역(CR)에서 재배선 기판(300)의 상면에 배치될 수 있다.
제 1 반도체 칩(100)은 그 하면에 하부 칩 패드들(111)을 가질 수 있다. 제 1 반도체 칩(100)은 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 중앙 처리 유닛(CPU; Central Processing Unit), 그래픽 처리 유닛(GPU; (Graphic Processing Unit), 모바일 어플리케이션, 또는 DSP(digital signal processor) 등의 프로세서를 포함하는 로직 칩일 수 있다. 제 1 반도체 칩(100)은 약 700㎛ 내지 775㎛의 두께 범위를 가질 수 있다.
제 2 반도체 칩들(200)은 제 1 반도체 칩(100)과 이격되어 재배선 기판(300) 상에 배치될 수 있다. 제 2 반도체 칩들(200) 각각은 수직적으로 적층된 복수 개의 메모리 칩들(210)을 포함할 수 있다. 복수 개의 메모리 칩들(210)은 상하부 칩 패드들(221, 223), 칩 관통 비아들(223) 및 연결 범프들(230)을 통해 전기적으로 연결될 수 있다. 메모리 칩들(210)은 그 측벽들이 정렬되도록 재배선 기판(300) 상에 적층될 수 있다. 메모리 칩들(210) 사이에 각각 접착막(235)이 제공될 수 있다. 접착막(235)은 예를 들어, 절연성 물질을 포함하는 폴리머 테이프일 수 있다. 접착막(235)은 연결 범프들(230) 사이에 개재되어, 연결 범프들(230) 간에 전기적 쇼트의 발생을 방지할 수 있다.
제 1 및 제 2 반도체 칩들(100, 200)은 제 1 연결 단자들(150)을 통해 재배선 기판(300)과 연결될 수 있다. 제 1 연결 단자들(150)이 제 1 및 제 2 반도체 칩들(100, 200)의 하부 칩 패드들(111, 221)과 재배선 기판(300)의 상부 접속 패드들 사이에 부착될 수 있다. 제 1 연결 단자들(150)은 솔더볼, 도전 범프, 및 도전 필라 중 적어도 하나일 수 있다. 제 1 연결 단자들(150)은 구리, 주석 및 납 중 적어도 하나를 포함할 수 있다. 제 1 연결 단자들(150)은 예를 들어, 약 30㎛의 내지 70㎛의 두께를 가질 수 있다.
몰딩막(330)이 재배선 기판(300) 상에서 제 1 및 제 2 반도체 칩들(100, 200)을 덮을 수 있다. 몰딩막(330)의 측벽은 재배선 기판(300)의 측벽에 정렬될 수 있다. 몰딩막(330)의 상면은 제 1 및 제 2 반도체 칩들(100, 200)의 상면들과 실질적으로 공면을 이룰 수 있다. 몰딩막(330)은 절연성 폴리머, 예를 들어, 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
제 1 반도체 칩(100)과 재배선 기판(300) 사이, 그리고, 제 2 반도체 칩들(200)과 재배선 기판(300) 사이에 제 1 언더필막이 개재될 수 있다. 제 1 언더필막은 제 1 연결 단자들(150) 사이를 채울 수 있다. 제 1 언더필막은 예를 들면 열경화성 수지 또는 광경화성 수지를 포함할 수 있다. 제 1 언더필막은 무기 필러 또는 유기 필러를 더 포함할 수 있다. 다른 예에서, 제 1 언더필막은 생략될 수도 있으며, 제 1 및 제 2 반도체 칩들(100, 200)의 하면들과 재배선 기판(300) 사이에 몰딩막(330)이 채워질 수도 있다.
재배선 기판(300)은 패키지 기판(500) 상에 배치될 수 있으며, 제 2 연결 단자들(350)을 통해 패키지 기판(500)과 연결될 수 있다. 재배선 기판(300)은 칩 영역(CR) 및 칩 영역(CR) 둘레의 에지 영역(ER)을 포함할 수 있다. 제 1 및 제 2 반도체 칩들(100, 200)은 재배선 기판(300)의 칩 영역(CR)에 배치될 수 있다.
재배선 기판(300)은 제 1 및 제 2 반도체 칩들(100, 200)과 인접하는 상면(300a) 및 상면(300a)에 대향하는 하면(300b)을 가질 수 있다. 재배선 기판(300)은 앞서 설명한 바와 같이, 차례로 적층된 복수 개의 절연층들(310, 320, 330, 340) 및 각 절연층(310, 320, 330, 340) 내의 재배선 패턴들(311, 321, 331, 341)을 포함할 수 있다.
실시예들에서, 재배선 기판(300)은 앞서 도 2a 및 도 2b를 참조하여 설명한 바와 같이, 적어도 하나의 테스트 패턴 그룹(TG)을 포함할 수 있다. 테스트 패턴 그룹(TG)은, 제 1 및 제 2 반도체 칩들(100, 200)과 이격되어 오버랩되지 않을 수 있다. 일 예로, 테스트 패턴 그룹들(TG)이 제 1 반도체 칩(100)의 양측 그리고 제 2 반도체 칩들(200) 사이에 제공될 수 있다.
재배선 기판(300)은, 앞서 도 5 내지 도 9a를 참조하여 설명한 바와 같이, 제 1 내지 제 4 재배선층들을 포함할 수 있으며, 제 1 내지 제 4 재배선층들 각각에서 재배선 패턴들(311, 321, 331, 341)을 포함할 수 있다. 또한, 제 1 및 제 3 재배선층들에서 재배선 테스트 패턴들(PTa, PTb)을 포함할 수 있다. 앞서 도 4 내지 도 9b를 참조하여 설명한 바와 같이, 재배선 테스트 패턴들(PTa, PTb)은 칩 영역(CR)의 재배선 패턴들(311, 321, 331, 341)과 동시에 형성될 수 있다. 이에 따라, 재배선 테스트 패턴들(PTa, PTb)은 재배선 패턴들(311, 321, 331, 341)과 실질적으로 동일한 선폭, 간격, 및 두께를 가질 수 있다.
한편, 도 13에 도시된 실시예에 따르면, 재배선 기판(300)은 제 1 내지 제 4 재배선층들 각각에서 제 1 내지 제 4 재배선 패턴들(311, 321, 331, 341) 및 제 1 내지 제 4 재배선 테스트 패턴들(PT)을 포함할 수 있다. 이에 따라, 재배선 기판을 형성시 제 1 내지 제 4 재배선층들을 형성할 때마다 재배선 테스트 패턴들(PT)에 대한 테스트 공정이 수행될 수 있다.
도 11a를 참조하면, 재배선 테스트 패턴들(PTa, PTb)이 칩 영역(CR)에 위치할 수 있으며, 재배선 테스트 패턴들(PTa, PTb)의 단부들이 에지 영역(ER)에 위치할 수 있다. 이러한 경우, 재배선 테스트 패턴들(PTa, PTb)의 측벽들은 재배선 기판(300)의 제 1 내지 제 4 절연층들(310, 320, 330, 340)의 측벽들에 수직적으로 정렬될 수 있다.
다른 예로, 도 11b를 참조하면, 재배선 테스트 패턴들(PTa, PTb)의 단부들 및 테스트 패드들(TPa, TPb)이 에지 영역(ER)에 위치할 수 있다.
재배선 기판(300)의 하부 접속 패드들에 제 2 연결 단자들(350)이 부착될 수 있다. 제 2 연결 단자들(350)은 주석, 납, 구리 등으로 형성된 솔더 볼일 수 있다. 제 2 연결 단자들(350)은 약 40㎛ 내지 80㎛의 두께를 가질 수 있다.
재배선 기판(300)가 패키지 기판(500) 사이에 언더필막(UF)이 개재될 수 있으며, 언더필막(UF)은 제 2 연결 단자들(350) 사이를 채울 수 있다.
패키지 기판(500)은 예를 들어, 인쇄회로기판, 플렉서블 기판, 테이프 기판 등일 수 있다. 일 예로, 패키지 기판(500)은 그 내부에 내부 배선들(521)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(500)은 서로 대향하는 상면과 하면을 가지며, 상부 접속 패드들(511), 외부 접속 패드들(513), 및 내부 배선들(521)을 포함한다. 상부 접속 패드들(511)은 패키지 기판(500)의 상면에 배열될 수 있으며, 외부 접속 패드들(513)은 패키지 기판(500)의 하면에 배열될 수 있다. 상부 접속 패드들(511)은 내부 배선들(521)을 통해 외부 접속 패드들(513)과 전기적으로 연결될 수 있다. 외부 접속 단자들(550)이 외부 접속 패드들(513)에 부착될 수 있다. 외부 접속 단자들(550)로서 볼 그리드 어레이(ball grid array; BGA)가 제공될 수 있다.
방열 구조체(600)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 방열 구조체(600)는 비교적 높은 열전도율을 가질 수 있다. 일 예로, 단일 금속층 또는 적층된 복수의 금속층들이 방열 구조체(600)로 사용될 수 있다. 다른 예로, 방열 구조체(600)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 방열 구조체(600)는 수냉(water cooling) 방식을 이용할 수 있다.
열전도층(650)이 제 1 및 제 2 반도체 칩들(100, 200)과 방열 구조체(600) 사이에 개재될 수 있다. 열전도층(650)은 반도체 패키지의 상면(300a) 및 방열 구조체(600)의 하면과 접촉할 수 있다. 열전도층(650)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 예를 들어, 폴리머 및 열전도성 입자들을 포함할 수 있다. 열전도성 입자들은 폴리머 내에 분산될 수 있다. 반도체 패키지 동작 시, 반도체 패키지에서 발생한 열은 열전도층(650)을 통해 방열 구조체(600)로 전달될 수 있다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 반도체 패키지 모듈의 단면도들로서, 도 10의 A-A' 선 및 B-B' 선을 따라 자른 단면들이다.
도 14a 및 도 14b를 참조하면, 반도체 패키지는 도 12a 및 도 12b에 도시된 실시예와 달리, 제 1 및 제 2 반도체 칩들(100, 200)의 활성면들에 재배선 기판(300)이 형성될 수 있다.
상세하게, 재배선 기판(300)은 앞서 도 5 내지 도 9a를 참조하여 설명한 바와 같이, 제 1 내지 제 4 재배선층들을 포함할 수 있으며, 제 1 내지 제 4 재배선층들 각각에서 재배선 패턴들(311, 321, 331, 341)을 포함할 수 있으며, 제 1 및 제 3 재배선층들에서 재배선 테스트 패턴들(PTa, PTb)을 포함할 수 있다. 제 1 재배선층은 제 1 및 제 2 반도체 칩들(100, 120)의 칩 패드들(111, 221)과 인접할 수 있으며, 제 1 재배선 패턴들(311)이 제 1 및 제 2 반도체 칩들(100, 200)의 칩 패드들(111, 221)과 연결될 수 있다. 또한, 제 1 내지 제 4 재배선층들에서, 각 재배선 패턴(311, 321, 331, 341)의 비아 부분이 제 1 및 제 2 반도체 칩들(100, 200)과 가까울 수 있다.
도 15는 도 18, 도 19, 및 도 20은 본 발명의 다양한 실시예들에 따른 반도체 패키지의 단면도들이다.
도 15를 참조하면, 본 실시예에 따른 반도체 패키지는 제 1 반도체 패키지(1000a) 및 제 1 반도체 패키지(1000a) 상에 배치된 제 2 반도체 패키지(1000b)를 포함할 수 있다.
제 1 반도체 패키지(1000a)는 하부 및 상부 재배선 기판들(300L, 300U), 제 1 반도체 칩(100), 금속 필라들(360), 및 몰딩막(370)을 포함할 수 있다.
하부 재배선 기판(300L)은 복수의 하부 절연층들 및 하부 절연층들 내에 제공되는 하부 재배선 패턴들(RDL1)을 포함할 수 있다. 상부 재배선 기판(300U)은 복수의 상부 절연층들 및 상부 절연층들 내에 제공되는 상부 재배선 패턴들(RDL2)을 포함할 수 있다.
실시예들에 따르면, 하부 재배선 기판(300L)의 에지 영역에 하부 테스트 패턴들(PT1)이 배치될 수 있으며, 상부 재배선 기판(300U)의 에지 영역에 상부 테스트 패턴들(PT2)이 배치될 수 있다.
제 1 반도체 칩(100)이 하부 재배선 기판(300L) 상에 제공될 수 있다. 제 1 반도체 칩(100)은 평면적 관점에서 하부 재배선 기판(300L)의 칩 영역에 배치될 수 있다. 제 1 반도체 칩(100)의 하면에 복수 개의 칩 패드들(111)이 배치될 수 있다. 제 1 반도체 칩(100)의 하면이 하부 재배선 기판(300L)의 상면(300a)과 마주보도록 배치되고, 제 1 반도체 칩(100)의 칩 패드들(111)은 하부 재배선 기판(300L)의 하부 재배선 패턴들(RDL1)과 연결될 수 있다. 제 1 연결 단자들(150)이 제 1 반도체 칩(100)의 칩 패드들(111)과 하부 재배선 기판(300L)의 하부 재배선 패턴들(RDL1) 사이에 부착될 수 있다.
금속 필라들(360)이 제 1 반도체 칩(100) 둘레에 배치될 수 있으며, 하부 재배선 기판(300L)과 상부 재배선 기판(300U)을 전기적으로 연결할 수 있다. 금속 필라들(360)은 몰딩막(370)을 관통할 수 있으며, 금속 필라들(360)의 상면은 몰딩막(370)의 상면과 공면을 이룰 수 있다. 금속 필라들(360)의 하면은 하부 재배선 기판(300L)의 하부 재배선 패턴들(RDL1)과 직접 접촉할 수 있다.
몰딩막(370)이 하부 및 상부 재배선 기판들(300L, 300U) 사이에 제공될 수 있으며, 제 1 반도체 칩(100)을 덮을 수 있다. 몰딩막(370)은 하부 재배선 기판(300L) 상면에 제공될 수 있으며, 제 1 반도체 칩(100)의 측벽 및 상면을 덮을 수 있다. 몰딩막(370)은 금속 필라들(360) 사이를 채울 수 있으며, 몰딩막(370)의 두께는 금속 필라들(360)의 길이는 실질적으로 동일할 수 있다. 몰딩막(370)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제 2 반도체 패키지(1000b)가 상부 재배선 기판(300U) 상에 배치될 수 있다. 제 2 반도체 패키지(1000b)는 패키지 기판(710), 제 2 반도체 칩(200), 및 상부 몰딩막(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다.
제 2 반도체 칩(200)이 패키지 기판(710) 상에 배치될 수 있다. 제 2 반도체 칩(200)은 집적 회로들을 포함할 수 있고, 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제 2 반도체 칩(200)의 칩 패드들(221)은 패키지 기판(710) 내의 배선(715)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 상부 몰딩막(730)이 패키지 기판(710) 상에 제공되어, 제 2 반도체 칩(200)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
연결 단자들(750)이 패키지 기판(710)의 금속 패드(705)와 상부 재배선 기판(300U)의 상부 재배선 패턴들(RDL2)의 패드들 사이에 제공될 수 있다.
도 15에 도시된 반도체 패키지에서 상부 재배선 기판(300U)은 생략될 수도 있으며, 연결 단자들(750)이 패키지 기판(710)의 금속 패드(705)와 금속 필라들(360) 사이에 제공될 수도 있다. 즉, 금속 필라들(360) 상에 연결 단자들(750)이 부착될 수도 있다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지는 하부 및 상부 재배선 기판들(300L, 300U), 제 1 반도체 칩(100), 금속 필라들(360), 몰딩막(370), 및 제 2 반도체 칩(200)을 포함할 수 있다.
하부 및 상부 재배선 기판들(300L, 300U), 제 1 반도체 칩(100), 금속 필라들(360), 및 몰딩막(370)은 도 15를 참조하여 설명한 제 1 반도체 패키지(1000a)와 실질적으로 동일할 수 있다.
이 실시예에 따르면, 제 2 반도체 칩(200)의 하면은 상부 재배선 기판(300U)의 최상층의 절연층과 직접 접촉할 수 있으며, 제 2 반도체 칩(200)의 칩 패드들(221)은 상부 재배선 기판(300U)의 재배선 패드들과 직접 접촉할 수 있다. 제 2 반도체 칩(200)의 칩 패드들(221)은 상부 재배선 기판(300U)의 재배선 패드들에 각각 대응될 수 있으며, 상부 재배선 기판(300U)의 재배선 패드들과 실질적으로 동일한 크기 및 배열을 가질 수 있다. 제 2 반도체 칩(200)의 칩 패드들(221)은 금속, 예를 들어, 구리(Cu), 니켈(Ni), 코발트(Co), 텅스텐(W), 티타늄(Ti), 주석(Sn) 또는 이들의 합금을 포함할 수 있다.
도 17을 참조하면, 본 실시예에 따른 반도체 패키지는 제 1 반도체 패키지(1000a) 및 제 1 반도체 패키지(1000a) 상에 배치된 제 2 반도체 패키지(1000b)를 포함할 수 있다.
제 1 반도체 패키지(1000a)는 재배선 기판(300), 재배선 기판(300) 상의 연결 기판(400), 제 1 반도체 칩(100), 몰딩막(450)을 포함할 수 있다.
재배선 기판(300)은 앞서 도 5 내지 도 9a를 참조하여 설명한 바와 같이, 제 1 내지 제 4 재배선층들을 포함할 수 있으며, 제 1 내지 제 4 재배선층들 각각에서 재배선 패턴들(RDL)을 포함할 수 있으며, 제 1 및 제 3 재배선층들에서 재배선 테스트 패턴들(PT)을 포함할 수 있다.
연결 기판(400)은 재배선 기판(300)의 상면을 노출시키는 오프닝을 가질 수 있으며, 제 1 반도체 칩(100)이 연결 기판(400)의 오프닝 내에 배치될 수 있다. 연결 기판(400)의 제공은 제 1 반도체 칩(100)의 제공 이전 또는 이후에 수행될 수 있다. 일 예로, 인쇄회로기판 내에 홀을 형성하여, 연결 기판(400)이 제조될 수 있다. 제 1 반도체 칩(100)은, 평면적 관점에서, 재배선 기판(300)의 중심 부분에 배치될 수 있다
연결 기판(400)은 베이스층들(410) 및 도전 구조체들(420)을 포함할 수 있다. 베이스층들(410)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(410)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 도전 구조체(420)는 배선 패턴들과 이를 연결하는 배선 비아를 포함할 수 있다. 연결 기판(400)의 도전 구조체들(420)은 재배선 기판(300)의 패드들과 연결될 수 있다. 도전 구조체(420)는 금속을 포함할 수 있다. 도전 구조체(420)는 예를 들어, 구리, 알루미늄, 금, 납, 스테인레스 스틸, 은, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
몰딩막(450)이 제 1 반도체 칩(100) 및 연결 기판(400) 상에 형성될 수 있다. 몰딩막(450)은 제 1 반도체 칩(100) 및 연결 기판(400) 사이의 갭으로 연장되어, 상기 갭을 채울 수 있다. 몰딩막(450)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 몰딩막(450)은 연결 기판(400)의 도전 구조체들(420)의 일부분들 노출시킬 수 있다.
제 2 반도체 패키지(1000b)는 패키지 기판(710), 제 2 반도체 칩(200), 및 상부 몰딩막(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 재배선 기판(300)이 패키지 기판(710)으로 사용될 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다.
제 2 반도체 칩(200)이 패키지 기판(710) 상에 배치될 수 있다. 제 2 반도체 칩(200)은 집적 회로들을 포함할 수 있고, 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 제 2 반도체 칩(200)의 칩 패드들(221)은 패키지 기판(710) 내의 배선(715)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 상부 몰딩막(730)이 패키지 기판(710) 상에 제공되어, 제 2 반도체 칩(200)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
연결 단자들(750)이 몰딩막(730)의 상부 홀들 내에 제공될 수 있다. 연결 단자들(750)은 패키지 기판(710)의 금속 패드들(705)과 상부 재배선 기판(300U)의 재배선 패드들 사이에 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 상의 재배선 기판으로서, 상기 재배선 기판은 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 것;
    상기 칩 영역에서 상기 재배선 기판 상에 배치되는 제 1 반도체 칩;
    상기 칩 영역에서 상기 제 1 반도체 칩과 이격되어 상기 재배선 기판 상에 배치되며, 수직적으로 적층된 복수 개의 메모리 칩들을 포함하는 제 2 반도체 칩;
    상기 재배선 기판 상에서 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮는 몰딩막;
    상기 재배선 기판과 상기 제 1 반도체 칩 사이에 그리고 상기 재배선 기판과 상기 제 2 반도체 칩을 사이에 연결된 제 1 연결 단자들;
    상기 패키지 기판과 상기 재배선 기판 사이에 연결된 제 2 연결 단자들; 및
    상기 패키지 기판 상에서 상기 재배선 기판, 상기 제 1 반도체 칩, 및 상기 제 2 반도체 칩을 덮는 방열 구조체를 포함하되,
    상기 재배선 기판은 수직적으로 적층된 복수의 절연층들, 상기 칩 영역에서 상기 절연층들 내에 각각 제공되는 제 1 재배선 패턴들, 및 상기 에지 영역에서 상기 절연층들 중 적어도 어느 하나 내에 제공되되며 상기 절연층들의 측벽들에 수직적으로 정렬되는 측벽을 갖는 제 2 재배선 패턴을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 2 재배선 패턴의 상기 측벽은 상기 몰딩막의 측벽에 수직적으로 정렬되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 재배선 기판은 상기 에지 영역에서 상기 제 2 재배선 패턴과 연결된 테스트 패드를 더 포함하되,
    상기 테스트 패드는 상기 재배선 기판의 상기 절연층들에 의해 커버되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 재배선 패턴은 상기 제 1 재배선 패턴들과 동일한 두께를 갖는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 2 재배선 패턴은 상기 제 1 및 제 2 반도체 칩들과 이격되며, 상기 칩 영역의 양측 가장자리에 배치되는 제 1 및 제 2 서브 재배선 패턴들을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제 1 재배선 패턴들은 파워 또는 접지 전압이 제공되는 전원 재배선 패턴을 포함하고,
    상기 제 2 재배선 패턴은 상기 전원 재배선 패턴과 동일한 레벨에 위치하는 반도체 패키지.
  7. 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 재배선 기판; 및
    상기 칩 영역의 상기 재배선 기판 상에 배치되는 반도체 칩을 포함하되,
    상기 재배선 기판은:
    수직적으로 적층된 복수의 절연층들;
    상기 칩 영역에서, 상기 절연층들 내에 각각 제공되는 재배선 패턴들; 및
    상기 에지 영역에서, 상기 재배선 패턴들 중 적어도 어느 하나와 동일한 레벨에 위치하는 제 2재배선 테스트 패턴을 포함하는 반도체 패키지.
  8. 칩 영역들 및 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 캐리어 기판을 제공하는 것;
    상기 캐리어 기판 상에 수직적으로 적층된 복수의 재배선층들을 포함하는 재배선 기판을 형성하되, 상기 재배선층들 각각은 절연층 및 재배선 패턴들을 포함하는 것;
    상기 재배선 기판 상에 반도체 칩을 실장하는 것;
    상기 반도체 칩을 덮는 몰딩막을 형성하는 것; 및
    상기 스크라이브 라인 영역을 따라 상기 몰딩막 및 상기 재배선 기판을 절단하는 것을 포함하되,
    상기 복수의 재배선층들 중 적어도 어느 하나는 상기 칩 영역에 제공되는 재배선 테스트 패턴들 및 상기 재배선 테스트 패턴들과 연결되며 상기 스크라이브 라인 영역에 제공되는 테스트 패드들을 포함하고,
    상기 재배선 기판을 형성하는 것은, 상기 테스트 패드들을 통해 상기 재배선층들 중 적어도 어느 하나에 대한 테스트 공정을 수행하는 것을 포함하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 몰딩막 및 상기 재배선 기판을 절단하는 것은 상기 테스트 패드들과 상기 제 2 재배선 패턴들을 분리시키는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 테스트 패드는 50㎛의 가로 폭 및 50㎛의 세로 폭을 갖는 반도체 패키지의 제조 방법.
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