KR101652386B1 - 집적회로 칩 및 이의 제조방법과 집적회로 칩을 구비하는 플립 칩 패키지 및 이의 제조방법 - Google Patents

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Abstract

범프 구조물을 갖는 집적회로 칩에 있어서, 다수의 도전성 구조물 및 배선라인을 구비하는 집적회로 구조물의 패드 영역 및 의사 패드 영역의 각각에 제1 및 제2 패드 전극이 배치된다. 제1 전극패드의 상면을 노출하는 제1 개구 및 배선라인으로부터 이격된 제2 전극패드의 주변부를 노출하는 적어도 하나의 제2 개구를 구비하는 보호막 패턴이 집적회로 구조물의 상면에 배치된다. 제1 개구를 통하여 제1 전극패턴과 전기적으로 접속하는 제1 범프 구조물 및 제2 개구를 통하여 제2 전극패턴과 전기적으로 접속하는 제2 범프 구조물이 상기 보호막 패턴 상에 배치된다. 상기 제2 범프 구조물의 하부에 배치된 배선라인에 대한 응력집중을 방지할 수 있다.

Description

집적회로 칩 및 이의 제조방법과 집적회로 칩을 구비하는 플립 칩 패키지 및 이의 제조방법 {Integrated circuit chip and method of manufacturing the same and flip chip package having the integrated chip and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서 보다 상세하게는 범프 구조물을 구비하는 집적회로 칩 및 이를 제조하는 방법과 상기 집적회로 칩을 구비하는 플립 칩 패키지 및 이의 제조방법에 관한 것이다.
최근의 정보통신 산업, 컴퓨터 산업 및 디스플레이 산업이 급속하게 발전함에 따라 여기에 사용되는 전자 부품에 대한 고기능화 및 저전력화가 지속적으로 진행되고 있으며 상기 전자부품을 사용하는 전자기기에 대한 경박 단소화 노력도 끊임없이 이루어지고 있다.
이에 따라, 상기 전자부품에 포함되는 집적회로 소자를 고밀도로 집적화 시키면서 저전압에서 안정적으로 구동시키기 위한 다양한 제조공정(fabrication process)과 상기 제조공정에 따라 제조된 반도체 칩을 안정적이면서 고밀도로 실장하기 위한 다양한 패키지 공정(package process)이 개발되고 있다.
상기 패키지 공정은 반도체 칩을 외부의 다양한 전자기기와 연결하고 칩의 내부를 외부환경으로부터 보호할 수 있도록 반도체 칩을 실장용 기판(mounting board)에 장착하는 공정으로서 DIP(dual inline package), SOP(small outline package), QFP(quad flat package), BGA(ball grid array) 등과 같은 다양한 공정이 알려져 있으며 최근에는 경박 단소화에 부응하기 위한 웨이퍼 레벨의 CSP(chip scaled package) 및 베어 칩(bare chip)에 대한 DCA(direct chip attach) 기술 등도 개발되고 있다.
특히, 고성능 및 고밀도 실장을 구현하기 위하여 플립 칩 본딩 기술이 이용되고 있다. 플립 칩 본딩기술은 반도체 칩을 뒤집어서(fliping) 칩의 전극패드가 실장용 기판과 마주보게 한 상태에서 칩과 실장용 기판을 전기적 기계적으로 연결하는 기술이다.
종래의 플립 칩 본딩 기술은 전극패드와 실장용 기판의 전극단자를 금속성 연결체인 범프(bump)를 이용하여 직접 연결함으로써 반도체 칩과 실장용 기판을 기계적으로 직접 연결하고 전기신호의 이동경로를 단축함으로써 종래의 와이어 본딩 기술과 비교하여 우수한 동작특성을 구현할 수 있다.
이때, 상기 전극패드는 반도체 칩의 일부인 패드 영역(pad area)에 배치되어 반도체 칩을 구성하는 금속배선과 전기적으로 연결되어 있다. 예를 들면, 센터 타입 패드 영역을 갖는 반도체 칩은 칩의 중앙부를 따라 다수의 전극패드가 배치되고 상기 전극 패드의 좌우에 집적회로를 구성하는 다수의 도전성 구조물들이 배치된다. 상기 도전성 구조물과 연결된 배선라인은 상기 전극패드와 전기적으로 연결되 어 전기신호를 공급하거나 상기 도전성 구조물을 접지시킨다.
최근에는 상기와 같은 플립 칩 패키지에서 상기 전극패드와 병행하여 직접 전원공급을 위한 보조 전극 패드를 이용하여 성능을 개선하고 있다. 상기 보조 전극 패드는 칩의 패드 영역으로부터 벗어난 영역의 임의의 위치에서 상기 칩의 배선라인 상에 배치되어 외부전원이 상기 패드 전극을 경유하지 않고 직접 상기 칩으로 전송될 수 있다. 예를 들면, 상기 패드 영역으로부터 거리가 먼 칩 영역이나 칩 내부에서도 특히 전력소모가 높은 영역에 형성되어 상기 전극패드를 경유하지 않고 직접 당해 셀 또는 영역으로 전원을 공급함으로써 칩 사이즈 증가 없이 플립 칩 패키지의 성능을 향상할 수 있다.
그러나, 상기 보조 전극 패드는 패드 영역에 배치된 주 전극 패드와 달리 상기 반도체 칩의 배선라인 상에 형성되므로 상기 보조 전극패드와 접촉하는 범프 구조물을 형성하는 공정에서 하부의 배선라인이 손상되고 응력집중에 의해 플립 칩 패키지가 파괴될 수 있다.
특히, 상기 칩의 배선라인 자체를 상기 보조 전극패드로 이용하는 경우에는 배선라인 상에 플립 칩 본딩을 위한 범프(bump) 구조물을 형성하여야 하므로 상기 범프 구조물을 형성하는 동안 하부의 칩 배선 구조물로 응력이 집중된다. 이러한 응력집중(stress concentration)으로 인하여 배선 구조물에 대한 크랙이나 박리와 같은 손상이 발생한다.
따라서, 하부에 배치된 배선라인을 손상시키지 않도록 보조 전극 패드 상에 범프 구조물을 형성할 수 있는 새로운 반도체 칩 제조공정이 요구되고 있다.
본 발명의 목적은 하부 배선으로의 응력집중을 방지할 수 있는 범프 구조물을 구비하는 집적회로 소자 및 이의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 상기한 집적회로 소자를 포함하는 플립 칩 패키지 및 이의 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 집적회로 소자는 다수의 도전성 구조물을 포함하며 상기 도전성 구조물과 연결된 배선라인이 배치된 제1 영역 및 상기 배선라인이 배치되지 않은 제2 영역을 구비하는 반도체 기판, 상기 제1 영역에 위치하고 상기 배선라인과 전기적으로 연결되는 제1 전극패드 및 상기 제2 영역에 위치하며 상기 배선라인과 접촉하는 제2 전극패드를 포함하는 전극패드, 상기 전극패드에 배치되고 상기 제1 전극패드의 상면을 노출하는 제1 개구 및 상기 배선라인으로부터 이격되어 상기 제2 전극패드의 상면을 노출하는 적어도 하나의 제2 개구를 포함하는 보호막 패턴 및 상기 제1 개구를 통하여 상기 제1 전극패턴과 전기적으로 접속하는 제1 범프 구조물 및 상기 제2 개구를 통하여 상기 제2 전극패턴과 전기적으로 접속하는 제2 범프 구조물을 구비하는 범프 구조물을 포함한다.
일실시예로서, 상기 배선라인은 상기 제2 전극패드의 중앙부를 관통하여 배치되며 상기 제2 개구는 상기 배선라인의 중심선으로부터 제1 방향으로 제1 이격거 리만큼 이격된 제1 분할 개구 및 상기 배선라인의 중심선으로부터 상기 제1 방향과 대칭인 제2 방향으로 제2 이격거리만큼 이격된 제2 분할 개구를 포함하여, 상기 제2 범프 구조물은 상기 제1 및 제2 분할 개구를 통하여 개별적으로 상기 제2 전극패턴과 접속할 수 있다.
일실시예로서, 상기 배선라인은 상기 제2 전극패드의 중앙부를 관통하여 배치되며 상기 제2 개구는 상기 배선라인의 중심선으로부터 동일한 방향으로 제1 및 제2 이격거리만큼 각각 이격되고 상기 배선라인을 따라 배치되는 제1 및 제2 분할 개구를 포함하여, 상기 제2 범프 구조물은 상기 제1 및 제2 분할 개구를 통하여 개별적으로 상기 제2 전극패턴과 접속할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 집적회로 소자의 제조방법이 개시된다. 기판 상에 적층된 다수의 도전성 구조물을 포함하며 상기 도전성 구조물과 연결된 배선라인인 배치된 제1 영역 및 상기 배선라인이 배치되지 않은 제2 영역을 구비하는 집적회로 구조물을 준비한다. 이어서, 상기 제1 영역에 배치되어 상기 배선라인과 전기적으로 연결되는 제1 전극패드 및 상기 제2 영역에 배치되어 상기 배선라인과 접촉하는 제2 전극패드를 구비하는 전극패드를 형성한다. 상기 제1 전극패드의 상면을 노출하는 제1 개구 및 상기 배선라인으로부터 이격되어 상기 제2 전극패드의 상면을 노출하는 적어도 하나의 제2 개구를 구비하는 보호막 패턴을 형성하고, 상기 제1 개구를 통하여 상기 제1 전극패턴과 전기적으로 접속하는 제1 범프 구조물 및 상기 제2 개구를 통하여 상기 제2 전극패턴과 전기적으로 접속하는 제2 범프 구조물을 각각 형성한다.
일실시예로서, 상기 보호막 패턴은 다음과 같이 형성될 수 있다. 상기 보호막의 상면에 상기 제1 전극패턴에 대응하는 보호막을 노출하는 제1 마스크 개구 및 상기 배선라인의 중심선으로부터 일정한 거리만큼 이격된 상기 제2 전극패턴의 주변부에 대응하는 보호막을 노출하는 적어도 하나의 제2 마스크 개구를 구비하는 마스크 패턴을 형성하고 상기 마스크 패턴을 식각용 마스크로 이용하여 상기 보호막을 식각하여 상기 제1 전극패턴의 중심부 상면을 부분적으로 노출하는 제1 보호막 개구 및 상기 제2 전극패턴의 주변부 상면을 부분적으로 노출하는 적어도 하나의 제2 보호막 개구를 형성한다.
일실시예로서, 상기 제2 보호막 개구는 상기 배선라인의 중심선으로부터 제1 방향을 따라 제1 이격거리만큼 이격된 상기 제2 전극패턴의 제1 주변부를 노출하는 제1 분할 보호막 개구 및 상기 배선라인의 중심선으로부터 상기 제1 방향과 상이한 제2 방향을 따라 제2 이격거리만큼 이격된 상기 제2 전극패턴의 제2 주변부를 노출하는 제2 분할 보호막 개구를 구비하도록 형성된다.
일실시예로서, 상기 제2 보호막 개구는 상기 배선라인의 중심선으로부터 동일한 방향을 따라 각각 제1 및 제2 이격거리만큼 이격되어 상기 제2 전극패턴의 서로 다른 주변부를 상기 배선라인과 나란하게 노출하는 제1 및 제2 분할 마스크 개구를 구비하도록 형성될 수 있다.
일실시예로서, 상기 보호막 패턴의 상면에 상기 제1 보호막 개구를 통하여 노출된 상기 제1 전극패턴의 상면을 노출하는 제1 완충막 개구 및 상기 제2 보호막 개구를 통하여 노출된 상기 제2 전극패턴의 상면을 노출하는 적어도 하나의 제2 완 충막 개구를 포함하는 완충막 패턴을 더 형성할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 칩 패키지는 실장용 회로패턴을 구비하는 몸체 및 상기 몸체의 상면 및 하면에 배치되어 상기 실장용 회로패턴과 전기적으로 연결된 상부 및 하부 접촉패드를 구비하는 실장용 기판, 상기 상부 접촉패드와 전기적으로 연결되며 패드영역에 배치된 제1 범프 구조물 및 배선라인을 구비하는 의사 패드영역에 상기 배선라인으로부터 이격되어 배치된 제2 범프 구조물을 구비하는 집적회로 칩, 상기 하부 접촉패드와 전기적으로 연결되는 외부 접속단자 및 상기 실장용 기판과 상기 집적회로 칩 사이의 공간을 매립하는 언더필링층을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 멀티 칩 패키지의 제조방법에 의하면, 실장용 회로패턴을 구비하는 몸체 및 상기 몸체의 상면 및 하면에 배치되어 상기 실장용 회로패턴과 전기적으로 연결된 상부 및 하부 접촉패드를 구비하는 실장용 기판을 준비한다. 이어서, 집적회로가 배치된 집적회로 구조물의 패드영역에 배치된 집적회로 칩의 제1 범프 구조물 및 상기 집적회로를 구동하기 위한 배선라인이 배치된 의사 패드영역에서 상기 배선라인으로부터 이격되어 배치된 제2 범프 구조물을 상기 상부 접촉패드와 전기적으로 연결한다. 외부 전원과 연결되는 외부 접속단자를 상기 하부 접촉패드와 전기적으로 연결하고 상기 실장용 기판과 상기 집적회로 칩 사이의 공간을 매립하여 언더 필링층을 형성한다.
상술한 바와 같은 구성을 갖는 본 발명의 일 실시예에 의하면, 상기 의사패 드 영역에 형성된 제2 범프 구조물을 하부에 배치된 배선라인의 중심선으로부터 일정한 거리만큼 이격되도록 배치함으로써 상기 배선라인에 대한 응력집중을 방지할 수 있다. 이에 따라, 실장용 기판이나 외부기기 혹은 범퍼 구조물의 형성과정에서 발생하는 외부충격 등에 의해 집적회로 내부의 응력분포가 변동되는 경우에도 상기 배선라인으로 응력이 집중되는 것을 방지하여 소자의 신뢰성을 향상할 수 있다. 의사 패드 영역에서 범프 구조물과 전극 패드를 다수의 영역에서 접촉시킴으로써 상기 배선라인에 대한 응력을 분산시킴으로써 집적회로 칩 및 이를 구비하는 플립 칩 패키지의 신뢰성을 향상할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
집적회로 소자 및 이의 제조방법
도 1은 본 발명의 일 실시예에 의한 집적회로 칩을 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 집적회로 칩(100)은 기판 상에 적층된 다수의 도전성 구조물(도시 안됨)과 상기 도전성 구조물과 전기적으로 연결된 배선 라인을 포함하는 집적회로 구조물(110) 및 상기 도전성 구조물과 데이터 신호를 교환하기 위한 제1 및 제2 범프 구조물(120, 130)을 포함한다.
일실시예로서, 상기 도전성 구조물은 다수의 반도체 소자 제조공정을 통하여 웨이퍼와 같은 반도체 기판 상에 적층되며 상기 배선라인은 상기 도전성 구조물의 상부에 배치된다. 이때, 상기 배선라인은 층간절연막에 의해 상기 도전성 구조물과 전기적으로 절연된다.
예를 들면, 상기 도전성 구조물은 서로 대응하는 하나의 트랜지스터와 커패시터로 이루어진 디램 메모리 소자의 단위 구조물 또는 플래시 메모리 소자를 구성하는 스트링 선택 트랜지스터, 셀 선택 트랜지스터 및 접지 선택 트랜지스터를 구성하는 개별적인 단위 트랜지스터를 포함한다.
일실시예로서, 상기 배선라인은 상기 층간절연막을 관통하여 상기 도전성 구조물과 접촉하는 금속성 플러그 및 상기 금속성 플러그와 연결되며 상기 층간절연막 상에 배치되는 금속 배선(metal wiring)을 포함한다. 상기 배선라인은 입출력 신호를 전송하기 위한 신호 라인(signal line)뿐만 아니라 상기 도전성 구조물로 전원을 공급하기 위한 전원 라인(power line)이나 상기 도전성 구조물을 접지시키기 위한 접지 라인(ground line)을 포함할 수 있다.
상기 집적회로 구조물(110)의 일면에는 외부로부터 전달되는 신호를 상기 배선라인으로 전달하기 위한 다수의 제1 및 제2 범프 구조물(120, 130)이 배치된다. 상기 범프 구조물들은 집적회로 칩(100)과 후술하는 실장용 기판을 기계적으로 연결하면서 외부에서 공급되는 다양한 신호를 집적회로 칩(100)으로 전달하기 위한 이동경로 역할을 한다.
일실시예로서, 상기 제1 범프 구조물(120)은 상기 집적회로 구조물(110)의 제1 영역(PA)에서 일정한 형상으로 배치되며 상기 제2 범프 구조물(130)은 상기 집적회로 구조물(110)의 제1 영역(PA)을 제외한 나머지 영역인 제2 영역(PPA)에 임의적으로(randomly) 배치된다.
상기 집적회로 구조물(110)의 제1 영역(PA)은 상기 집적회로 칩(100)의 예비 영역(spare area)으로서 주된 영역(main area)인 셀 영역(C)과 페리영역(P)을 지원하기 위한 단자들이 배치된다. 상기 셀 영역(C)에는 상기 도전성 구조물들이 배치되며 상기 페리영역(P)에는 상기 도전성 구조물들을 구동하기 위한 회로가 배치된다.
예를 들면, 상기 제1 영역(PA)에는 외부로부터 전기신호를 인가받아 상기 도전성 구조물로 전송하기 위한 접속단자가 집중적으로 배치되며 상기 제2 영역(PPA)에 배치된 배선 라인은 상기 제1 영역(PA)까지 연장되어 배치될 수 있다. 본 실시예의 경우, 상기 제1 영역(PA)에는 접속단자인 상기 제1 범프 구조물(120) 및 이와 접속된 제1 전극패드가 일렬로 배치되며 상기 배선라인은 상기 제1 영역까지 연장되어 제1 전극패드와 전기적으로 연결된다. 따라서, 상기 제1 영역(PA)에는 상기 도전성 구조물로 신호를 전송하는 배선라인이 배치되지 않으며 상기 제1 범프 구조물(120)을 형성하는 공정이 진행되는 동안 배선라인이 손상되는 것을 방지할 수 있다. 외부 신호와 접속하는 접속단자 및 이와 전기적으로 연결된 전극패드가 집중적으로 배치되므로 상기 제1 영역(PA)을 필요한 경우 패드영역이라고도 지칭한다.
본 실시예의 경우 상기 패드 영역(PA)은 상기 집적회로 칩(100)의 중앙부를 따라 일렬로 배치되는 중앙형 패드영역(center type pad area)을 개시하고 있지만, 칩의 양 측부에 패드 영역이 배치되고 상기 패드 영역 사이에 셀 영역 및 페리영역이 배치되는 에지타입 패드영역(edge type pad area)을 포함할 수 있음은 자명하다.
상기 패드 영역(PA)은 안정적인 신호 공급을 위해 전극 패드가 배치된 영역이므로 상기 집적회로 칩(100)은 제1 범프 구조물(120)을 통하여 인가되는 신호에 의해 작동된다. 따라서, 상기 제1 전극패드(114a)는 다양한 데이터 신호들을 상기 도전성 구조물로 전송하거나 전송받기 위한 데이터 신호 패드, 상기 도전성 구조물로 전원을 공급하기 위한 전원패드 및 상기 도전성 구조물을 접지시키기 위한 접지 패드를 포함한다.
한편, 상기 셀 영역 및 페리 영역으로 구성된 제2 영역(PPA)에는 다양한 반도체 제조공정에 의해 적층된 상기 도전성 구조물들이 배치되며 상층에는 도전성 구조물들과 전기적으로 연결되는 배선 라인들이 배치된다.
본 실시예의 경우, 상기 제2 영역에는 제2 범프 구조물(130) 및 이와 접속된 제2 전극패드가 배치되며 상기 배선라인은 제2 전극패드와 전기적으로 연결된다. 상기 집적회로 칩(100)을 구동하기 위한 신호는 상기 제1 범프 구조물(120)을 통하여 공급되며 상기 제2 범프 구조물(130)은 개별적인 각 도전성 구조물의 특성에 따라 보조적으로 신호를 전송할 필요가 있는 경우에 선택적으로 배치된다. 따라서, 상기 제2 전극패드는 상기 제2 영역에 선택적으로 배치되며, 특히 필요한 경우에는 상기 배선라인에 직접 접촉될 수 있다. 외부 신호와 접속하는 접속단자 및 이와 전기적으로 연결된 전극패드가 필요한 경우 선택적으로 배치되므로 상기 제2 영역(PPA)을 의사 패드영역(pseudo pad area)이라고도 지칭한다.
따라서, 상기 제2 범프 구조물(130)은 도전성 구조물의 특성 및 직접회로 칩(100) 또는 이를 포함하는 전자기기의 개별적인 요구나 특성에 따라 불규칙적으로 배치된다. 이에 따라, 상기 제2 범프 구조물(130)과 접속하는 제2 전극패드는 특정 도전성 구조물로 보조전원을 개별적으로 공급하기 위한 보조 전원패드나 접지특성을 개별적으로 강화하기 위한 보조 접지패드를 포함한다.
예를 들면, 상기 제1 범프 구조물(120)에 의해 상기 집적회로 칩(100)을 고속으로 작동시키기에 충분한 전원이 공급되지 않는다면 상기 제2 범프 구조물을 통 하여 보조전원을 공급할 수 있다. 또한, 상기 도전성 구조물이 제1 전극패드에 의해 충분한 접지가 되지 않는 경우에는 상기 제2 전극패드를 이용하여 상기 도전성 구조물의 접지특성을 개선할 수 있다.
상기 제1 영역(PA)에는 상기 집적회로 칩(100)의 배선라인이 배치되지 않지만, 제2 영역(PPA)에는 다양한 종류의 배선라인이 배치된다. 따라서, 상기 제1 범프 구조물(120)과 달리 제2 범프 구조물(130)은 하부에 배치된 상기 배선라인으로부터 일정한 거리만큼 이격되어 정렬된다. 이에 따라, 상기 제2 범프 구조물(130)을 형성하는 공정이 진행되는 동안 상기 배선 라인이 손상되는 것을 방지할 수 있다.
도 2a는 도 1에 도시된 집적회로 칩의 제1 영역을 절단하여 제1 범프 구조물을 도시한 단면도이며, 도 2b는 도 1에 도시된 집적회로 칩의 제2 영역을 절단하여 제2 범프 구조물을 도시한 단면도이다.
도 2a를 참조하면, 상기 제1 전극패드(114a)는 상기 집적회로 구조물(110)의 제1 영역(PA)에서 도전성 구조물이 배치된 기판(111)과 배선 라인을 전기적으로 절연하는 절연막(112)상에 배치된다. 상기 제1 전극패드(114a) 및 상기 절연막(112)의 상면에 상기 제1 전극 패드의 상면을 부분적으로 노출하는 개구를 구비하는 보호막 패턴(113) 및 완충막 패턴(115)이 위치한다.
상기 제1 전극패드(114a)는 집적회로 칩(100)의 배선라인과 전기적으로 연결되며 상기 보호막 패턴(113)은 실리콘 산화물로서 하부에 형성된 상기 도전성 구조물 및 배선라인을 외부로부터 보호하며 상기 제1 전극패드(114a)의 상면을 부분적 으로 노출하는 제1 보호막 개구(113a)를 포함한다. 상기 제1 전극 패드(114a)는 구리나 알루미늄과 같은 도전성이 우수한 금속으로 형성한다. 상기 제1 전극 패드(114a)의 하부에는 패키지 본딩 공정에서의 접착이나 검사공정에서 탐침 접촉과 같은 기계적 부하를 흡수하도록 보강부재(도시 안됨)를 더 포함할 수 있다.
상기 완충막 패턴(115)은 절연물이나 폴리이미드 또는 에폭시 수지로 구성되며 상기 제1 범프 구조물(120)의 무게를 흡수하여 하부에 있는 도전성 구조물로 제1 범프 구조물(120)의 하중이 전달되는 것을 차단한다.
상기 완충막 패턴(115)은 상기 제1 보호막 개구(113a)를 통하여 노출된 상기 제1 전극패드(114a)의 상면 일부를 노출하며 상기 제1 보호막 개구(113a)보다 작거나 같은 사이즈를 갖는 제1 완충막 개구(115a)를 포함한다. 본 실시예에서, 상기 제1 보호막 개구(113a) 및 제1 완충막 개구(115a)는 동일한 중심을 갖는 원형 개구를 포함한다.
상기 제1 범프 구조물(120)은 상기 제1 개구들(113a, 115a)을 통하여 노출된 상기 제1 전극패드(114a)의 상면과 접촉하고 상기 완충막 패턴(115) 상에 배치된다. 일실시예로서, 상기 제1 범프 구조물(120)은 상기 제1 전극패드(114a)와 접촉하는 금속 기저막(under barrier metal (UBM) layer, 122) 및 상기 금속 기저막(123) 상에 위치하는 구형의 솔더 범프(121)를 포함한다. 상기 솔더 범프(121)와 금속 기저막(122) 사이에 구리와 같은 고전도성 금속 필러(metal pillar, 도시 안됨)를 더 포함할 수 있다.
상기 금속 기저막(122)은 상기 납과 주석의 합금인 상기 솔더 범프(121)와 제1 전극 패드(114a)와의 접착성을 보강하고 상기 솔더 범프(121)를 형성하기 위한 리플로우 공정이 진행되는 동안 상기 제1 전극패드(114)로 상기 범프를 형성하는 물질이 확산되는 것을 방지한다.
예를 들면, 상기 금속 기저막(122)은 하부에 위치하는 제1 전극패드(114a)와 상기 도전성 범프(121) 사이의 확산을 방지할 수 있는 베리어 막(도시 안됨) 및 상기 베리어 막과 상기 도전성 범프 사이의 접착력을 향상하는 금속박막(도시 안됨)을 구비하는 이중막 구조를 가질 수 있다. 다른 예로서, 상기 금속 기저막(122)은 무전해 도금공정에 의해 상기 제1 전극 패드(114a) 상에 형성된 니켈막을 포함한다.
이때, 상기 제1 금속패드(114a)의 하부에는 상기 집적회로 칩(100)의 배선라인이 배치되지 않으므로 상기 제1 범프 구조물(120)에 의해 기인되는 배라인(116)의 손상은 발생하지 않는다. 예를 들면, 범프 구조물을 형성하는 공정에 의한 응력집중으로 인한 배선라인의 크랙이나 박리와 같은 손상을 발생하지 않는다. 본 실시예의 경우, 상기 제1 범프 구조물(120)은 상기 제1 전극패드(114a)와 중심이 일치하도록 위치한다.
그러나, 도 2b에 도시된 바와 같이, 상기 제2 범프 구조물(130)은 하부에 상기 집적회로 칩(100)의 배선라인이 배치되므로 배선라인의 손상을 방지하도록 상기 배선라인의 중심선으로부터 일정거리만큼 이격되도록 위치한다. 도 2b는 도 2a와 비교하여 동일한 집적회로 칩(100)을 제2 영역에서 절단한 단면도이므로 도 2a에 도시된 집적회로 칩과 동일한 구성을 갖는다. 따라서, 도 2a 및 도 2b에서 동일한 부재에 대해서는 동일한 참조부호를 사용하며 중복되는 구성요소에 대한 설명은 생략한다.
도 2b를 참조하면, 상기 제2 영역(PPA)에 배치된 전극패드인 제2 전극패드(114b)의 하부에는 상기 집적회로 칩(100)의 배선라인(116)이 위치한다.
일실시예로서, 상기 배선라인(116)은 하부에 위치하는 도전성 구조물과 전기적으로 연결된 금속 배선(metal wiring)을 포함하며 상기 절연막(112)에 의해 하부의 도전성 구조물과 전기적으로 절연된다.
상기 제2 전극패드(114b)는 제2 보호막 개구(113b) 및 제2 완충막 개구(115b)를 통하여 노출되며 상기 제2 범프 구조물(130)은 상기 제2 개구(113b, 115b)를 통하여 상기 제2 전극패드(114b)와 접속한다.
상기 제2 완충막 개구(115b)의 중심은 상기 배선라인(116)의 중심선으로부터 제1 거리(d1)만큼 이격되어 위치한다. 따라서, 상기 제2 범프 구조물(130)에 의한 상기 배선라인의 손상을 최소화 할 수 있다. 예를 들면, 상기 제2 범프 구조물(130)의 하중에 의해 하부에 발생하는 내부응력이 상기 배선라인으로 집중되는 것을 차단할 수 있다. 이에 따라, 상기 응력집중으로 인한 배선라인(116)의 크랙이나 박리를 방지할 수 있다.
일실시예로서, 상기 제1 거리(d1)는 인접한 구조물과의 상호영향을 고려하여 상기 배선라인(116)에 대한 손상을 극소화 할 수 있는 거리를 시뮬레이션에 의해 결정할 수 있다. 특히, 상기 제2 범프 구조물(130)의 하부에 다양한 종류의 금속배선이나 비아 구조물이 다발로 배치된 경우에는 상기 금속배선이나 비아 구조물의 다발을 단일한 가상 금속배선으로 가정하고 상기 제1 이격거리를 결정할 수 있다.
본 실시예에서는 하부 배선라인의 손상을 방지하기 위한 제2 범프 구조물(130)의 천이(shifting)를 예시하고 있지만, 하부 배선라인에 대한 손상에만 한정하는 것이 아니라 다양한 하부 구조물의 손상을 방지하기 위한 제2 범프 구조물의 천이에도 적용될 수 있음은 자명하다. 또한, 본 실시예에서는 상기 제2 범프 구조물이 상기 배선라인의 좌측으로 천이된 것을 예시하고 있지만 상기 집적회로 칩(100)이나 이를 포함하는 패키지의 특성에 따라 우측으로 천이될 수도 있음은 자명하다.
특히, 상기 제2 전극 패드(114b)와 상기 제2 범프 구조물(130)이 다수의 영역에서 접촉하는 경우에는 상기 배선라인(116)에 대하여 서로 대칭적으로 배치된 다수의 제2 보호막 개구(113b) 및 제2 완충막 개구(115b)가 배치될 수 있다.
도 2c는 도 1에 도시된 집적회로 칩의 제2 영역을 절단하여 제2 범프 구조물의 다른 예를 도시한 단면도이다.
도 2c를 참조하면, 상기 배선라인(116)은 상기 제2 전극패드(114b)의 중앙부를 관통하여 배치되며 상기 제2 보호막 개구(113b)는 상기 배선라인(116)의 중심선으로부터 제1 방향으로 제1 이격거리(d1)만큼 이격된 제1 분할 보호막 개구(splitted passivation opening, 113b1) 및 상기 배선라인(116)의 중심선으로부터 상기 제1 방향과 대칭인 제2 방향으로 제2 이격거리(d2)만큼 이격된 제2 분할 보호막 개구(113b2)를 포함한다. 또한, 상기 완충막 패턴(115)은 상기 제1 및 제2 분할 보호막 개구(113b1, 113b2)에 대응하는 제1 및 제2 분할 완충막 개 구(splitted buffer opening, 115b1, 115b2)를 포함한다. 이에 따라, 상기 제2 범프 구조물(130)은 상기 제1 및 제2 분할 개구들을 통하여 다수 영역에서 개별적으로 상기 제2 전극패턴(114b)과 접속한다.
본 실시예의 경우, 상기 제2 분할 개구들은 상기 배선라인(116)을 기준으로 서로 대향하는 좌우 측부에 대칭적으로 배치되며 상기 배선라인(116)의 중심선으로부터 각각 좌우측으로 동일한 거리만큼 이격되어 배치된다.
이에 따라, 상기 제2 범프 구조물(130)과 상기 제2 전극패드(114b)가 다수의 영역에서 접촉하므로 접촉응력이 분산되어 상기 제2 전극패드(114b)의 하부에 배치된 배선라인(116)에 대한 응력집중을 효율적으로 방지할 수 있다. 뿐만 아니라, 상기 배선라인(116)의 좌측에 위치하는 제1 분할 보호막 개구(113b1) 및 제1 분할 완충막 개구(115b1)를 통한 제2 범프 구조물(130)과 제2 전극패드(114b) 사이의 접촉이 불량하더라도 상기 배선라인의 우측에 위치하는 제2 분할 보호막 개구(113b2) 및 제2 분할 완충막 개구(115b2)를 통하여 접촉을 유지할 수 있으므로 상기 제2 범프 구조물(130)의 접촉 신뢰성도 향상할 수 있다.
본 실시예에서는 상기 제1 분할 개구들(113b1,115b1) 및 상기 제2 분할 개구들(113b2, 115b2)이 상기 배선라인을 기준으로 서로 대향하는 측부에 배치되는 것을 개시하고 있지만, 배선라인(116)의 동일한 측부에서 배선라인(116)과 나란하게 배치될 수도 있다.
즉, 상기 배선라인(116)이 상기 제2 전극패드(114b)의 중앙부를 관통하여 배치되는 경우, 상기 제1 및 제2 분할 보호막 개구들(113b1, 113b2) 및 상기 제1 및 제2 분할 완충막 개구들(115b1, 115b2)은 상기 배선라인(116)의 중심선으로부터 동일한 방향으로 제1 및 제2 이격거리(d1, d2)만큼 각각 이격되어, 상기 제2 범프 구조물(130)은 상기 분할 개구들을 통하여 다수의 영역에서 개별적으로 상기 제2 전극패턴과 접속할 수 있다.
상기 제2 범프 구조물(130)과 상기 제2 전극패드(114b)의 접촉영역의 수와 배치 형태는 상기 집적회로 칩(100)의 특성과 공정조건에 따라 다양하게 변형될 수 있음은 자명하다.
본 실시예에 의한 집적회로 칩에 의하면, 하부에 배선라인을 구비하는 의사 패드영역(PPA)에 배치된 범프 구조물은 상기 배선라인으로부터 일정 거리만큼 천이되어 전극패드와 접촉한다. 이에 따라, 응력집중에 의한 하부의 배선라인의 크랙이나 박리를 방지할 수 있다. 또한, 전극패드와 범프 구조물이 개별적인 다수의 영역에서 접촉하도록 함으로써 범프 구조물의 접촉 신뢰성을 향상시킬 수 있다.
이하, 상기 집적회로 칩(100)의 제조방법을 관련도면을 참조하여 설명한다.
도 3a 내지 도 3h는 본 발명의 도 1에 도시한 집적회로 칩을 제조하는 방법을 나타내는 단면도들이다. 도 3a 내지 도 3h에서, 도 1 및 도 2a 내지 도 2c와 동일한 부재에 대해서는 동일한 참조부호를 사용하며 동일한 부재는 동일한 구성과 기능을 갖는다.
도 3a를 참조하면, 기판(111) 상에 적층된 다수의 도전성 구조물(도시 안됨) 및 상기 도전성 구조물을 구동하기 위한 배선라인(116)이 절연막(112)에 의해 상기 도전성 구조물과 전기적으로 절연되는 집적회로 구조물(110)을 준비한다. 이때, 상기 집적회로 구조물(110)은 상기 배선라인(116)이 배치되지 않고 상기 배선라인과 전기적으로 연결되는 도전라인(도시 안됨)이 연장되는 제1 영역(PA) 및 상기 배선라인이 배치된 제2 영역(PPA)으로 구분된다.
일실시예로서, 상기 기판(111)은 웨이퍼와 같은 반도체 기판을 포함하며 집적회로 소자와 같이 다수의 반도체 제조공정에 의해 적층된 도전성 구조물이 형성된다. 상기 배선라인(116)은 상기 도전성 구조물로 데이터 신호 및 전원 신호를 전송하기 위한 다양한 금속 배선을 포함하며 상기 제2 영역(PPA)에 집중적으로 배치된다. 상기 배선라인(116)으로 입력신호를 전송하기 위한 접속단자는 상기 제1 영역(PA)에 집중적으로 배치되며 상기 제1 영역의 접속단자와 상기 배선라인(116)은 상기 도전라인에 의해 전기적으로 연결된다. 따라서, 상기 제1 영역(PA)의 하부에는 상기 배선라인이 배치되지 않으며 단지 상기 배선라인으로 신호를 전송하기 위한 접속단자 및 검사 공정에서의 외부 충격을 흡수하기 위한 보강재 등이 집중적으로 배치된다. 이러한 이유에서 상기 제1 영역(PA)은 접속단자를 위한 패드 구조물이 배치되므로 상기 제1 영역은 패드 영역이라 한다.
상기 절연막(112)은 산화물 또는 질화물로 형성되어 하부에 형성된 상기 도전성 구조물과 상부에 형성되는 상기 배선라인(116)을 전기적으로 절연시킨다. 일실시예로서, 상기 배선라인(116)은 상기 절연막(112)을 관통하여 상기 도전성 구조물과 연결되는 비아 플러그(도시 안됨) 및 상기 비아 플러그와 전기적으로 연결된 금속배선(metal wiring)을 포함한다.
도 3b를 참조하면, 상기 제1 영역(PA)에 배치되어 상기 배선라인(116)과 전기적으로 연결되는 제1 전극패드(114a) 및 상기 제2 영역에 배치되어 상기 배선라인(116)과 접촉하는 제2 전극패드(114b)를 구비하는 전극패드(114)를 형성한다.
상기 제1 전극패드(114a)는 상기 제1 영역(PA)에 규칙적으로 형성되며 상기 제2 전극패드(PPA)는 소자의 특성에 따라 필요한 경우 특정한 배선라인을 덮도록 임의적으로 형성된다. 상기 제1 및 제2 전극패드는 구리나 알루미늄과 도전성이 우수한 금속물질로 형성된다.
상기 제1 전극패드(114a)는 미리 확보된 패드 영역인 상기 제1 영역(PA)에서 일정한 패턴을 갖도록 형성된다. 반면, 상기 제2 전극패드(114b)는 특정한 도전성 구조물에 대한 데이터 신호나 전원을 보강할 필요가 있거나 접지라인을 보충할 필요가 있을 경우 당해 도전성 구조물과 연결된 배선라인을 덮도록 형성된다.
본 실시예의 경우, 패드영역인 상기 제1 영역(PA)은 상기 집적회로 구조물(110)의 중앙부에 배치되고 상기 도전성 구조물이 배치된 셀 영역 및 로직 회로가 배치되는 페리영역이 포함된 제2 영역(PPA)은 상기 제1 영역의 측부에 배치된다. 그러나, 상기 제1 영역이 상기 집적회로 구조물(110)의 주변부에 배치되고 상기 셀 영역 및 페리 영역을 포함하는 의사 패드 영역인 상기 제2 영역은 상기 제1 영역 사이에 배치될 수도 있음은 자명하다.
도 3c를 참조하면, 상기 전극패드(114)가 형성된 집적회로 구조물(110)의 전면을 덮는 보호막(117)을 형성한다.
일실시예로서, 상기 보호막(117)은 상기 집적회로 구조물(110)의 내부에 배 치된 다수의 도전성 구조물들을 외부환경으로부터 차단하기 위한 박막으로서 실리콘 산화물을 포함한다. 예를 들면, 실리콘 질화막, 실리콘 산화막 및 실리콘 질화막의 복합막으로 형성된다.
도 3d를 참조하면, 상기 보호막(117) 상에 제1 마스크 패턴(150)을 형성한다.
일실시예로서, 상기 제1 마스크 패턴(150)은 상기 제1 전극패턴(114a)에 대응하는 상기 보호막(117)의 일부를 노출하는 제1 마스크 개구(151) 및 상기 제2 전극패턴(114b)에 대응하는 보호막(117)의 일부를 노출하는 적어도 하나의 제2 마스크 개구(152)를 구비한다.
본 실시예의 경우, 상기 제1 마스크 패턴(150)은 포토레지스트 패턴을 포함하며 상기 제2 마스크 개구는 상기 배선라인의 중심선으로부터 제1 방향을 따라 일정한 거리만큼 이격된 제2 전극패턴의 주변부를 노출하는 제1 분할 마스크 개구(152a) 및 상기 배선라인(116)의 중심선으로부터 상기 제1 방향과 다른 제2 방향을 따라 일정한 거리만큼 이격된 상기 제2 전극패턴(114b)의 주변부를 노출하는 제2 분할 마스크 개구(152b)를 포함한다.
이때, 상기 배선라인(116)으로부터의 이격거리는 마스크 패턴을 형성하는 공정에서 상기 배선라인(116)의 중심선 위치로부터 특정한 옵셋 값(off set point)을 부가함으로써 형성할 수 있다. 이에 따라, 상기 제2 전극패턴(114b)의 상면을 덮는 보호막(117)은 상기 배선라인(116)의 중심선으로부터 일정한 거리만큼 이격되어 상기 제2 마스크 개구(152a,152b)를 통하여 노출된다.
도 3e를 참조하면, 상기 제1 마스크 패턴(150)을 식각 마스크로 이용하여 상기 보호막(117)을 식각하여 보호막 패턴(113)을 형성한다. 이에 따라, 상기 보호막 패턴(113)은 상기 제1 전극패턴(114a)을 노출하는 제1 보호막 개구(113a) 및 상기 제2 전극패턴(114b)의 주변부를 노출하는 적어도 하나의 제2 보호막 개구(113b)를 구비한다.
상기 제1 보호막 개구(113a)는 상기 제1 전극패턴(114a)의 중앙부를 노출하도록 형성되지만, 상기 제2 보호막 개구(113b)는 상기 배선라인(116)의 중심선으로부터 일정거리만큼 이격된 상기 제2 전극패턴(114b)의 주변 영역을 노출한다.
예를 들면, 상기 제2 보호막 개구(113b)는 상기 배선라인(116)의 중심선으로부터 제1 방향을 따라 제1 이격거리(d1)만큼 이격된 상기 제2 전극패턴(114b)의 제1 주변부를 노출하는 제1 분할 보호막 개구(113b1) 및 상기 배선라인(116)의 중심선으로부터 상기 제1 방향과 상이한 제2 방향을 따라 제2 이격거리(d2)만큼 이격된 상기 제2 전극패턴(114b)의 제2 주변부를 노출하는 제2 분할 보호막 개구(113b2)로 형성된다.
본 실시예의 경우, 상기 제1 방향과 제2 방향은 상기 배선라인(116)에 대하여 서로 대칭적이며 상기 제2 보호막 개구(113b)를 통하여 상기 제2 전극패턴(114b)의 좌측 주변부 및 우측 주변부가 노출된다.
다른 실시예로서, 상기 제1 및 제2 분할 보호막 개구(113b)는 상기 배선라인(116)과 동일한 측부에 형성될 수 있다. 상기 제1 및 제2 분할 보호막 개구(113b)는 상기 배선라인(116)의 중심선으로부터 동일한 방향을 따라 각각 제1 및 제2 이격거리만큼 이격되어 상기 제2 전극패턴(114b)의 주변부를 상기 배선라인(116)과 나란하게 노출할 수 있다. 이때, 상기 제1 및 제2 이격거리를 동일하게 형성하여 상기 배선라인과 나란하게 일렬로 배치된 다의 분할 보호막 개구를 형성할 수 있다.
도 3f를 참조하면, 상기 보호막 패턴(113)을 구비하는 집적회로 구조물(110)의 상면에 완충막(119)을 형성하고 상기 제1 및 제2 보호막 개구(113a,113b)에 대응하는 완충막(119)을 노출하는 제2 마스크 패턴(160)을 형성한다.
일실시예로서, 절연성을 갖는 물질을 상기 보호막 패턴(113)을 구비하는 기판의 상면으로 증착한 후 상면을 평탄화 함으로써 상기 완충막(119)을 형성한다. 예를 들면, 상기 완충막(119)은 질화물, 폴리이미드 또는 에폭시 수지 중의 어느 하나를 포함한다. 상기 완충막(119)은 인접한 전극패드 들을 전기적으로 절연시키며 후속 공정에 의해 상부에 형성될 범프 구조물의 무게를 흡수하고 범프 구조물에 관한 리플로우 과정에서 발생하는 스트레스를 완화시킨다.
상기 제2 마스크 패턴(160)은 평탄화 된 상기 완충막(119) 상에 형성되며 제1 전극패턴(114a)의 상면에 형성된 완충막(119)을 노출하는 제3 마스크 개구(161) 및 상기 제2 전극패턴(114b)의 상면에 형성된 완충막(119)을 노출하는 적어도 하나의 제4 마스크 개구(162)를 구비한다. 상기 제3 및 제4 마스크 개구(161, 162)는 상기 제1 및 제2 마스크 개구(151, 152)와 같거나 작은 사이즈를 갖는다.
이때, 상기 제2 마스크 개구(152)와 마찬가지로, 상기 제4 마스크 개구(162)의 중심은 상기 제2 전극패턴(114b)의 하부에 배치된 상기 배선라인(116)의 중심선 으로부터 일정한 거리만큼 이격되도록 형성된다.
본 실시예의 경우, 상기 보호막 개구와 완충막 개구는 별개의 마스크 패턴을 이용하여 개별적으로 형성하는 것을 예시하고 있지만 동일한 마스크 패턴을 이용하여 동시에 형성될 수도 있음은 자명하다.
즉, 상기 보호막(117)과 완충막(119)을 연속적으로 형성한 후 상기 완충막(119) 상에 단일한 마스크 패턴을 형성하고 상기 마스크 패턴을 이용한 식각 공정을 이용하여 상기 보호막과 완충막을 연속적으로 제거함으로써 전극패드를 노출하는 단일한 개구를 형성할 수 있다.
도 3g를 참조하면, 상기 제2 마스크 패턴(160)을 식각 마스크로 이용하는 식각 공정에 의해 상기 완충막(119)을 식각하여 완충막 패턴(115)을 형성한다. 따라서, 상기 완충막 패턴(115)은 상기 제1 및 제2 전극패턴(114a,114b)의 상면을 부분적으로 노출하는 제1 완충막 개구(115a) 및 제2 완충막 개구(115b)를 구비한다.
상기 제2 완충막 개구(115b)는 상기 배선라인(116)의 중심선으로부터 제1 이격거리(d1)만큼 이격되는 제1 분할 완충막 개구(115b1) 및 상기 배선라인(116)의 중심선으로부터 제2 이격거리(d2)만큼 이격되는 제2 분할 완충막 개구(115b2)를 갖도록 형성된다. 이에 따라, 상기 보호막 개구 및 완충막 개구를 형성하는 공정에서 상기 배선라인(116)에 대한 응력집중을 분산 시킬 수 있다. 뿐만 아니라, 상기 제1 및 제2 분할 완충막 개구들을 통하여 상부의 제2 범프 구조물(130)과 접촉하는 경우 제2 범프 구조물(130)로부터 기인하는 배선라인에 대한 응력집중을 최소화 할 수 있다.
상기 제1 및 제2 이격거리(d1, d2)가 클수록 상기 배선라인에 대한 응력집중은 작아지므로 상기 제2 도전성 범프(130)와 제2 영역(PPA)에 배치된 모든 배선라인에 대한 응력집중을 모두 고려하여 상기 배선라인에 대한 손상을 최소화 할 수 있는 이격거리를 결정할 수 있다.
도 3h를 참조하면, 상기 완충막 패턴(115) 상에 제1 영역(PA)에 위치하는 제1 범프 구조물(120) 및 제2 영역에 위치하는 제2 범프 구조물(130)을 형성한다.
일실시예로서, 상기 완충막 패턴(115) 상에 예비 금속 기저막(도시 안됨)을 형성하여 상기 제1 및 제2 완충막 개구(115a,115b)를 매립한다. 이에 따라, 상기 제1 및 제2 전극패드(114a, 114b)는 상기 금속 기저막과 직접 접촉한다. 이어서, 상기 예비 금속 기저막 상에 상기 제1 및 제2 전극패드(114a,114b) 상부의 예비 금속 기저막을 노출하는 개구를 구비하는 제3 마스크 패턴(도시 안됨)을 형성한다. 상기 제3 마스크 패턴을 도금 마스크로 이용하여 상기 예비 금속 기저막에 대한 전해 도금공정을 수행함으로써 상기 예비 금속 기저막 상에 제1 및 제2 도전성 범프(121, 131)를 형성한다. 상기 제3 마스크 패턴 및 상기 제3 마스크 패턴 하부의 예비 금속 기저막을 제거한다. 따라서, 상기 제1 도전성 범프(121)의 하부에는 제1 금속 기저막(122)이 형성되고 상기 제2 도전성 범프(131)의 하부에는 제2 금속 기저막(132)이 형성된다. 이후, 상기 도전선 범프(121,131)에 대한 리플로우 공정을 수행하여 상기 제1 및 제2 도전성 범프(121, 131)를 볼 타입의 범프로 형성한다. 이에 따라, 상기 집적회로 칩(100)이 완성된다.
본 실시예에서는 상기 패드영역(PA)이 기판(111)의 중앙부 배치된 중앙형 패 드 영역(center type pad area)을 갖는 집적회로 칩을 제조하는 것을 일례로 개시하고 있지만, 패드영역이 기판의 주변부에 배치된 에지형 패드영역(edge type pad area)을 갖는 집적회로 칩에 대해서도 동일하게 적용될 수 있음은 자명하다.
본 실시예의 경우, 상기 제2 범프 구조물(130)은 상기 배선라인(116)을 중심선으로 배치된 2개의 서로 다른 영역에서 상기 제2 전극패드(114b)와 접촉하고 있지만, 접촉지점의 수와 배열은 소자의 특성이나 공정조건에 따라 다양하게 변형될 수 있음은 자명하다.
본 발명의 일실시예에 의한 집적회로 칩의 제조방법에 의하면, 제2 전극패드와 제2 범프 구조물의 접촉부가 상기 배선라인으로부터 일정한 이격거리만큼 천이되도록 배치함으로써 범프 구조물을 형성하는 공정이 진행되는 동안 상기 배선라인으로 응력이 집중되는 것을 방지할 수 있다. 이에 따라, 상기 배선라인의 신뢰성을 확보할 수 있다. 또한, 상기 제2 전극패드와 제2 범프 구조물의 접촉지점을 다수로 형성하여 상기 제2 범프 구조물의 신뢰성을 개선할 수 있다.
플립 칩 패키지 및 이의 제조방법
도 4는 도 1에 도시된 집적회로 칩을 포함하는 플립 칩 패키지를 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 일실시예에 따른 플립 칩 패키지(200)는 집적회로 칩(100), 실장용 기판(210), 언더필링층(220) 및 외부 접속단자(230)를 포함한다.
상기 집적회로 칩(100)은 도 1에 도시된 집적회로 칩(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 상기 집적회로 칩(100)에 대한 설명은 생략한다.
상기 실장용 기판(210)은 칩(100)의 하부에 배치된다. 상기 실장용 기판(210)은 상기 집적회로 칩(100)의 제1 및 제2 범프 구조물(120, 130)들과 전기적 연결을 위한 상부 접속부(212), 상기 외부 접속단자(230)와 전기적 연결을 위한 하부 접속부(213) 및 상기 상부 및 하부 접속부 사이에 위치하여 상기 제1 및 제2 범프 구조물(120, 130)과 상기 외부 접속단자(230)를 연결하기 위한 실장용 회로패턴(도시 안됨)이 배열된 몸체(211)를 포함한다.
일실시예로서, 상기 실장용 기판(210)은 인쇄회로기판(printed circuit board, PCB), 유리기판 또는 유연성 필름(flexible film)을 포함한다. 상기 상부 접속부(212)에는 상기 범프 구조물과 접촉하는 상부 접촉패드(212a)가 구비되며, 하부 접속부(213)에는 상기 외부 접속단자(230)와 접촉하는 하부 접촉패드(213a)가 구비된다. 상기 상부 및 하부 접속부는 포토 솔더 레지스트(photo solder resist, PSR)를 포함한다.
상기 집적회로 칩(100)의 범프 구조물이 상기 상부 접촉 패드(212a)에 의해 상기 몸체(211) 내부의 실장용 회로패턴과 전기적으로 연결되고 상기 하부 접촉패드(213a)에 의해 상기 외부 접속단자(230)와 실장용 회로패턴이 전기적으로 연결된다. 상기 외부 접속단자(230)는 외부 전자기기와 전기적으로 연결된다. 예를 들면, 상기 외부 접속단자(230)는 솔더 볼(solder ball)을 포함한다. 상기 외부 전자기기 는 집적회로 칩(100)을 응용하는 로직 회로나 메모리 모듈뿐 아니라 상기 로직 회로나 메모리 모듈을 포함하는 시스템을 포함한다. 상기 시스템은 컴퓨터 시스템, 모바일 폰, MP3 플레이어 및 다양한 가정용 전자기기를 포함한다.
이에 따라, 상기 집적회로 칩(100)에 배치된 도전성 구조물은 상기 범프 구조물(120, 130), 실장용 기판(210)의 내부 배선 및 상기 외부 접속단자(230)를 통하여 외부 전자기기와 접속된다.
이때, 상기 제2 범프 구조물(130)과 집적회로 칩의 배선라인(116)이 서로 일정거리만큼 천이되어 접촉하고 있으므로 상기 실장용 기판(210)이 본딩되는 경우의 외부 충격이나 하중에 의하여 집적회로 칩(100)의 내부에 응력변화가 발생하더라도 상기 배선라인(116)으로 응력이 집중되는 것을 충분히 방지할 수 있다.
상기 언더 필링층(220)은 상기 실장용 기판(210)과 상기 집적회로 칩(100) 사이의 공간을 매립하여 상기 범프 구조물(120, 130)들을 외부 충격으로부터 보호한다. 상기 집적회로 칩(100)을 밀봉시키기 위하여 EMC와 같은 밀봉재(도시 안됨)가 상기 실장용 기판의 전면에 배치될 수 있음은 자명하다.
본 실시예에서는 단일한 집적회로 칩(100)을 실장하는 단일 칩 패키지를 개시하고 있지만, 다수의 집적회로 칩(100)을 서로 적층하여 멀티 칩 패키지를 구성할 수 있음은 자명하다.
본 발명의 일실시예에 따른 플립 칩 패키지에 의하면, 집적회로 칩(100)의 외부 환경변화에 의하여 내부 응력이 변화할지라도 상기 집적회로 칩(100)의 배선라인에 대한 응력집중을 충분히 방지할 수 있다. 이에 따라, 상기 플립 칩 패키지 의 신뢰성을 향상할 수 있다.
이하, 도 5a 내지 도 5c를 참조하여 도 4에 도시된 플립 칩 패키지를 제조하는 방법을 개시한다.
도 5a 내지 도 5c는 도 4에 도시된 플립 칩 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 5a를 참조하면, 상기 집적회로 칩(100)을 상기 실장용 기판(210)에 실장한다. 일실시예로서, 상기 범프 구조물(120, 130)과 상기 상부 접촉패드(212a)를 정렬한 후 열압착 공정을 수행한다. 이에 따라, 상기 집적회로 칩(100)의 각 범프 구조물이 상기 실장용 기판(210)의 각 상부 접촉패드(212a) 상에 접착된다.
도 5b를 참조하면, 상기 집적회로 칩(100)의 범프 구조물과 상기 실장용 기판(210) 사이의 공간을 언더필링 막으로 매립하여 범프 구조물을 외부 환경으로부터 단절시킨다. 이어서, 상기 언더필링 막(220)에 대한 경화 열처리를 수행하여 상기 언더필링 층을 경화시킨다. 이때, 상기 범프 구조물과 상기 상부 접촉패드(212a)도 추가적으로 경화되어 범프 구조물과 접촉패드 사이의 접착력을 향상시킨다.
도 5c를 참조하면, 상기 실장용 기판(210)의 하부 접촉패드(213a)에 대응하도록 상기 외부 접속단자(230)를 접착한다. 이어서, 상기 집적회로 칩(100)을 밀폐하는 밀봉재(도시 안됨)를 형성하여 상기 플립 칩 패키지(200)를 완성한다.
이에 따라, 상기 실장용 기판(210)이나 상기 외부 접속단자(230)에 연결되는 외부 기기에 의해 상기 집적회로 칩(100)의 내부에 응력이 증가한다 할지라도 상기 칩(100)의 배선라인(116)으로 응력이 집중되는 것을 방지할 수 있다.
상기 설명한 것과 같이, 본 발명에서는 집적회로 칩의 배선라인의 상부에 배치된 범퍼 구조물은 배선라인과 일정거리만큼 이격되어 배치되므로 실장용 기판이나 외부기기 혹은 범퍼 구조물의 형성과정에서 발생하는 외부충격 등에 의해 집적회로 내부의 응력분포가 변동되는 경우에도 상기 배선라인으로 응력이 집중되는 것을 방지할 수 있다. 이에 따라, 상기 집적회로 칩 및 이를 구비하는 플립 칩 패키지의 신뢰성을 향상할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 의한 집적회로 칩을 나타내는 평면도이다.
도 2a는 도 1에 도시된 집적회로 칩의 제1 영역을 절단하여 제1 범프 구조물을 도시한 단면도이다.
도 2b는 도 1에 도시된 집적회로 칩의 제2 영역을 절단하여 제2 범프 구조물을 도시한 단면도이다.
도 3a 내지 도 3g는 본 발명의 도 1에 도시한 집적회로 칩을 제조하는 방법을 나타내는 단면도들이다.
도 4는 도 1에 도시된 집적회로 칩을 포함하는 플립 칩 패키지를 나타내는 단면도이다.
도 5a 내지 도 5c는 도 4에 도시된 플립 칩 패키지를 제조하는 방법을 나타내는 단면도들이다.

Claims (10)

  1. 기판상에 적층된 다수의 도전성 구조물 및 상기 도전성 구조물과 연결된 다수의 배선라인들을 구비하는 집적회로 구조물;
    적어도 하나의 상기 배선라인과 전기적으로 연결되는 제1 전극패드 및 하면에서 적어도 하나의 상기 배선라인과 접촉하는 제2 전극패드를 포함하는 전극패드;
    상기 전극패드에 배치되고 상기 제1 전극패드의 상면을 노출하는 제1 개구 및 상기 배선라인으로부터 수평하게 이격되어 상기 제2 전극패드의 상면을 노출하는 적어도 하나의 제2 개구를 포함하는 보호막 패턴; 및
    상기 제1 개구를 통하여 상기 제1 전극패드과 전기적으로 접속하는 제1 범프 구조물 및 상기 제2 개구를 통하여 상기 제2 전극패드과 전기적으로 접속하고 하부에 배치된 상기 배선라인과 수평하게 이격되는 제2 범프 구조물을 구비하는 범프 구조물을 포함하는 것을 특징으로 하는 집적회로 칩.
  2. 제1항에 있어서, 상기 배선라인은 상기 제2 전극패드의 중앙부를 관통하여 배치되며 상기 제2 개구는 상기 배선라인의 중심선으로부터 제1 방향으로 제1 이격거리만큼 이격된 제1 분할 개구 및 상기 배선라인의 중심선으로부터 상기 제1 방향과 대칭인 제2 방향으로 제2 이격거리만큼 이격된 제2 분할 개구를 포함하여, 상기 제2 범프 구조물은 상기 제1 및 제2 분할 개구를 통하여 다수 지점에서 개별적으로 상기 제2 전극패드과 접속하는 것을 특징으로 하는 집적회로 칩.
  3. 제1항에 있어서, 상기 배선라인은 상기 제2 전극패드의 중앙부를 관통하여 배치되며 상기 제2 개구는 상기 배선라인의 중심선으로부터 동일한 방향으로 제1 및 제2 이격거리만큼 각각 이격되고 상기 배선라인을 따라 배치되는 제1 및 제2 분할 개구를 포함하여, 상기 제2 범프 구조물은 상기 제1 및 제2 분할 개구를 통하여 다수 지점에서 개별적으로 상기 제2 전극패드과 접속하는 것을 특징으로 하는 집적회로 칩.
  4. 기판 상에 적층된 다수의 도전성 구조물 및 상기 도전성 구조물과 연결된 다수의 배선라인들을 구비하는 집적회로 구조물을 준비하는 단계;
    적어도 하나의 상기 배선라인과 전기적으로 연결되는 제1 전극패드 및 하면에서 적어도 하나의 상기 배선라인과 접촉하는 제2 전극패드를 구비하는 전극패드를 형성하는 단계;
    상기 제1 전극패드의 상면을 노출하는 제1 개구 및 상기 배선라인으로부터 수평하게 이격되어 상기 제2 전극패드의 상면을 노출하는 적어도 하나의 제2 개구를 구비하는 보호막 패턴을 형성하는 단계; 및
    상기 제1 개구를 통하여 상기 제1 전극패드과 전기적으로 접속하는 제1 범프 구조물 및 상기 제2 개구를 통하여 상기 제2 전극패드과 전기적으로 접속하고 하부에 배치된 상기 배선라인과 수평하게 이격되는 제2 범프 구조물을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 칩의 제조방법.
  5. 제4항에 있어서, 상기 보호막 패턴을 형성하는 단계는
    상기 전극패턴을 구비하는 기판의 상면에 보호막을 형성하는 단계;
    상기 보호막의 상면에 상기 제1 전극패드에 대응하는 보호막을 노출하는 제1 마스크 개구 및 상기 배선라인의 중심선으로부터 일정한 거리만큼 이격된 상기 제2 전극패드의 주변부에 대응하는 보호막을 노출하는 적어도 하나의 제2 마스크 개구를 구비하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각용 마스크로 이용하여 상기 보호막을 식각하여 상기 제1 전극패드의 중심부 상면을 부분적으로 노출하는 제1 보호막 개구 및 상기 제2 전극패드의 주변부 상면을 부분적으로 노출하는 적어도 하나의 제2 보호막 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 칩의 제조방법.
  6. 제5항에 있어서, 상기 제2 보호막 개구를 형성하는 단계는 상기 배선라인의 중심선으로부터 제1 방향을 따라 제1 이격거리만큼 이격된 상기 제2 전극패드의 제1 주변부를 노출하는 제1 분할 보호막 개구 및 상기 배선라인의 중심선으로부터 상기 제1 방향과 상이한 제2 방향을 따라 제2 이격거리만큼 이격된 상기 제2 전극패드의 제2 주변부를 노출하는 제2 분할 보호막 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 칩의 제조방법.
  7. 제5항에 있어서, 상기 제2 보호막 개구를 형성하는 단계는 상기 배선라인의 중심선으로부터 동일한 방향을 따라 각각 제1 및 제2 이격거리만큼 이격되어 상기 제2 전극패드의 서로 다른 주변부를 상기 배선라인과 나란하게 노출하는 제1 및 제2 분할 마스크 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 칩의 제조방법.
  8. 제5항에 있어서, 상기 보호막 패턴의 상면에 상기 제1 보호막 개구를 통하여 노출된 상기 제1 전극패드의 상면을 노출하는 제1 완충막 개구 및 상기 제2 보호막 개구를 통하여 노출된 상기 제2 전극패드의 상면을 노출하는 적어도 하나의 제2 완충막 개구를 포함하는 완충막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 칩의 제조방법.
  9. 실장용 회로패턴을 구비하는 몸체 및 상기 몸체의 상면 및 하면에 배치되어 상기 실장용 회로패턴과 전기적으로 연결된 상부 및 하부 접촉패드를 구비하는 실장용 기판;
    상기 상부 접촉패드와 전기적으로 연결되며, 다수의 도전성 구조물 및 상기 도전성 구조물과 연결된 다수의 배선라인들을 포함하고 적어도 하나의 상기 배선라인과 전기적으로 연결되는 제1 접속패드와 접속하도록 배치된 제1 범프 구조물 및 하면에서 적어도 하나의 상기 배선라인과 접촉하는 제2 접속패드와 접속하고 하부에 배치된 상기 배선라인과 수평하게 이격되어 배치된 제2 범프 구조물을 구비하는 집적회로 칩;
    상기 하부 접촉패드와 전기적으로 연결되는 외부 접속단자; 및
    상기 실장용 기판과 상기 집적회로 칩 사이의 공간을 매립하는 언더필링층을 포함하는 것을 특징으로 하는 플립 칩 패키지.
  10. 실장용 회로패턴을 구비하는 몸체 및 상기 몸체의 상면 및 하면에 배치되어 상기 실장용 회로패턴과 전기적으로 연결된 상부 및 하부 접촉패드를 구비하는 실장용 기판을 준비하는 단계;
    패드영역에 배치되고 배선라인과 전기적으로 연결되는 제1 접속패드와 접속하는 집적회로 칩의 제1 범프 구조물 및 의사패드 영역에 배치되고 하면에서 상기 배선라인과 접촉하는 제2 접속패드와 접속하고 하부에 배치된 상기 배선라인과 수평하게 이격되는 상기 집적회로 칩의 제2 범프 구조물을 상기 상부 접촉패드와 전기적으로 연결하는 단계;
    외부 전원과 연결되는 외부 접속단자를 상기 하부 접촉패드와 전기적으로 연결하는 단계; 및
    상기 실장용 기판과 상기 집적회로 칩 사이의 공간을 매립하여 언더 필링층을 형성하는 단계를 포함하는 것을 특징으로 하는 플립 칩 패키지의 제조방법.
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