CN118099118A - 半导体封装及其制造方法 - Google Patents

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CN118099118A
CN118099118A CN202310981242.2A CN202310981242A CN118099118A CN 118099118 A CN118099118 A CN 118099118A CN 202310981242 A CN202310981242 A CN 202310981242A CN 118099118 A CN118099118 A CN 118099118A
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China
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semiconductor chip
layer
substrate
top surface
redistribution substrate
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石敬林
金东奎
金知晃
黄贤瀞
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了半导体封装及其制造方法。该半导体封装包括：下半导体芯片，在第一重分布衬底上，并包括通孔；下模制层，在第一重分布衬底上，并围绕下半导体芯片；下柱，在第一重分布衬底上，并与下半导体芯片横向间隔开；上半导体芯片，在下半导体芯片上，并耦接到通孔；上模制层，在下模制层上，并围绕上半导体芯片；上柱，在下模制层上，并与上半导体芯片横向间隔开；以及第二重分布衬底，在上模制层上，并耦接到上柱。下模制层的顶表面位于比下半导体芯片的顶表面的水平高的水平处。

Description

半导体封装及其制造方法
相关申请的交叉引用
本申请要求于2022年11月28日向韩国知识产权局提交的韩国专利申请第10-2022-0161832号的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思涉及一种半导体封装及其制造方法，更具体地，涉及一种包括重分布衬底的半导体封装及其制造方法。
背景技术
提供半导体封装以实现用以有资格用于电子产品中的集成电路芯片。半导体封装通常被配置为使得半导体芯片安装在印刷电路板上，并且接合线或凸块用于将半导体芯片电连接到印刷电路板。随着电子工业的发展，已经进行了各种研究以提高半导体封装的可靠性和耐用性。
随着电子工业的发展，电子产品对高性能、高速度和紧凑尺寸的需求不断增加。为了满足这种趋势，最近已经开发了一种将多个半导体芯片安装在单个封装中的封装技术。
近来的电子产品市场对便携式设备的需求不断增加，因此，对安装在便携式设备上的电子部件的尺寸和重量的减小的需求不断增加。为了实现电子部件的尺寸和重量的减小，需要用于将多个单独的器件集成到单个封装中的技术以及用于减小安装部件的单独尺寸的技术。具体地，在高频信号下操作的半导体封装需要具有紧凑性和优异的电气特性。
发明内容
本发明构思的一些实施例提供一种具有改善的热辐射的半导体封装及其制造方法。
本发明构思的一些实施例提供一种具有改善的结构特性的半导体封装及其制造方法。
本发明构思的一些实施例提供一种具有简化工艺并且较少发生故障的半导体封装制造方法以及通过该方法制造的半导体封装。
根据本发明构思的实施例，一种半导体封装可以包括：第一重分布衬底；下半导体芯片，在第一重分布衬底上，并在其中包括通孔；下模制层，在第一重分布衬底上，并围绕下半导体芯片；下柱，在第一重分布衬底上，并与下半导体芯片横向间隔开，下柱竖直穿透下模制层；上半导体芯片，在下半导体芯片上，并耦接到通孔；上模制层，在下模制层上，并围绕上半导体芯片；上柱，在下模制层上，并与上半导体芯片横向间隔开，上柱竖直穿透上模制层并耦接到下柱；以及第二重分布衬底，在上模制层上，并耦接到上柱。下模制层的顶表面可以位于比下半导体芯片的顶表面的水平高的水平处。
根据本发明构思的实施例，一种半导体封装可以包括：第一重分布衬底；外部端子，在第一重分布衬底的底表面上；下半导体芯片，在第一重分布衬底上，并在其中包括通孔；下柱，在第一重分布衬底上，并与下半导体芯片横向间隔开，下柱耦接到第一重分布衬底；上半导体芯片，在下半导体芯片上，并耦接到通孔；上柱，在下柱上，并与上半导体芯片横向间隔开；第二重分布衬底，在上半导体芯片和上柱上，第二重分布衬底耦接到上柱；以及钝化层，覆盖下半导体芯片的顶表面并且跨下柱与上柱之间延伸。下柱可以穿透钝化层以连接到上柱。
根据本发明构思的实施例，一种半导体封装可以包括：第一重分布衬底；下半导体芯片，在第一重分布衬底上，并在其中包括通孔；下模制层，在第一重分布衬底上，并围绕下半导体芯片；钝化层，覆盖下半导体芯片的顶表面和下模制层的顶表面，下半导体芯片的通孔竖直穿透钝化层以暴露在钝化层的顶表面上；上半导体芯片，在下半导体芯片上且在钝化层上，上半导体芯片耦接到通孔；上模制层，在钝化层上，并围绕上半导体芯片；以及第二重分布衬底，在上模制层上。下半导体芯片的顶表面可以构成凹陷，该凹陷从下模制层的顶表面朝向第一重分布衬底凹入。
根据本发明构思的实施例，一种制造半导体封装的方法可以包括：将下半导体芯片安装在第一重分布衬底上；将下柱放置在第一重分布衬底上；在第一重分布衬底上形成下模制层，该下模制层覆盖下半导体芯片和下柱；对下模制层执行减薄工艺以暴露下半导体芯片的顶表面和下柱的顶表面，其中，减薄工艺使得下半导体芯片的顶表面比下模制层的顶表面低；在下模制层的顶表面和下半导体芯片的顶表面上形成钝化层；将上半导体芯片放置在下半导体芯片上方的钝化层上；以及在钝化层上形成上模制层，该上模制层覆盖上半导体芯片。
附图说明
图1至图7示出了显示根据本发明构思的示例实施例的半导体封装的截面图。
图8至图23示出了显示根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
具体实施方式
下面将参照附图描述根据本发明构思的半导体封装。贯穿附图，相同标记表示相同元件。
当涉及朝向、布局、位置、形状、尺寸、量或其他度量时，如本文中使用的诸如“相同”、“相等”、“平面”或“共面”的术语不必表示完全相同的朝向、布局、位置、形状、尺寸、量或其他度量，而是意在包含例如在由于制造工艺而可能发生的可接受变化内几乎相同的朝向、布局、位置、形状、尺寸、量或其他度量。除非上下文或其他陈述另有说明，否则术语“基本上”在本文中可以用于强调该含义。
将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”(或使用任何形式的文字“接触”一词)时，在接触点处不存在中间元件。
图1至图3示出了显示根据本发明构思的示例实施例的半导体封装的截面图。
参照图1，可以设置第一重分布衬底100。第一重分布衬底100可以是用于重分布的衬底。例如，第一重分布衬底100可以包括彼此堆叠的一个或多个第一衬底布线层。每个第一衬底布线层可以包括第一衬底电介质图案110以及第一衬底电介质图案110中的第一衬底布线图案120。一个第一衬底布线层中的第一衬底布线图案120可以电连接到相邻的另一第一衬底布线层中的第一衬底布线图案120。
第一衬底电介质图案110可以包括电介质聚合物或光成像电介质(PID)。例如，光成像电介质可以包括选自光敏聚酰亚胺、聚苯并恶唑(PBO)、酚醛聚合物和苯并环丁烯聚合物中的至少一种。备选地，第一衬底电介质图案110可以包括电介质材料。例如，第一衬底电介质图案110可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或电介质聚合物。
第一衬底布线图案120可以设置在第一衬底电介质图案110上。第一衬底布线图案120可以在第一衬底电介质图案110上水平延伸。第一衬底布线图案120可以设置在第一衬底电介质图案110的顶表面上。第一衬底布线图案120可以突出到第一衬底电介质图案110的顶表面上，接触第一衬底电介质图案110的顶表面。在第一衬底电介质图案110上，第一衬底布线图案120可以覆盖有设置在其上的另一第一衬底电介质图案110。设置在最上面的第一衬底布线层中的第一衬底布线图案120可以用作衬底焊盘，下面将讨论的下半导体芯片200和下柱300耦接到该衬底焊盘。
例如，设置在最上面的第一衬底布线层中的第一衬底布线图案120的部分可以是其上安装有下半导体芯片200的第一衬底焊盘122，并且设置在最上面的第一衬底布线层中的第一衬底布线图案120的其他部分可以是与下柱300耦接的第二衬底焊盘124。在示例实施例中，下柱300可以接触第二衬底焊盘124的顶表面。如上所述，第一衬底布线图案120可以是第一衬底布线层的焊盘或线部分。从这个意义上讲，第一衬底布线图案120可以是用于在第一重分布衬底100中水平重分布的组件。第一衬底布线图案120可以包括导电材料。例如，第一衬底布线图案120可以包括金属，例如铜(Cu)。
第一衬底布线图案120可以具有镶嵌结构。例如，第一衬底布线图案120可以具有从其底表面突出的过孔(via)。过孔可以是用于将相邻的第一衬底布线层中的第一衬底布线图案120彼此竖直连接的组件。备选地，过孔可以是用于将最下面的第一衬底布线层中的第一衬底布线图案120连接到下面将讨论的外部焊盘130的组件。例如，过孔可以从第一衬底布线图案120的底表面穿过第一衬底电介质图案110以接触下面的另一第一衬底布线层中的第一衬底布线图案120的顶表面。
又例如，过孔可以从第一衬底布线图案120的底表面穿过最下面的第一衬底电介质图案110以接触外部焊盘130的顶表面。在该配置中，第一衬底布线图案120的位于第一衬底电介质图案110上的上部可以是用作水平线或水平焊盘的头部，并且第一衬底布线图案120的过孔可以是尾部。第一衬底布线图案120可以具有T形状。
尽管未示出，但是阻挡层可以介于第一衬底电介质图案110与第一衬底布线图案120之间。阻挡层可以围绕第一衬底布线图案120的头部和尾部。阻挡层的厚度或第一衬底电介质图案110与第一衬底布线图案120之间的间隙可以给出约至约/>的范围。阻挡层可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)或氮化钽(TaN)。如本文所使用的，术语“厚”和“厚度”可以指在垂直于第一重分布衬底100的顶表面的方向上测量的厚度或高度。
外部焊盘130可以设置在最下面的第一衬底布线层的底表面上。例如，外部焊盘130可以设置在第一衬底电介质图案110中的最下面的第一衬底电介质图案的底表面上。外部焊盘130可以电连接到第一衬底布线图案120。外部焊盘130可以接触与第一衬底布线图案120中的最下面的第一衬底布线图案相对应的过孔。外部焊盘130可以用作与将讨论的外部端子150耦接的焊盘。外部焊盘130可以包括导电材料。例如，外部焊盘130可以包括金属，例如铜(Cu)。
可以设置衬底保护层140。衬底保护层140可以覆盖最下面的第一衬底布线层的底表面并且暴露外部焊盘130。例如，外部焊盘130和衬底保护层140的底表面可以共面。外部端子150可以设置在外部焊盘130的暴露的底表面上。例如，外部端子150可以接触外部焊盘130的底表面。衬底保护层140可以包括电介质聚合物或光成像电介质(PID)。
外部端子150可以包括焊球或焊料凸块，并且基于外部端子150的类型和布置，半导体封装可以以球栅阵列(BGA)型、精细球栅阵列(FBGA)型和接点栅格阵列(LGA)型之一的形式提供。
可以如上所述设置第一重分布衬底100。然而，本发明构思不限于此。第一重分布衬底100可以是印刷电路板(PCB)。例如，第一重分布衬底100可以具有核心层以及在核心层的顶部和底部上的用于互连的外围部分。
下半导体芯片200可以设置在第一重分布衬底100上。当在平面图中观察时，下半导体芯片200可以设置在第一重分布衬底100的中心区域上。下半导体芯片200可以是逻辑芯片。备选地，下半导体芯片200可以是存储器芯片，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、磁性随机存取存储器(MRAM)或闪存。下半导体芯片200可以具有前表面和后表面。这里，语言“前表面”可以被定义为指示半导体芯片中的集成元件的有源表面或者其上形成半导体芯片的多个焊盘的表面，并且语言“后表面”可以被定义为指示面向前表面的相对表面。
下半导体芯片200的前表面可以指向第一重分布衬底100。例如，下半导体芯片200可以以面朝下的状态设置在第一重分布衬底100上。下半导体芯片200可以包括第一基层210、设置在第一基层210的前表面上的第一电路层220、以及穿透第一基层210的一个或多个第一通孔240。
第一基层210可以由硅(Si)形成。集成元件或集成电路可以形成在第一基层210的下部中。
第一电路层220可以设置在第一基层210的底表面上。第一电路层220可以电连接到形成在第一基层210中的集成元件或集成电路。例如，第一电路层220可以具有设置在电介质图案222中的电路图案224，并且电路图案224可以耦接到形成在第一基层210中的集成元件或集成电路。电路图案224的一部分可以暴露在第一电路层220的底表面上，并且电路图案224的暴露部分可以对应于下半导体芯片200的焊盘。第一电路层220可以设置在下半导体芯片200的底表面上，并且下半导体芯片200的底表面可以是下半导体芯片200的有源表面。
第一通孔240可以竖直穿透第一基层210。第一通孔240可以具有暴露在第一基层210的顶表面上的一端。第一通孔240可以暴露在第一基层210的顶表面上或下半导体芯片200的后表面上。第一通孔240可以具有朝向下半导体芯片200的前表面延伸的另一端以耦接到第一电路层220。第一通孔240可以耦接到第一电路层220的电路图案224。可以设置多个第一通孔240。
尽管未示出，但是可以在第一基层210的顶表面上设置第一钝化层。在这种情况下，第一通孔240可以穿透第一钝化层以暴露在第一钝化层的顶表面上。第一钝化层可以包括电介质材料。例如，第一钝化层可以包括氮化硅(SiN)、氧化硅(SiO)或氮氧化硅(SiON)。
下半导体芯片200可以在其底表面上设置有第一芯片连接端子202。第一芯片连接端子202可以电连接到第一电路层220。例如，第一芯片连接端子202可以接触电路图案224的暴露部分。第一芯片连接端子202可以电连接到下半导体芯片200的输入/输出电路(或存储器电路)、电源电路或接地电路。第一芯片连接端子202可以包括例如焊球，如图1所示。备选地，第一芯片连接端子202可以包括例如焊料凸块，如图2所示。在这种情况下，焊料凸块可以包括金属材料，例如铜(Cu)。下面的描述将集中在图1的实施例上。
下半导体芯片200可以安装在第一重分布衬底100上。例如，下半导体芯片200的第一电路层220可以朝向第一重分布衬底100的顶表面。下半导体芯片200可以通过第一芯片连接端子202电连接到第一重分布衬底100。第一芯片连接端子202可以设置在第一重分布衬底100的第一衬底焊盘122与下半导体芯片200的第一电路层220之间。第一芯片连接端子202可以用于将下半导体芯片200安装到第一重分布衬底100上，因此下半导体芯片200的底表面可以与第一重分布衬底100间隔开。例如，下半导体芯片200的底表面可以与第一重分布衬底100的顶表面间隔开。
尽管未示出，但是可以在第一重分布衬底100与下半导体芯片200之间设置底部填充层。底部填充层部分可以围绕第一芯片连接端子202，同时填充第一重分布衬底100与下半导体芯片200之间的空间。
下模制层410可以设置在第一重分布衬底100上。下模制层410可以覆盖第一重分布衬底100的顶表面。当在平面图中观察时，下模制层410可以围绕下半导体芯片200。下模制层410可以覆盖下半导体芯片200的侧表面并且暴露下半导体芯片200的顶表面。例如，下模制层410可以接触下半导体芯片200的侧表面。下模制层410的顶表面可以位于比下半导体芯片200的顶表面的水平高的水平处。在本描述中，下半导体芯片200的顶表面可以对应于下半导体芯片200的第一基层210的顶表面。下半导体芯片200的顶表面可以比下模制层410的顶表面更靠近第一重分布衬底100。例如，下半导体芯片200的顶表面可以构成凹陷RS，该凹陷RS从下模制层410的顶表面朝向第一重分布衬底100凹入。
凹陷RS可以具有暴露下半导体芯片200的顶表面的底表面和暴露下模制层410的内侧壁。下模制层410的顶表面可以位于与下半导体芯片200的第一通孔240的顶表面的水平基本相同的水平处。例如，凹陷RS可以由下模制层410的顶表面和第一基层210的顶表面限定，并且第一通孔240可以突出到凹陷RS的底表面上。
图1描绘了下模制层410的顶表面位于与第一通孔240的顶表面的水平相同的水平处，但是本发明构思不限于此。如图3所示，下模制层410的顶表面可以位于比第一通孔240的顶表面的水平高的水平处。例如，下模制层410的顶表面可以位于比整个下半导体芯片200的水平高的水平处。在示例实施例中，下模制层410的最上顶表面可以位于比底部填充层504的顶表面的水平和上半导体芯片500的电介质图案522的水平高的水平处。在示例实施例中，下模制层410中的最上顶表面可以位于比底部填充层504的下表面高的水平处且比底部填充层504的顶表面低的水平处。
下面的描述将集中在图1的实施例上。当没有提供底部填充层时，下模制层410可以围绕第一芯片连接端子202，同时填充第一重分布衬底100与下半导体芯片200之间的空间。在示例实施例中，下模制层410可以接触下半导体芯片200的底表面、下半导体芯片200下方的第一重分布衬底100的顶表面、以及第一芯片连接端子202的侧表面。下模制层410可以包括电介质材料，例如环氧模塑料(EMC)。
中间钝化层420可以设置在下模制层410上。中间钝化层420可以共形地覆盖下模制层410和下半导体芯片200。中间钝化层420可以接触下模制层410和下半导体芯片200的顶表面。例如，中间钝化层420可以共形地覆盖下模制层410的顶表面，并且还可以共形地覆盖凹陷RS的内侧壁和底表面。在凹陷RS中，中间钝化层420可以覆盖第一通孔240的突出到凹陷RS的底表面上的侧表面，并且可以不覆盖第一通孔240的顶表面。例如，中间钝化层420可以接触第一通孔240的侧表面。例如，在下半导体芯片200的顶表面上，第一通孔240可以竖直穿透中间钝化层420以暴露在中间钝化层420的顶表面上。中间钝化层420可以包括氧化硅(SiO)或氮化硅(SiN)。
至少一个下柱300可以设置在第一重分布衬底100上。下柱300可以设置在下半导体芯片200的侧向。在示例实施例中，下柱300可以设置在下半导体芯片200的两侧。下柱300可以竖直穿透下模制层410。下柱300可以具有朝向第一重分布衬底100延伸以与第一重分布衬底100中的第一衬底布线图案120的第二衬底焊盘124耦接的一端。下柱300可以具有朝向下模制层410的顶表面延伸的另一端。下柱300可以穿透中间钝化层420以暴露在中间钝化层420的顶表面上。下柱300的顶表面可以与中间钝化层420的顶表面共面。下柱300可以具有恒定的宽度，而与距第一重分布衬底100的距离无关。备选地，下柱300的宽度可以随着距第一重分布衬底100的距离的增加而减小。下柱300可以包括铜(Cu)。
下柱300可以在其上部上具有柱焊盘310。柱焊盘310可以位于下柱300的最上端。柱焊盘310可以暴露在中间钝化层420的顶表面上。柱焊盘310的厚度可以大于中间钝化层420的厚度。例如，柱焊盘310可以竖直穿透中间钝化层420，并且柱焊盘310的一部分可以延伸到下模制层410中。下柱300的除了柱焊盘310之外的剩余部分可以被掩埋在下模制层410中。然而，本发明构思不限于此。柱焊盘310的厚度可以与中间钝化层420的厚度相同，并且在这种情况下，柱焊盘310的底表面可以位于和中间钝化层420与下模制层410之间的界面的水平相同的水平处。柱焊盘310可以包括金属材料，例如镍(Ni)、钯(Pd)或钛(Ti)。
上半导体芯片500可以设置在中间钝化层420上。上半导体芯片500可以位于下半导体芯片200上方。当在平面图中观察时，整个上半导体芯片500可以与下半导体芯片200重叠。例如，上半导体芯片500可以与下半导体芯片200竖直重叠。上半导体芯片500在水平方向上的宽度可以小于下半导体芯片200在水平方向上的宽度。例如，当在平面图中观察时，上半导体芯片500可以位于凹陷RS中。在一些示例实施例中，当在平面图中观察时，上半导体芯片500可以位于凹陷RS的中心。在一些示例实施例中，当在平面图中观察时，上半导体芯片500可以与凹陷RS重叠。在一些示例实施例中，当在平面图中观察时，上半导体芯片500可以设置在由凹陷RS的侧壁形成的边界内。上半导体芯片500的厚度可以大于下半导体芯片200的厚度。上半导体芯片500可以是逻辑芯片。备选地，上半导体芯片500可以是存储器芯片，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、磁性随机存取存储器(MRAM)或闪存。上半导体芯片500可以具有前表面和后表面。上半导体芯片500的前表面可以朝向第一重分布衬底100。例如，上半导体芯片500可以以面朝下的状态设置在中间钝化层420上。上半导体芯片500可以包括第二基层510以及设置在第二基层510的前表面上的第二电路层520。
第二基层510可以由硅(Si)形成。集成元件或集成电路可以形成在第二基层510的下部中。
第二电路层520可以设置在第二基层510的底表面上。第二电路层520可以电连接到形成在第二基层510中的集成元件或集成电路。例如，第二电路层520可以具有设置在电介质图案522中的电路图案524，并且电路图案524可以耦接到形成在第二基层510中的集成元件或集成电路。电路图案524的一部分可以暴露在第二电路层520的底表面上，并且电路图案524的暴露部分可以对应于上半导体芯片500的焊盘。上半导体芯片500可以在其底表面上设置有第二电路层520，并且上半导体芯片500的底表面可以是上半导体芯片500的有源表面。
上半导体芯片500可以在其底表面上设置有第二芯片连接端子502。第二芯片连接端子502可以电连接到第二电路层520。例如，第二芯片连接端子502可以接触电路图案524的暴露部分。第二芯片连接端子502可以电连接到上半导体芯片500的输入/输出电路(或存储器电路)、电源电路或接地电路。第二芯片连接端子502可以包括例如焊球，如图1、图2和图3所示。备选地，虽然未示出，但是第二芯片连接端子502可以包括焊料凸块。在这种情况下，焊料凸块可以包括金属材料，例如铜(Cu)。下面的描述将集中在图1的实施例上。
上半导体芯片500可以安装在下半导体芯片200上。例如，上半导体芯片500的第二电路层520可以朝向中间钝化层420的顶表面。上半导体芯片500可以通过第二芯片连接端子502电连接到下半导体芯片200。第二芯片连接端子502可以设置在上半导体芯片500的第二电路层520与暴露到中间钝化层420上的第一通孔240之间。上半导体芯片500可以通过第二芯片连接端子502和第一通孔240安装在下半导体芯片200上。上半导体芯片500的底表面可以与中间钝化层420间隔开。例如，上半导体芯片500的底表面可以与中间钝化层420的顶表面间隔开。
底部填充层504可以设置在上半导体芯片500与中间钝化层420之间。底部填充层504可以围绕第二芯片连接端子502，同时填充上半导体芯片500与凹陷RS的底表面之间的空间。底部填充层504可以接触第二芯片连接端子502、上半导体芯片500的底表面、以及中间钝化层420的上表面。
上模制层430可以设置在中间钝化层420上。上模制层430可以覆盖中间钝化层420的顶表面。例如，中间钝化层420可以从下半导体芯片200的顶表面或凹陷RS的底表面穿过凹陷RS的内侧壁延伸到下模制层410与上模制层430之间的空间中。在示例实施例中，上模制层430可以接触中间钝化层420的顶表面和底部填充层504的侧表面。当在平面图中观察时，上模制层430可以围绕上半导体芯片500。上模制层430可以覆盖上半导体芯片500的侧表面并且暴露上半导体芯片500的顶表面。上模制层430的顶表面可以与上半导体芯片500的顶表面共面。上模制层430可以直接接触上半导体芯片500的侧表面。根据一些实施例，上模制层430可以覆盖上半导体芯片500的顶表面。在下半导体芯片200的侧向，上模制层430的厚度可以与下模制层410的厚度基本相同。然而，本发明构思不限于此，上模制层430和下模制层410可以具有彼此不同的厚度。上模制层430可以由诸如环氧模塑料(EMC)之类的电介质材料形成。
至少一个上柱350可以设置在中间钝化层420上。上柱350可以设置在上半导体芯片500的侧向。在示例实施例中，上柱350可以设置在上半导体芯片500的两侧。上柱350可以竖直穿透上模制层430。上柱350可以具有朝向中间钝化层420延伸以与下柱300的柱焊盘310耦接的一端。例如，中间钝化层420可以从凹陷RS的底表面穿过凹陷RS的内侧壁延伸到下模制层410与上模制层430之间的空间中，并且下柱300的柱焊盘310可以穿透中间钝化层420以与上柱350接触。上柱350可以具有朝向上模制层430的顶表面延伸的另一端。上柱350可以暴露在上模制层430的顶表面上。上柱350的顶表面可以与上模制层430的顶表面共面。上柱350的厚度可以与下柱300的厚度基本相同。在本描述中，柱的厚度可以对应于柱在垂直于第一重分布衬底100的顶表面的方向上的长度。然而，本发明构思不限于此，上柱350和下柱300可以具有彼此不同的厚度。上柱350可以具有恒定的宽度，而与距中间钝化层420的距离无关。备选地，上柱350的宽度可以随着距中间钝化层420的距离的增加而减小。上柱350可以包括与下柱300的材料不同的材料。例如，上柱350可以包括钛(Ti)。然而，本发明构思不限于此，并且上柱350可以包括与下柱300的材料相同的材料。例如，上柱350可以包括铜(Cu)。
第二重分布衬底600可以设置在上模制层430和上半导体芯片500上。第二重分布衬底600可以直接接触上模制层430的顶表面和上半导体芯片500的顶表面。
第二重分布衬底600可以包括彼此堆叠的一个或多个第二衬底布线层。每个第二衬底布线层可以包括第二衬底电介质图案610以及第二衬底电介质图案610中的第二衬底布线图案620。当第二衬底布线层设置为多个时，一个第二衬底布线层中的第二衬底布线图案620可以电连接到相邻的另一第二衬底布线层中的第二衬底布线图案620。
第二衬底电介质图案610可以包括电介质聚合物或光成像电介质(PID)。例如，光成像电介质可以包括选自光敏聚酰亚胺(PI)、聚苯并恶唑(PBO)、酚醛聚合物和苯并环丁烯聚合物中的至少一种。备选地，第二衬底电介质图案610可以包括电介质材料。例如，第二衬底电介质图案610可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或电介质聚合物。
第二衬底布线图案620可以设置在第二衬底电介质图案610上。第二衬底布线图案620可以在第二衬底电介质图案610上水平延伸。第二衬底布线图案620可以设置在第二衬底电介质图案610的顶表面上。第二衬底布线图案620可以突出到第二衬底电介质图案610的顶表面上。在第二衬底电介质图案610上，第二衬底布线图案620可以覆盖有设置在第二衬底电介质图案610上的另一第二衬底电介质图案610。设置在最上面的第二衬底布线层中的第二衬底布线图案620可以是其上安装有外部器件或电子装置的重分布焊盘。第二衬底布线图案620可以是第二衬底布线层的焊盘或线部分。例如，第二衬底布线图案620可以是用于在第二衬底布线层中水平重分布的组件。如图1所示，第二衬底布线图案620可以将重分布焊盘连接到上柱350。例如，上柱350和下柱300可以对应于将第一重分布衬底100电连接到第二重分布衬底600的竖直连接器。图1以示例的方式描绘了第二衬底布线图案620的电连接，并且第二衬底布线图案620的形状和布置不限于图1所示的形状和布置。第二衬底布线图案620可以包括导电材料。例如，第二衬底布线图案620可以包括铜(Cu)。
第二衬底布线图案620可以具有镶嵌结构。例如，第二衬底布线图案620可以具有连接成单个整体件的头部和尾部。当在竖直截面图中观察时，第二衬底布线图案620的头部和尾部可以具有T形状。
第二衬底布线图案620的头部可以是用于第二重分布衬底600中的布线线路的水平扩展的线部分或焊盘部分。头部可以设置在第二衬底电介质图案610的顶表面上。例如，头部可以突出到第二衬底电介质图案610的顶表面上，接触第二衬底电介质图案610的顶表面。
第二衬底布线图案620的尾部可以是用于第二重分布衬底600中的布线线路的竖直连接的过孔部分。尾部可以耦接到设置在其下方的另一第二衬底布线层。例如，第二衬底布线图案620的尾部可以从头部的底表面延伸，并且可以穿透第二衬底电介质图案610以接触下面的另一第二衬底布线层的第二衬底布线图案620的头部。设置在第二衬底布线层中的最下面的第二衬底布线层中的第二衬底布线图案620的尾部可以穿透第二衬底电介质图案610以暴露在第二重分布衬底600的底表面上。设置在最下面的第二衬底布线层中的第二衬底布线图案620的尾部可以位于上模制层430上。设置在最下面的第二衬底布线层中的第二衬底布线图案620的尾部可以耦接到上柱350。例如，设置在最下面的第二衬底布线层中的第二衬底布线图案620的尾部可以接触上柱350的顶表面。
根据本发明构思的一些实施例，因为上半导体芯片500具有相对大的厚度，从下半导体芯片200和上半导体芯片500产生的热量可以不通过下模制层410和上模制层430而是通过上半导体芯片500容易地排出。另外，由于上半导体芯片500由具有高导热率的硅(Si)形成，所以半导体封装可以提高热辐射效率。
此外，可以设置竖直连接器以将第一重分布衬底100竖直连接到第二重分布衬底600，并且下柱300和上柱350可以用于使竖直连接器具有多层结构。因此，即使当上半导体芯片500具有相对大的厚度时，竖直连接器也可以容易地形成为具有高纵横比。因此，上半导体芯片500可以容易地形成为具有大的厚度，并且半导体封装可以提高热辐射效率。
此外，因为热量容易从下半导体芯片200和上半导体芯片500排出，所以可以防止在下半导体芯片200与上半导体芯片500之间的第二芯片连接端子502中形成热致金属间化合物(heat-induced intermetallic compound)。由此，可以提供具有增加的结构稳定性和改善的操作稳定性的半导体封装。
在下面的实施例中，与参照图1至图3讨论的组件相同的组件被分配相同的附图标记，并且为了描述方便，将省略或删除其重复说明。以下描述将集中于图1至图3的实施例与下文描述的其他实施例之间的差异。
图4示出了显示根据本发明构思的示例实施例的半导体封装的截面图。
图1至图3描绘了第一芯片连接端子202用于将下半导体芯片200安装到第一重分布衬底100上，但是本发明构思不限于此。
参照图4，第一重分布衬底100可以包括彼此堆叠的一个或多个第一衬底布线层。每个第一衬底布线层可以包括第一衬底电介质图案110以及第一衬底电介质图案110中的第一衬底布线图案120。
第一衬底布线图案120可以设置在第一衬底电介质图案110下方。第一衬底布线图案120可以在第一衬底电介质图案110下方水平延伸。第一衬底布线图案120可以设置在第一衬底电介质图案110的底表面上。第一衬底布线图案120可以突出到第一衬底电介质图案110的底表面上。在第一衬底电介质图案110下方，第一衬底布线图案120可以覆盖有位于第一衬底布线图案120之下的另一第一衬底电介质图案110。设置在最下面的第一衬底布线层中的第一衬底布线图案120可以用作外部焊盘130。例如，外部端子150可以耦接到设置在最下面的第一衬底布线层中的第一衬底布线图案120。
第一衬底布线图案120可以具有镶嵌结构。例如，第一衬底布线图案120可以具有突出到其顶表面上的过孔。过孔可以是用于将相邻的第一衬底布线层中的第一衬底布线图案120彼此竖直连接的组件。备选地，过孔可以是用于将最上面的第一衬底布线层中的第一衬底布线图案120连接到下面将讨论的下半导体芯片200和下柱300的组件。例如，过孔可以从第一衬底布线图案120的顶表面穿过第一衬底电介质图案110以接触另一第一衬底布线层中的第一衬底布线图案120的覆盖过孔的底表面。又例如，过孔可以从第一衬底布线图案120的顶表面穿过最上面的第一衬底电介质图案110以暴露在第一重分布衬底100的顶表面上。在该配置中，第一衬底布线图案120的位于第一衬底电介质图案110上的上部可以是用作水平线或水平焊盘的头部，并且第一衬底布线图案120的过孔可以是尾部。第一衬底布线图案120可以具有T形状。
下半导体芯片200和至少一个下柱300可以设置在第一重分布衬底100上。下半导体芯片200和下柱300可以直接接触第一重分布衬底100。例如，下半导体芯片200中的第一电路层220的底表面和下柱300的底表面可以接触第一重分布衬底100的顶表面。下柱300和下半导体芯片200的芯片焊盘可以接触暴露在第一重分布衬底100的顶表面上的第一衬底布线图案120。例如，第一重分布衬底100中的最上面的第一衬底布线图案120的过孔可以穿透最上面的第一衬底电介质图案110以耦接到下柱300的底表面以及下半导体芯片200中包括的芯片焊盘的底表面。
图5示出了显示根据本发明构思的示例实施例的半导体封装的截面图。
参照图5，可以不包括下导电柱、上导电柱和第二重分布衬底中的任何一个。
如图5所示，下半导体芯片200可以安装在第一重分布衬底100上。
下模制层410可以设置在第一重分布衬底100上。下模制层410可以覆盖第一重分布衬底100的顶表面。当在平面图中观察时，下模制层410可以围绕下半导体芯片200。下模制层410可以覆盖下半导体芯片200的侧表面并且暴露下半导体芯片200的顶表面。例如，下模制层410可以接触下半导体芯片200的底表面和侧表面。下模制层410的顶表面可以位于比下半导体芯片200的顶表面的水平高的水平处。下半导体芯片200的顶表面可以构成凹陷RS，该凹陷RS从下模制层410的顶表面朝向第一重分布衬底100凹入。
中间钝化层420可以设置在下模制层410上。中间钝化层420可以共形地覆盖下模制层410和下半导体芯片200。例如，中间钝化层420可以共形地覆盖下模制层410的顶表面，并且还可以共形地覆盖凹陷RS的内侧壁和底表面。例如，中间钝化层420可以接触下模制层410的顶表面、凹陷RS的内侧壁、以及下半导体芯片200的顶表面。在下半导体芯片200的顶表面上，第一通孔240可以竖直穿透中间钝化层420以暴露在中间钝化层420的顶表面上。
上半导体芯片500可以安装在下半导体芯片200上。
上模制层430可以设置在中间钝化层420上。上模制层430可以覆盖中间钝化层420的顶表面。当在平面图中观察时，上模制层430可以围绕上半导体芯片500。上模制层430可以覆盖上半导体芯片500的侧表面并且暴露上半导体芯片500的顶表面。例如，上模制层430可以接触中间钝化层420的顶表面、上半导体芯片500的侧表面、以及中间钝化层420与上半导体芯片500之间的底部填充层504的侧表面。
尽管在图5中未示出，但是第二重分布衬底600可以设置在上模制层430上。
图6示出了显示根据本发明构思的示例实施例的半导体封装的截面图。
参照图6，可以设置多个下半导体芯片200。下半导体芯片200可以彼此水平间隔开地设置在第一重分布衬底100上。下半导体芯片200可以通过设置在下半导体芯片200的底表面上的第一芯片连接端子202安装在第一重分布衬底100上。
下模制层410可以设置在第一重分布衬底100上。下模制层410可以覆盖第一重分布衬底100的顶表面。当在平面图中观察时，下模制层410可以围绕下半导体芯片200。下模制层410可以填充下半导体芯片200之间的空间。下模制层410可以覆盖下半导体芯片200的侧表面并且暴露下半导体芯片200的顶表面。下模制层410的顶表面可以位于比下半导体芯片200的顶表面的水平高的水平处。每个下半导体芯片200可以在其上设置有从下模制层410凹入的凹陷RS。
中间钝化层420可以设置在下模制层410上。中间钝化层420可以共形地覆盖下模制层410和下半导体芯片200。例如，中间钝化层420可以接触下模制层410和下半导体芯片200的顶表面。在下半导体芯片200的顶表面上，第一通孔240可以竖直穿透中间钝化层420以暴露在中间钝化层420的顶表面上。
上半导体芯片500可以安装在下半导体芯片200上。例如，上半导体芯片500的第二电路层520可以朝向中间钝化层420的顶表面。上半导体芯片500可以与每个下半导体芯片200的至少一部分重叠。例如，上半导体芯片500可以与下半导体芯片200竖直重叠。上半导体芯片500可以通过第二芯片连接端子502电连接到下半导体芯片200。第二芯片连接端子502可以与下半导体芯片之一的第一通孔240对齐。上半导体芯片500可以通过第二芯片连接端子502和第一通孔240安装在下半导体芯片200上。下模制层410的位于下半导体芯片200上的部分及其上方覆盖的中间钝化层420都不与上半导体芯片500接触。
上模制层430可以设置在中间钝化层420上。上模制层430可以覆盖中间钝化层420的顶表面。当在平面图中观察时，上模制层430可以围绕上半导体芯片500。上模制层430可以覆盖上半导体芯片500的侧表面并且暴露上半导体芯片500的顶表面。例如，上模制层430可以接触中间钝化层420的顶表面、上半导体芯片500的侧表面、以及中间钝化层420与上半导体芯片500之间的底部填充层504的侧表面。
第二重分布衬底600可以设置在上模制层430上。
图7示出了显示根据本发明构思的示例实施例的半导体封装的截面图。
参照图7，与图6的实施例相比，可以设置多个上半导体芯片500。每个上半导体芯片500可以位于下半导体芯片200之一上。当在平面图中观察时，每个上半导体芯片500可以位于凹陷RS之一中。
上半导体芯片500可以安装在下半导体芯片200上。例如，上半导体芯片500的第二电路层520可以朝向中间钝化层420的顶表面。每个上半导体芯片500可以通过第二芯片连接端子502电连接到对应的下半导体芯片200之一。第二芯片连接端子502可以设置在上半导体芯片500的第二电路层520与暴露在中间钝化层420上的第一通孔240之间。上半导体芯片500可以通过第二芯片连接端子502和第一通孔240安装在下半导体芯片200上。
上模制层430可以设置在中间钝化层420上。上模制层430可以覆盖中间钝化层420的顶表面。当在平面图中观察时，上模制层430可以围绕每个上半导体芯片500。上模制层430可以覆盖上半导体芯片500的侧表面并且暴露上半导体芯片500的顶表面。例如，上模制层430可以接触中间钝化层420的顶表面、上半导体芯片500的侧表面、以及中间钝化层420与上半导体芯片500之间的底部填充层504的侧表面。
第二重分布衬底600可以设置在上模制层430上。
图8至图16示出了显示根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
参照图8，可以执行典型工艺以在半导体衬底上形成下半导体芯片200。例如，可以在半导体衬底的有源表面上形成诸如晶体管之类的集成电路。半导体衬底可以对应于下半导体芯片200的第一基层210。可以形成贯通孔以穿透半导体衬底，然后可以用导电材料填充贯通孔以形成第一通孔240。第一通孔240可以不完全穿透半导体衬底。例如，第一通孔240可以不暴露在半导体衬底的无源表面上。可以通过在半导体衬底的有源表面上形成电介质图案222和电路图案224来形成第一电路层220。电路图案224可以电连接到集成电路和第一通孔240。在形成穿透半导体衬底的贯通孔之后，可以用导电材料填充贯通孔以形成第一通孔240。
参照图9，可以设置载体衬底900。载体衬底900可以是包括玻璃或聚合物的电介质衬底，或者可以是包括金属的导电衬底。尽管未示出，但是可以在载体衬底900的顶表面上设置粘合构件。例如，粘合构件可以包括胶带。
可以在载体衬底900上形成第一重分布衬底100。例如，光成像电介质层可以沉积在载体衬底900上以形成衬底保护层140。可以对衬底保护层140执行曝光工艺，然后可以对衬底保护层140进行图案化以形成贯通孔。衬底保护层140的贯通孔可以填充有导电材料以形成外部焊盘130。可以沉积电介质材料以在衬底保护层140上形成电介质层，可以对电介质层进行图案化以暴露外部焊盘130并且形成第一衬底电介质图案110，可以在第一衬底电介质图案110上形成导电层，并且可以对导电层进行图案化以形成第一衬底布线图案120。这样，可以形成单个第一衬底布线层。可以重复执行第一衬底布线层的形成以形成第一重分布衬底100。第一衬底布线图案120的设置在最上面的第一衬底布线层中的部分可以是第一衬底焊盘122和第二衬底焊盘124。
可以在第一重分布衬底100上安装下半导体芯片200。下半导体芯片200可以以倒装芯片方式安装。例如，可以在下半导体芯片200的芯片焊盘上设置第一芯片连接端子202，并且可以将下半导体芯片200放置在第一重分布衬底100上以允许第一芯片连接端子202安置在第一重分布衬底100的第一衬底焊盘122上。然后，第一芯片连接端子202可以经历回流工艺以将下半导体芯片200安装在第一重分布衬底100上。
可以在第一重分布衬底100上形成一个或多个下柱300。例如，可以在第一重分布衬底100上形成牺牲层，可以蚀刻牺牲层以形成暴露第一重分布衬底100的第二衬底焊盘的贯通孔，然后可以用导电材料填充贯通孔以形成下柱300。之后，可以去除牺牲层。
可以在第一重分布衬底100上形成下模制层410。例如，可以通过在第一重分布衬底100上沉积用于覆盖下半导体芯片200和下柱300的电介质材料来形成下模制层410。
参照图10，可以去除下模制层410的一部分。例如，可以对下模制层410的顶表面执行研磨工艺或化学机械抛光(CMP)工艺。研磨工艺或化学机械抛光工艺可以继续直到暴露下半导体芯片200的顶表面并且暴露下柱300的顶表面。下半导体芯片200的顶表面和下柱300的顶表面可以是平坦的并且彼此基本共面。与下模制层410相比，下半导体芯片200中包括的由硅形成的第一基层210可以被过度蚀刻。因此，在研磨工艺或化学机械抛光工艺期间，第一基层210的上部也可以被去除。在第一基层210的上部被去除之后，下柱300的顶表面可以位于比下半导体芯片200的顶表面高的竖直水平处。下半导体芯片200的顶表面可以构成从下模制层410的顶表面朝向第一重分布衬底100凹入的凹陷RS。下半导体芯片200中的由金属形成的第一通孔240可以不被抛光。因此，在研磨工艺或化学机械抛光工艺之后，第一通孔240可以暴露在第一基层210的顶表面上。例如，研磨工艺或化学机械抛光工艺可以使第一通孔240突出到第一基层210的顶表面上。
根据一些实施例，下半导体芯片200的第一通孔240可以不被暴露，直到使用下模制层410对下半导体芯片200进行模制(mold)。因此，可以防止形成在下半导体芯片200中的集成电路被第一通孔240的金属材料(例如，铜(Cu))污染。因此，制造半导体封装的方法可以减少故障的发生。
参照图11，可以在下模制层410上形成中间钝化层420。中间钝化层420可以形成为共形地覆盖下模制层410和下半导体芯片200。例如，中间钝化层420可以共形地覆盖下模制层410的顶表面，并且还可以共形地覆盖凹陷RS的内侧壁和底表面。在凹陷RS中，中间钝化层420可以共形地覆盖突出到凹陷RS的底表面上的第一通孔240。在下模制层410上，中间钝化层420可以覆盖下模制层410的顶表面和下柱300的顶表面。
参照图12，可以在下柱300上形成柱焊盘310。例如，可以对中间钝化层420进行图案化以形成暴露下柱300的顶表面的开口，然后可以用导电材料填充该开口以形成柱焊盘310。开口可以从中间钝化层420穿透到下模制层410的顶表面的一部分。在这种情况下，下柱300的顶表面可以比下模制层410的顶表面低。备选地，开口可以仅穿透中间钝化层420。在这种情况下，下柱300的顶表面可以位于与下模制层410的顶表面的水平相同的水平处。对中间钝化层420进行图案化的工艺还可以去除中间钝化层420的位于第一通孔240上的部分。因此，第一通孔240的顶表面可以被暴露。
参照图13，可以执行典型工艺来形成上半导体芯片500。例如，可以在半导体衬底的有源表面上形成诸如晶体管之类的集成电路。半导体衬底可以对应于上半导体芯片500的第二基层510。可以通过在半导体衬底的有源表面上形成电介质图案522和电路图案524来形成第二电路层520。
上半导体芯片500可以安装在下半导体芯片200上。上半导体芯片500可以以倒装芯片方式安装。例如，可以在上半导体芯片500的芯片焊盘上设置第二芯片连接端子502，可以在上半导体芯片500的第二电路层520上设置底部填充层504以围绕第二芯片连接端子502，并且可以将上半导体芯片500放置在下半导体芯片200上以允许第二芯片连接端子502安置在下半导体芯片200的突出到中间钝化层420上的第一通孔240上。然后，第二芯片连接端子502可以经历回流工艺以将上半导体芯片500安装在下半导体芯片200上。
可以在中间钝化层420上形成一个或多个上柱350。例如，可以在中间钝化层420上形成牺牲层，可以蚀刻牺牲层以形成暴露下柱300的柱焊盘310的贯通孔，然后可以用导电材料填充贯通孔以形成上柱350。之后，可以去除牺牲层。
参照图14，可以在中间钝化层420上形成上模制层430。例如，可以通过在中间钝化层420上沉积用于覆盖上半导体芯片500和上柱350的电介质材料来形成上模制层430。
参照图15，可以去除上模制层430的一部分。例如，可以对上模制层430的顶表面执行研磨工艺或化学机械抛光(CMP)工艺。研磨工艺或化学机械抛光工艺可以继续直到暴露上半导体芯片500的顶表面并且暴露上柱350的顶表面。上半导体芯片500的顶表面和上柱350的顶表面可以是平坦的并且彼此基本共面。
参照图16，可以在上模制层430上形成第二重分布衬底600。例如，可以沉积电介质材料以在上模制层430上形成电介质层，可以对电介质层进行图案化以暴露上柱350并且形成第二衬底电介质图案610，可以在第二衬底电介质图案610上形成导电层，并且可以对导电层进行图案化以形成第二衬底布线图案620。这样，可以形成单个第二衬底布线层。可以重复执行第二衬底布线层的形成以形成第二重分布衬底600。
返回参照图1，可以去除载体衬底900。因此，第一重分布衬底100的底表面可以被暴露。此后，可以在第一重分布衬底100的外部焊盘130上设置外部端子150。
因此可以制造参照图1讨论的半导体封装。
根据本发明构思的示例实施例，仅一个载体衬底900可以用于制造具有其中下半导体芯片200和上半导体芯片500堆叠的结构的半导体封装。因此，可以提供用于半导体封装的简化制造方法。
此外，因为热量容易从半导体封装中排出，所以可以防止在下半导体芯片200与上半导体芯片500之间的第二芯片连接端子502中形成热致金属间化合物。因此，制造半导体封装的方法可以减少故障的发生。
当在模制层中形成贯通孔并且然后在贯通孔中形成柱时，模制层的厚度的增加可能导致贯通孔的宽度的增加。例如，形成在模制层中的贯通孔的纵横比可能存在限制。根据本发明构思的示例实施例，在下柱300被形成在下模制层410中之后，上柱350可以在下柱300上形成在上模制层430中。因此，可以为其中下柱300和上柱350彼此连接的竖直连接器提供高纵横比，并且下模制层410和上模制层430可以具有增加的总厚度。因此，上半导体芯片500可以容易地形成为具有大的厚度，并且半导体封装可以被制造为具有增加的热辐射效率。
图17至图23示出了显示根据本发明构思的示例实施例的制造半导体封装的方法的截面图。
参照图17，可以设置第一载体衬底900。第一载体衬底900可以是包括玻璃或聚合物的电介质衬底，或者可以是包括金属的导电衬底。尽管未示出，但是可以在第一载体衬底900的顶表面上设置粘合构件。例如，粘合构件可以包括胶带。
可以在第一载体衬底900上设置下半导体芯片200。下半导体芯片200可以对应于通过参照图8讨论的工艺而形成的下半导体芯片200。下半导体芯片200可以被设置为允许第一电路层220接触第一载体衬底900。下半导体芯片200可以设置在第一载体衬底900的中心区域上。
可以在第一载体衬底900上设置一个或多个下柱300。下柱300可以接触第一载体衬底900。下柱300可以设置在第一载体衬底900的边缘区域上。例如，下柱300可以设置在下半导体芯片200周围。
参照图18，可以在第一载体衬底900上形成下模制层410。例如，可以通过在第一载体衬底900上沉积用于覆盖下半导体芯片200和下柱300的电介质材料来形成下模制层410。
参照图19，可以对下模制层410的顶表面执行研磨工艺或化学机械抛光(CMP)工艺。研磨工艺或化学机械抛光可以继续直到暴露下半导体芯片200的顶表面并且暴露下柱300的顶表面。下半导体芯片200的顶表面和下柱300的顶表面可以是平坦的并且彼此基本共面。在研磨工艺或化学机械抛光工艺期间，第一基层210的上部也可以被去除。在第一基层210的上部被去除之后，下柱300的顶表面可以位于比下半导体芯片200的顶表面高的竖直水平处。下半导体芯片200的顶表面可以构成从下模制层410的顶表面朝向第一重分布衬底100凹入的凹陷RS。在研磨工艺或化学机械抛光工艺之后，第一通孔240可以暴露在第一基层210的顶表面上。例如，研磨工艺或化学机械抛光工艺可以使第一通孔240突出到第一基层210的顶表面上。
参照图20，可以在下模制层410上形成中间钝化层420。中间钝化层420可以共形地覆盖下模制层410的顶表面，并且还可以共形地覆盖凹陷RS的内侧壁和底表面。在凹陷RS中，中间钝化层420可以共形地覆盖突出到凹陷RS的底表面上的第一通孔240。在下模制层410上，中间钝化层420可以覆盖下模制层410的顶表面和下柱300的顶表面。
可以在下柱300上形成柱焊盘310。例如，可以对中间钝化层420进行图案化以形成暴露下柱300的顶表面的开口，然后可以用导电材料填充该开口以形成柱焊盘310。开口可以从中间钝化层420穿透到下模制层410的顶表面的一部分。备选地，开口可以仅穿透中间钝化层420。对中间钝化层420进行图案化的工艺还可以去除中间钝化层420的位于第一通孔240上的部分。因此，第一通孔240的顶表面可以被暴露。
参照图21，上半导体芯片500可以安装在下半导体芯片200上。例如，可以在上半导体芯片500的芯片焊盘上设置第二芯片连接端子502，可以在上半导体芯片500的第二电路层520上设置底部填充层504以围绕第二芯片连接端子502，并且可以在下半导体芯片200上放置上半导体芯片500以允许第二芯片连接端子502安置在下半导体芯片200的突出到中间钝化层420上的第一通孔240上。然后，第二芯片连接端子502可以经历回流工艺以将上半导体芯片500安装在下半导体芯片200上。
可以在中间钝化层420上形成一个或多个上柱350。例如，可以在中间钝化层420上形成牺牲层，可以蚀刻牺牲层以形成暴露下柱300的柱焊盘310的贯通孔，然后可以用导电材料填充贯通孔以形成上柱350。之后，可以去除牺牲层。
可以在中间钝化层420上形成上模制层430。例如，可以通过在中间钝化层420上沉积用于覆盖上半导体芯片500和上柱350的电介质材料来形成上模制层430。
参照图22，可以去除上模制层430的一部分。例如，可以对上模制层430的顶表面执行研磨工艺或化学机械抛光(CMP)工艺。研磨工艺或化学机械抛光工艺可以继续直到暴露上半导体芯片500的顶表面并且暴露上柱350的顶表面。上半导体芯片500的顶表面和上柱350的顶表面可以是平坦的并且彼此基本共面。
可以在上模制层430上形成第二重分布衬底600。例如，可以沉积电介质材料以在上模制层430上形成电介质层，可以对电介质层进行图案化以暴露上柱350并且形成第二衬底电介质图案610，可以在第二衬底电介质图案610上形成导电层，并且可以对导电层进行图案化以形成第二衬底布线图案620。这样，可以形成单个第二衬底布线层。可以重复执行第二衬底布线层的形成以形成第二重分布衬底600。
参照图23，可以去除第一载体衬底900。因此，下半导体芯片200的底表面可以被暴露，下模制层410的底表面可以被暴露，并且下柱300的底表面可以被暴露。
可以在第二重分布衬底600上设置第二载体衬底910。第二载体衬底910可以是包括玻璃或聚合物的电介质衬底，或者可以是包括金属的导电衬底。尽管未示出，但是可以在第二载体衬底910的底表面上设置粘合构件920。例如，粘合构件920可以用于将第二载体衬底910附接到第二重分布衬底600上。例如，粘合构件920可以包括胶带。
可以在下模制层410的底表面上形成第一重分布衬底100。例如，可以沉积电介质材料以在下模制层410和下半导体芯片200下方形成电介质层，可以对电介质层进行图案化以暴露下柱300并且形成第一衬底电介质图案110，可以在第一衬底电介质图案110上形成导电层，并且可以对导电层进行图案化以形成第一衬底布线图案120。这样，可以形成单个第一衬底布线层。可以重复执行第一衬底布线层的形成以形成第一重分布衬底100。
返回参照图4，可以去除第二载体衬底910和粘合构件920。此后，可以在第一重分布衬底100的外部焊盘130上设置外部端子150。
因此可以制造参照图4讨论的半导体封装。
在根据本发明构思的示例实施例的半导体封装中，因为上半导体芯片具有较大的厚度，所以从半导体芯片产生的热量可以容易地通过上半导体芯片排出。另外，因为下柱和上柱用于提供将重分布衬底彼此竖直连接的多层竖直连接器，所以可以容易地形成具有高纵横比的竖直连接器。因此，上半导体芯片可以容易地形成为具有较大的厚度，并且半导体封装可以提高热辐射效率。此外，因为热量容易从半导体芯片排出，所以可以抑制在半导体芯片之间的连接端子中形成热致金属间化合物。由此，半导体封装可以具有增加的结构稳定性和改善的操作稳定性。
在根据本发明构思的示例实施例的制造半导体封装的方法中，可以仅使用一个载体衬底来形成具有其中半导体芯片被堆叠的结构的半导体封装。因此，可以提供用于半导体封装的简化制造方法。另外，可以为连接下柱和上柱的竖直连接提供高纵横比，并且模制层可以具有增加的总厚度。因此，上半导体芯片可以容易地形成为具有较大的厚度，并且半导体封装可以被制造为具有增加的热辐射效率。
尽管已经结合附图中所示的本发明构思的一些示例实施例描述了本发明构思，本领域的普通技术人员将理解，在不脱离本发明构思的精神和基本特征的情况下，可以在其中进行形式和细节的变化。因此，上述公开的实施例应被认为是说明性的而非限制性的。

Claims (20)

1.一种半导体封装，包括：
第一重分布衬底；
下半导体芯片，在所述第一重分布衬底上，并在其中包括通孔；
下模制层，在所述第一重分布衬底上，并围绕所述下半导体芯片；
下柱，在所述第一重分布衬底上，并与所述下半导体芯片横向间隔开，所述下柱竖直穿透所述下模制层；
上半导体芯片，在所述下半导体芯片上，并耦接到所述通孔；
上模制层，在所述下模制层上，并围绕所述上半导体芯片；
上柱，在所述下模制层上，并与所述上半导体芯片横向间隔开，所述上柱竖直穿透所述上模制层并且耦接到所述下柱；以及
第二重分布衬底，在所述上模制层上，并耦接到所述上柱，
其中，所述下模制层的顶表面位于比所述下半导体芯片的顶表面的水平高的水平处。
2.根据权利要求1所述的半导体封装，
其中，所述下半导体芯片的所述顶表面构成凹陷，所述凹陷从所述下模制层的所述顶表面朝向所述第一重分布衬底凹入，并且
其中，当在平面图中观察时，所述上半导体芯片在所述凹陷中。
3.根据权利要求2所述的半导体封装，其中，所述上半导体芯片的宽度小于所述下半导体芯片的宽度。
4.根据权利要求3所述的半导体封装，其中，整个所述上半导体芯片与所述下半导体芯片竖直重叠。
5.根据权利要求1所述的半导体封装，还包括：
钝化层，覆盖所述下半导体芯片的所述顶表面，
其中，所述钝化层在所述下模制层与所述上模制层之间延伸。
6.根据权利要求5所述的半导体封装，
其中，所述钝化层覆盖所述下模制层的所述顶表面，
其中，所述下柱包括在所述下柱的上部上的柱焊盘，并且
其中，所述柱焊盘竖直穿透所述钝化层以连接到所述上柱。
7.根据权利要求5所述的半导体封装，
其中，在所述下半导体芯片的所述顶表面上，所述下半导体芯片的所述通孔竖直穿透所述钝化层以暴露在所述钝化层的顶表面上，并且
其中，所述上半导体芯片通过所述上半导体芯片与所述下半导体芯片之间的第一连接端子连接到所述通孔。
8.根据权利要求1所述的半导体封装，其中，所述上半导体芯片的厚度大于所述下半导体芯片的厚度。
9.根据权利要求8所述的半导体封装，其中，所述下柱的高度与所述上柱的高度基本相同。
10.根据权利要求8所述的半导体封装，其中，在所述下半导体芯片的侧向，所述下模制层的厚度与所述上模制层的厚度基本相同。
11.根据权利要求1所述的半导体封装，其中，所述下半导体芯片通过所述第一重分布衬底与所述下半导体芯片之间的第二连接端子安装在所述第一重分布衬底上。
12.根据权利要求1所述的半导体封装，
其中，所述下半导体芯片的底表面直接接触所述第一重分布衬底的顶表面，并且
其中，所述下半导体芯片的芯片焊盘直接接触所述第一重分布衬底的布线图案。
13.根据权利要求1所述的半导体封装，其中，所述上模制层直接接触所述上半导体芯片的侧表面。
14.根据权利要求1所述的半导体封装，其中，所述下柱和所述上柱包括彼此不同的材料。
15.根据权利要求1所述的半导体封装，
其中，所述下半导体芯片是多个下半导体芯片，并且
其中，所述多个下半导体芯片在所述第一重分布衬底上彼此水平间隔开。
16.一种半导体封装，包括：
第一重分布衬底；
外部端子，在所述第一重分布衬底的底表面上；
下半导体芯片，在所述第一重分布衬底上，并在其中包括通孔；
下柱，在所述第一重分布衬底上，并与所述下半导体芯片横向间隔开，所述下柱耦接到所述第一重分布衬底；
上半导体芯片，在所述下半导体芯片上，并耦接到所述通孔；
上柱，在所述下柱上，并与所述上半导体芯片横向间隔开；
第二重分布衬底，在所述上半导体芯片和所述上柱上，所述第二重分布衬底耦接到所述上柱；以及
钝化层，覆盖所述下半导体芯片的顶表面并且跨所述下柱与所述上柱之间延伸，
其中，所述下柱穿透所述钝化层以连接到所述上柱。
17.根据权利要求16所述的半导体封装，还包括：
下模制层，在所述第一重分布衬底上，并围绕所述下半导体芯片；以及
上模制层，在所述下模制层上，并围绕所述上半导体芯片，
其中，所述下柱竖直穿透所述下模制层以连接到所述第一重布线衬底，并且
其中，所述上柱竖直穿透所述上模制层以连接到所述下柱。
18.根据权利要求17所述的半导体封装，其中，所述下模制层的顶表面位于比所述下半导体芯片的所述顶表面的水平高的水平处。
19.根据权利要求17所述的半导体封装，其中，所述钝化层从所述下半导体芯片的所述顶表面延伸到所述下模制层与所述上模制层之间的空间中。
20.一种半导体封装，包括：
第一重分布衬底；
下半导体芯片，在所述第一重分布衬底上，并在其中包括通孔；
下模制层，在所述第一重分布衬底上，并围绕所述下半导体芯片；
钝化层，覆盖所述下半导体芯片的顶表面和所述下模制层的顶表面，所述下半导体芯片的所述通孔竖直穿透所述钝化层以暴露在所述钝化层的顶表面上；
上半导体芯片，在所述下半导体芯片上且在所述钝化层上，所述上半导体芯片耦接到所述通孔；
上模制层，在所述钝化层上，并围绕所述上半导体芯片；以及
第二重分布衬底，在所述上模制层上，
其中，所述下半导体芯片的所述顶表面构成凹陷，所述凹陷从所述下模制层的所述顶表面朝向所述第一重分布衬底凹入。
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