CN111900155A - 模块化封装结构及方法 - Google Patents

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Abstract

本发明提供了一种模块化封装结构及方法，包括：堆叠布置的至少一个第一模块，均包括相互背对布置的第一芯片及第二芯片，所述第一芯片电性引出至所述第一模块的第一表面和/或第二表面，所述第二芯片电性引出至所述第一模块的第一表面和/或第二表面；附连于所述第一模块上的第二模块，其包括第三芯片，所述第三芯片电性引出至所述第二模块的第一表面和/或第二表面；所述第二模块与第一模块电性连接。

Description

模块化封装结构及方法
技术领域
本发明涉及半导体封装技术领域，特别涉及一种模块化封装结构及方法。
背景技术
现有的异质基板集成结构的制备方法，一般通过多层异质基板和有机金属布线层进行线路布置和信号互连，然后将多个功能芯片贴于一面，通过空间折叠的形式实现立体式的三维集成。该方法由于采用多层异质基板和有机金属布线层，所以在三维折叠后Z方向上的尺寸会很大，这对当前需要的小尺寸来说，缩小X、Y方向的同时大大增加Z方向上的尺寸厚度，这无法有效的减小结构件的封装体积，提高微系统集成度。而且在工作时，由于多芯片导致发热量较大，因此，其折叠弯曲处的多层异质基板和有机布线层容易因此而老化损坏。
发明内容
本发明的目的在于提供一种模块化封装结构及方法，以解决现有的异质集成结构集成度较低的问题。
为解决上述技术问题，本发明提供一种模块化封装结构，包括：
堆叠布置的至少一个第一模块，均包括相互背对布置的第一芯片及第二芯片，所述第一芯片电性引出至所述第一模块的第一表面和/或第二表面，所述第二芯片电性引出至所述第一模块的第一表面和/或第二表面；
附连于所述第一模块上的第二模块，其包括第三芯片，所述第三芯片电性引出至所述第二模块的第一表面和/或第二表面；
所述第二模块与第一模块电性连接。
可选的，在所述的模块化封装结构中，
所述第一芯片为射频系统数字芯片，用于产生、放大和处理数字信号；
所述第二芯片为射频收发芯片，用于放大、移相和衰减射频信号；
所述第三芯片为天线模块，用于传输和接收射频信号。
本发明还提供一种模块化封装方法，包括：
形成至少一个第一模块并将至少一个第一模块堆叠布置，将第二模块附连至所述第一模块上；
所述第一模块通过以下步骤制备：
形成将第一芯片电性引出的第一附连结构，将所述第一芯片附连至第一附连结构；
将第二芯片布置为与所述第一芯片相互背对；
形成将所述第二芯片电性引出的第二附连结构，第二附连结构附连至所述第二芯片；
所述第二模块通过以下步骤制备：
形成将第三芯片电性引出的第三附连结构，将所述第三芯片附连至第三附连结构；
所述第三附连结构与一个或多个所述第一附连结构和/或所述第二附连结构电性连接。
可选的，在所述的模块化封装方法中，形成将第一芯片电性引出的第一附连结构，将所述第一芯片附连至第一附连结构包括：
在载片上形成第一粘合层，在所述第一粘合层上依次形成相互电性连接的第一焊盘、第一重布线层及第一导电柱；
第一芯片的焊盘附连至所述第一重布线层。
可选的，在所述的模块化封装方法中，形成将第一芯片电性引出的第二附连结构，第二附连结构附连至所述第二芯片包括：
在第一芯片上上形成第二粘合层，
将第二芯片放置于第二粘合层上；
在所述第二粘合层上依次形成相互电性连接的第二导电柱、第二重布线层及第二焊盘；
所述第二重布线层附连至第二芯片的焊盘；
所述第二导电柱与所述第一导电柱电性连接。
可选的，在所述的模块化封装方法中，还包括：
在形成所述第一焊盘、所述第一重布线层及所述第一导电柱的步骤之前、之间及之后形成多个第一介质层，所述第一介质层暴露部分所述第一焊盘、所述第一重布线层及所述第一导电柱；
在形成所述第二导电柱、所述第二重布线层及所述第二焊盘的步骤之前、之间及之后形成多个第二介质层，所述第二介质层暴露部分所述第二焊盘、所述第二重布线层及所述第二导电柱；
可选的，在所述的模块化封装方法中，还包括：去除所述载片和所述第一粘合层。
可选的，在所述的模块化封装方法中，形成将第三芯片电性引出的第三附连结构，将所述第三芯片附连至第三附连结构包括：
在载片上形成第三粘合层，在所述第三粘合层上依次形成相互电性连接的第三芯片、第三重布线层及第三焊盘；
所述第三重布线层附连至第三芯片的焊盘；
在形成所述第三芯片、所述第三重布线层及所述第三焊盘的步骤之前、之间及之后形成多个第三介质层，所述第三介质层暴露部分所述第三芯片、所述第三重布线层及所述第三焊盘；
去除所述载片和所述第三粘合层。
可选的，在所述的模块化封装方法中，形成至少一个第一模块并将至少一个第一模块堆叠布置包括：
将每个第一模块的第一焊盘所在的面作为下表面，第二焊盘所在的面作为上表面；
下表面相对下一个第一模块，上表面相对上一个第一模块；
在所述第一焊盘上形成第一焊球，上一个第一模块的第一焊球附连至下一个第一模块的第二焊盘上；或
在所述第二焊盘上形成第二焊球，下一个第一模块的第二焊球附连至上一个第一模块的第一焊盘上。
可选的，在所述的模块化封装方法中，将第二模块附连至所述第一模块上包括：
最上一个第一模块的第二焊盘上形成第二焊球，所述第三焊盘附连至最上一个第一模块的第二焊球；或
所述第三焊盘上形成第三焊球，最上一个第一模块的第二焊盘附连至所述第三焊球。
在本发明提供的模块化封装结构及方法中，通过堆叠布置的至少一个第一模块包括相互背对布置的第一芯片及第二芯片，附连于所述第一模块上的第二模块包括第三芯片，且所述第二模块与第一模块电性连接，实现了模块集成的封装结构，提高了芯片集成度，堆叠布置、相互背对布置避免了弯曲老化，改善了封装体散热，且传输距离更短，电路寄生和损耗更小，本发明由于模块化设计，实现了多层三维堆叠。
本发明的模块化封装结构及方法具有更高的集成度和封装密度，体积更小；通过引入金属导电柱以及选择覆盖不同热膨胀系数的介质层，提高散热，控制翘曲，也避免了弯折老化的问题，可靠性更高；采用模块化设计，可通过堆叠至少一个第一模块实现多层三维堆叠；三种芯片之间传输距离小，可有效降低损耗和寄生效应，提高性能。
本发明通过第一芯片是射频系统中的数字芯片，其可以用来产生、放大和处理各种数字信号，第二芯片是射频系统中射频收发芯片，用以对信号进行放大、移相、衰减，第三芯片是不同的天线模块，用来传输和接受通讯信号，由此组成了射频-数字混合系统，相比于传统的在基板上集成射频元件的封装工艺，本发明不仅有着更高的集成度、更小的损耗，而且能够通过多个不同天线模块的设置满足多频段、多方向等不同的射频应用需求。
附图说明
图1～8是本发明一实施例中第一模块的制作流程示意图；
图9～14是本发明一实施例中第二模块的制作流程示意图；
图15是本发明一实施例中单个第一模块与第二模块的集成示意图；
图16是本发明一实施例中多个第一模块与第二模块的集成示意图；
图中所示：1-第一模块；2-第二模块；3-第一芯片；4-第二芯片；5-第三芯片；6-第一附连结构；7-第二附连结构；8-第三附连结构；9-第一粘合层；10-第二粘合层；11-第三粘合层；12-第一焊盘；13-第二焊盘；14-第三焊盘；15-第一重布线层；16-第二重布线层；17-第三重布线层；18-第一导电柱；19-第二导电柱；20-载片；21-焊球；22-第一介质层；23-第二介质层；24-第三介质层。
具体实施方式
以下结合附图和具体实施例对本发明提出的模块化封装结构及方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
另外，除非另行说明，本发明的不同实施例中的特征可以相互组合。例如，可以用第二实施例中的某特征替换第一实施例中相对应或功能相同或相似的特征，所得到的实施例同样落入本申请的公开范围或记载范围。
本发明的核心思想在于提供一种模块化封装结构及方法，以解决现有的异质集成结构集成度较低的问题。
为实现上述思想，本发明提供了一种模块化封装结构及方法，包括：堆叠布置的至少一个第一模块，均包括相互背对布置的第一芯片及第二芯片，所述第一芯片电性引出至所述第一模块的第一表面和/或第二表面，所述第二芯片电性引出至所述第一模块的第一表面和/或第二表面；附连于所述第一模块上的第二模块，其包括第三芯片，所述第三芯片电性引出至所述第二模块的第一表面和/或第二表面；所述第二模块与第一模块电性连接。
本实施例提供一种模块化封装结构，包括：堆叠布置的至少一个第一模块1，均包括相互背对布置的第一芯片3及第二芯片4，所述第一芯片3电性引出至所述第一模块1的第一表面和/或第二表面，所述第二芯片4电性引出至所述第一模块1的第一表面和/或第二表面；附连于所述第一模块1上的第二模块2，其包括第三芯片5，所述第三芯片5电性引出至所述第二模块2的第一表面和/或第二表面；所述第二模块与第一模块电性连接。
具体的，在所述的模块化封装结构中，所述第一芯片3为射频系统数字芯片，用于产生、放大和处理数字信号；所述第二芯片4为射频收发芯片，用于放大、移相和衰减射频信号；所述第三芯片5为天线模块，用于传输和接收射频信号。
本实施例还提供一种模块化封装方法，包括：形成至少一个第一模块1并将至少一个第一模块1堆叠布置，将第二模块2附连至所述第一模块1上；所述第一模块1通过以下步骤制备：形成将第一芯片3电性引出的第一附连结构6，将所述第一芯片3附连至第一附连结构6；将第二芯片4布置为与所述第一芯片3相互背对；形成将所述第二芯片4电性引出的第二附连结构7，第二附连结构7附连至所述第二芯片4；所述第二模块2通过以下步骤制备：形成将第三芯片5电性引出的第三附连结构8，将所述第三芯片5附连至第三附连结构8；所述第三附连结构8与一个或多个所述第一附连结构6和/或所述第二附连结构7电性连接。
进一步的，在所述的模块化封装方法中，形成将第一芯片3电性引出的第一附连结构6，将所述第一芯片3附连至第一附连结构6包括：在载片20上形成第一粘合层9，在所述第一粘合层9上依次形成相互电性连接的第一焊盘12、第一重布线层15及第一导电柱18；第一芯片3的焊盘附连至所述第一重布线层15。在所述的模块化封装方法中，形成将第一芯片3电性引出的第二附连结构7，第二附连结构7附连至所述第二芯片4包括：在第一芯片3上上形成第二粘合层10，将第二芯片4放置于第二粘合层10上；在所述第二粘合层10上依次形成相互电性连接的第二导电柱19、第二重布线层16及第二焊盘13；所述第二重布线层16附连至第二芯片4的焊盘；所述第二导电柱19与所述第一导电柱18电性连接。
具体的，在所述的模块化封装方法中，还包括：在形成所述第一焊盘12、所述第一重布线层15及所述第一导电柱18的步骤之前、之间及之后形成多个第一介质层22，所述第一介质层22暴露部分所述第一焊盘12、所述第一重布线层15及所述第一导电柱18；在形成所述第二导电柱19、所述第二重布线层16及所述第二焊盘13的步骤之前、之间及之后形成多个第二介质层23，所述第二介质层23暴露部分所述第二焊盘13、所述第二重布线层16及所述第二导电柱19；在所述的模块化封装方法中，还包括：去除所述载片20和所述第一粘合层9。
另外，在所述的模块化封装方法中，形成将第三芯片5电性引出的第三附连结构8，将所述第三芯片5附连至第三附连结构8包括：在载片20上形成第三粘合层11，在所述第三粘合层11上依次形成相互电性连接的第三芯片5、第三重布线层17及第三焊盘14；所述第三重布线层17附连至第三芯片5的焊盘；在形成所述第三芯片5、所述第三重布线层17及所述第三焊盘14的步骤之前、之间及之后形成多个第三介质层24，所述第三介质层24暴露部分所述第三芯片5、所述第三重布线层17及所述第三焊盘14；去除所述载片20和所述第三粘合层11。
在本发明的一个实施例中，在所述的模块化封装方法中，形成至少一个第一模块1并将至少一个第一模块1堆叠布置包括：将每个第一模块1的第一焊盘12所在的面作为下表面，第二焊盘13所在的面作为上表面；下表面相对下一个第一模块1，上表面相对上一个第一模块1；在所述第一焊盘12上形成第一焊球21，上一个第一模块1的第一焊球21附连至下一个第一模块1的第二焊盘13上；或在所述第二焊盘13上形成第二焊球21，下一个第一模块1的第二焊球21附连至上一个第一模块1的第一焊盘12上。在所述的模块化封装方法中，将第二模块2附连至所述第一模块1上包括：最上一个第一模块1的第二焊盘13上形成第二焊球21，所述第三焊盘14附连至最上一个第一模块1的第二焊球21；或所述第三焊盘14上形成第三焊球21，最上一个第一模块1的第二焊盘13附连至所述第三焊球21。
在本发明提供的模块化封装结构及方法中，通过堆叠布置的至少一个第一模块1包括相互背对布置的第一芯片3及第二芯片4，附连于所述第一模块1上的第二模块2包括第三芯片5，且所述第三芯片5与一个或多个所述第一芯片3和/或所述第二芯片4中电性连接，实现了模块集成的封装结构，提高了芯片集成度，堆叠布置、相互背对布置避免了弯曲老化，改善了封装体散热，且传输距离更短，电路寄生和损耗更小，本发明由于模块化设计，实现了多层三维堆叠。
本发明的模块化封装结构及方法具有更高的集成度和封装密度，体积更小；通过引入金属导电柱以及选择覆盖不同热膨胀系数的介质层，提高散热，控制翘曲，也避免了弯折老化的问题，可靠性更高；采用模块化设计，可通过堆叠至少一个第一模块1实现多层三维堆叠；三种芯片之间传输距离小，可有效降低损耗和寄生效应，提高性能。
本发明通过第一芯片3是射频系统中的数字芯片，其可以用来产生、放大和处理各种数字信号，第二芯片4是射频系统中射频收发芯片，用以对信号进行放大、移相、衰减，第三芯片5是不同的天线模块，用来传输和接受通讯信号，由此组成了射频-数字混合系统，相比于传统的在基板上集成射频元件的封装工艺，本发明不仅有着更高的集成度、更小的损耗，而且能够通过多个不同天线模块的设置满足多频段、多方向等不同的射频应用需求。
在本发明的一个实施例中，第一模块1的制作方法包括：
如图1所示，提供一载片20，在载片20正面覆盖第一粘合层9，然后在第一粘合层9上形成第一焊盘12。
如图2所示，然后覆盖第一介质层22，使得第一焊盘12露出，然后再第一介质层22上制作第一重布线层15。第一重布线层15和第一焊盘12连通。
如图3所示，先在第一重布线层15上方覆盖第二层的第一介质层22，使得第一重布线层15露出，然后在第一重布线层15露出的位置形成第一导电柱18，第一导电柱18与第一重布线层15电连通。
如图4所示，提供第一芯片3，将第一芯片3放置在第一重布线层15上方，第一芯片3通过焊球21与第一重布线层15电连通。然后覆盖第三层的第一介质层22，第三层介质层与第一芯片3背面持平，并且露出第一导电柱18。
如图5所示，先在上表面制作第二导电柱19，第二导电柱19与第一导电柱18连通，然后放置第二芯片4，第二芯片4焊盘面朝上，通过第二粘合层10放置在第一芯片3上面，第二芯片4焊盘面与第二导电柱19表面持平。
如图6所示，先覆盖一层第二介质层23，第二介质层23与第二芯片4焊盘面和第二导电柱19上表面持平，然后制作第二重布线层16，第二重布线层16与第二芯片4焊盘和第二导电柱19电连通。
如图7所示，形成一层图形化的第二介质层23，然后制作第二焊盘13(或直接形成第二焊球21)，第二焊盘13(焊球21)与第二重布线层16电连通。
如图8所示，去除载片20和第一粘合层9。各个第一介质层22之间、和/或第二介质层23之间可选择不同膨胀系数的材料，使得各材料之间的应力匹配，减少翘曲。
在本发明的一个实施例中，第二模块2的制作方法包括：
如图9所示，在载片20上表面覆盖第三粘合层11，然后在第三粘合层11上制作第三介质层24。
如图10、11所示，在第三介质层24上放置至少一个第三芯片5，第三芯片5焊盘面朝上，然后再覆盖一层第三介质层24，该层的第三介质层24的上表面与第三芯片5焊盘面持平。本实施例对第三芯片5的数量和位置不做限制，实际作业时可以根据实际需求放置不同数量的第三芯片5并根据需求任意排布第三芯片5的位置。
如图12所示，制作第三重布线层17，第三重布线层17与第三芯片5焊盘电连通，然后覆盖一层图形化的第三介质层24，使得第三重布线层17露出。
如图13所示，制作第三焊盘14(或直接形成第三焊球21)，第三焊球21与第三重布线层17电连通。
如图14所示，去除载片20和第三粘合层11。
一个或多个第一模块1集成、以及第一模块1与第二模块2集成如图15、16所示。将第一模块1堆叠，通过焊球21固定并在模块间实现电连接。在实际堆叠集成时，可先堆叠至少1个第一模块1，再堆叠一个第二模块2。本发明的一个射频领域的应用实例为：第一芯片3可以是射频系统中的数字芯片，其可以用来产生、放大和处理各种数字信号；第二芯片4可以是射频系统中射频收发芯片，用以对信号进行放大、移相、衰减；第三芯片5可以是不同的天线模块，用来传输和接受通讯信号。由此可以组成射频-数字混合系统，相比于传统的在基板上集成射频元件的封装工艺，本封装实例不仅有着更高的集成度、更小的损耗，而且能够通过多个不同天线模块的设置满足多频段、多方向等不同的射频应用需求。
现有技术的封装有叠层数限制，无法模块化作业，而本发明通过的第一模块正反面均有电路引脚，可以根据实际需求进行多次堆叠；本发明的第一模块在结构上几乎是上下对称的，通过这一点可以在不选取热膨胀系数匹配的介质层的情况下也能达到翘曲平衡的目的，增加最终封装提的可靠性。克服了现有技术中由于封装体内上下结构并不对称，因此只能通过选取热膨胀系数匹配的介质层材料来实现翘曲平衡的缺陷。
综上，上述实施例对模块化封装结构及方法的不同构型进行了详细说明，当然，本发明包括但不局限于上述实施中所列举的构型，任何在上述实施例提供的构型基础上进行变换的内容，均属于本发明所保护的范围。本领域技术人员可以根据上述实施例的内容举一反三。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种模块化封装结构，其特征在于，包括：
堆叠布置的至少一个第一模块，均包括相互背对布置的第一芯片及第二芯片，所述第一芯片电性引出至所述第一模块的第一表面和/或第二表面，所述第二芯片电性引出至所述第一模块的第一表面和/或第二表面；
附连于所述第一模块上的第二模块，其包括第三芯片，所述第三芯片电性引出至所述第二模块的第一表面和/或第二表面；
所述第二模块与第一模块电性连接。
2.如权利要求1所述的模块化封装结构，其特征在于，
所述第一芯片为射频系统数字芯片，用于产生、放大和处理数字信号；
所述第二芯片为射频收发芯片，用于放大、移相和衰减射频信号；
所述第三芯片为天线模块，用于传输和接收射频信号。
3.一种模块化封装方法，其特征在于，包括：
形成至少一个第一模块并将至少一个第一模块堆叠布置，将第二模块附连至所述第一模块上；
所述第一模块通过以下步骤制备：
形成将第一芯片电性引出的第一附连结构，将所述第一芯片附连至第一附连结构；
将第二芯片布置为与所述第一芯片相互背对；
形成将所述第二芯片电性引出的第二附连结构，第二附连结构附连至所述第二芯片；
所述第二模块通过以下步骤制备：
形成将第三芯片电性引出的第三附连结构，将所述第三芯片附连至第三附连结构；
所述第三附连结构与一个或多个所述第一附连结构和/或所述第二附连结构电性连接。
4.如权利要求3所述的模块化封装方法，其特征在于，形成将第一芯片电性引出的第一附连结构，将所述第一芯片附连至第一附连结构包括：
在载片上形成第一粘合层，在所述第一粘合层上依次形成相互电性连接的第一焊盘、第一重布线层及第一导电柱；
第一芯片的焊盘附连至所述第一重布线层。
5.如权利要求4所述的模块化封装方法，其特征在于，形成将第一芯片电性引出的第二附连结构，第二附连结构附连至所述第二芯片包括：
在第一芯片上上形成第二粘合层，
将第二芯片放置于第二粘合层上；
在所述第二粘合层上依次形成相互电性连接的第二导电柱、第二重布线层及第二焊盘；
所述第二重布线层附连至第二芯片的焊盘；
所述第二导电柱与所述第一导电柱电性连接。
6.如权利要求5所述的模块化封装方法，其特征在于，还包括：
在形成所述第一焊盘、所述第一重布线层及所述第一导电柱的步骤之前、之间及之后形成多个第一介质层，所述第一介质层暴露部分所述第一焊盘、所述第一重布线层及所述第一导电柱；
在形成所述第二导电柱、所述第二重布线层及所述第二焊盘的步骤之前、之间及之后形成多个第二介质层，所述第二介质层暴露部分所述第二焊盘、所述第二重布线层及所述第二导电柱。
7.如权利要求5所述的模块化封装方法，其特征在于，还包括：去除所述载片和所述第一粘合层。
8.如权利要求5所述的模块化封装方法，其特征在于，形成将第三芯片电性引出的第三附连结构，将所述第三芯片附连至第三附连结构包括：
在载片上形成第三粘合层，在所述第三粘合层上依次形成相互电性连接的第三芯片、第三重布线层及第三焊盘；
所述第三重布线层附连至第三芯片的焊盘；
在形成所述第三芯片、所述第三重布线层及所述第三焊盘的步骤之前、之间及之后形成多个第三介质层，所述第三介质层暴露部分所述第三芯片、所述第三重布线层及所述第三焊盘；
去除所述载片和所述第三粘合层。
9.如权利要求8所述的模块化封装方法，其特征在于，形成至少一个第一模块并将至少一个第一模块堆叠布置包括：
将每个第一模块的第一焊盘所在的面作为下表面，第二焊盘所在的面作为上表面；
下表面相对下一个第一模块，上表面相对上一个第一模块；
在所述第一焊盘上形成第一焊球，上一个第一模块的第一焊球附连至下一个第一模块的第二焊盘上；或
在所述第二焊盘上形成第二焊球，下一个第一模块的第二焊球附连至上一个第一模块的第一焊盘上。
10.如权利要求9所述的模块化封装方法，其特征在于，将第二模块附连至所述第一模块上包括：
最上一个第一模块的第二焊盘上形成第二焊球，所述第三焊盘附连至最上一个第一模块的第二焊球；或
所述第三焊盘上形成第三焊球，最上一个第一模块的第二焊盘附连至所述第三焊球。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022037037A1 (zh) * 2020-08-19 2022-02-24 华进半导体封装先导技术研发中心有限公司 模块化封装结构及方法
US20220344233A1 (en) * 2021-04-22 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038599A (zh) * 2023-10-07 2023-11-10 之江实验室 芯片封装结构及封装方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056312A1 (en) * 2010-09-02 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die
US20120280860A1 (en) * 2011-05-05 2012-11-08 Telesphor Kamgaing Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates
US20120280366A1 (en) * 2011-05-05 2012-11-08 Telesphor Kamgaing Radio- and electromagnetic interference through-silicon vias for stacked- die packages, and methods of making same
US20130050055A1 (en) * 2011-08-30 2013-02-28 Harris Corporation Phased array antenna module and method of making same
US20150001689A1 (en) * 2013-06-29 2015-01-01 Edmund Goetz Radio frequency shielding within a semiconductor package
CN107579009A (zh) * 2017-09-02 2018-01-12 中国电子科技集团公司第五十八研究所 一种多芯片叠层封装结构及其制作方法
CN109037170A (zh) * 2018-07-13 2018-12-18 中国电子科技集团公司第五十八研究所 一种射频微系统集成封装天线
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法
CN110534435A (zh) * 2019-08-01 2019-12-03 广东佛智芯微电子技术研究有限公司 三维多芯片异质集成的扇出型封装结构的封装方法
CN110854093A (zh) * 2019-11-21 2020-02-28 上海先方半导体有限公司 一种三维叠层封装结构及其制造方法
CN110993517A (zh) * 2019-12-13 2020-04-10 江苏中科智芯集成科技有限公司 一种芯片堆叠封装方法及封装结构
CN111341767A (zh) * 2018-12-19 2020-06-26 财团法人工业技术研究院 射频电子整合封装结构及其制法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6845184B1 (en) * 1998-10-09 2005-01-18 Fujitsu Limited Multi-layer opto-electronic substrates with electrical and optical interconnections and methods for making
JP2001053243A (ja) * 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
CN101599482A (zh) * 2008-06-02 2009-12-09 陈石矶 芯片封装的堆栈结构
CN101615609A (zh) * 2008-06-27 2009-12-30 陈石矶 芯片封装的堆叠结构
CN111900155A (zh) * 2020-08-19 2020-11-06 上海先方半导体有限公司 模块化封装结构及方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120056312A1 (en) * 2010-09-02 2012-03-08 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Semiconductor Wafer with Embedded Semiconductor Die
US20120280860A1 (en) * 2011-05-05 2012-11-08 Telesphor Kamgaing Chip packages including through-silicon via dice with vertically inegrated phased-array antennas and low-frequency and power delivery substrates
US20120280366A1 (en) * 2011-05-05 2012-11-08 Telesphor Kamgaing Radio- and electromagnetic interference through-silicon vias for stacked- die packages, and methods of making same
US20130050055A1 (en) * 2011-08-30 2013-02-28 Harris Corporation Phased array antenna module and method of making same
US20150001689A1 (en) * 2013-06-29 2015-01-01 Edmund Goetz Radio frequency shielding within a semiconductor package
CN107579009A (zh) * 2017-09-02 2018-01-12 中国电子科技集团公司第五十八研究所 一种多芯片叠层封装结构及其制作方法
CN109037170A (zh) * 2018-07-13 2018-12-18 中国电子科技集团公司第五十八研究所 一种射频微系统集成封装天线
CN111341767A (zh) * 2018-12-19 2020-06-26 财团法人工业技术研究院 射频电子整合封装结构及其制法
CN110211931A (zh) * 2019-06-14 2019-09-06 上海先方半导体有限公司 一种三维封装结构及其制造方法
CN110534435A (zh) * 2019-08-01 2019-12-03 广东佛智芯微电子技术研究有限公司 三维多芯片异质集成的扇出型封装结构的封装方法
CN110854093A (zh) * 2019-11-21 2020-02-28 上海先方半导体有限公司 一种三维叠层封装结构及其制造方法
CN110993517A (zh) * 2019-12-13 2020-04-10 江苏中科智芯集成科技有限公司 一种芯片堆叠封装方法及封装结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022037037A1 (zh) * 2020-08-19 2022-02-24 华进半导体封装先导技术研发中心有限公司 模块化封装结构及方法
US20220344233A1 (en) * 2021-04-22 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure
US11984376B2 (en) * 2021-04-22 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor device including a cooling structure

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Publication number Publication date
WO2022037037A1 (zh) 2022-02-24

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