CN117038599A - 芯片封装结构及封装方法 - Google Patents
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Abstract
本申请提供一种芯片封装结构及封装方法。其中，该芯片封装结构包括基板、第一重布线层、填充层、第二重布线层和金属凸点。基板包括相对的第一面和第二面，基板的第一面与外围芯片电连接。第一重布线层设置于基板的第二面上。填充层设置于第一重布线层远离基板的一侧，填充层内设有依次层叠的第一芯片和第二芯片以及至少部分包围第一芯片和第二芯片的填充体。第二重布线层设置于填充层远离基板的一侧。第一芯片通过第一重布线层、基板与外围芯片电连接。金属凸点设置于第二重布线层远离填充层的一侧，用于将电性引出。可实现适用于多功能或不同尺寸、且I/O数较多的芯片，因此可在减小封装尺寸、节约成本的基础上实现更多的端口互连和通信。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种芯片封装结构及封装方法。
背景技术
近年来，消费类电子产品正在向轻量化、大容量、高效率等方向发展。在过去半个多世纪中，半导体制造行业一直遵循着摩尔定律的轨迹高速发展，集成电路上可以容纳的晶体管数目在大约每经过18个月便会增加一倍。如今最先进的半导体制程已经达到5nm。与芯片制程缩小对应，封装的引脚间距也在不断缩小，接口密度不断提升。然而，互补金属氧化物半导体（CMOS）处理技术存在物理限制，如光刻尺寸。目前，物理限制正在制约着摩尔定律驱动的微电子产业的发展。为了实现高性能、小尺寸和轻量化应用，先进封装是超越摩尔定律方向中的一条重要赛道，它能提供更好的兼容性和更高的连接密度，使得系统集成度的提高不再局限于同一颗芯片。
随着互连数量的增加，全球芯片趋势已朝着更小的芯片面积发展，因此半导体器件在性能、功耗、可靠性和成本方面都有了更高的要求，因此开发一种集成度更高、尺寸更小的芯片封装技术是一个亟待解决的问题。
发明内容
本申请针对相关技术的缺点，提出一种芯片封装结构及封装方法，用以解决相关技术中芯片封装尺寸不够小、芯片集成度不高的问题。
本申请提供一种芯片封装结构，包括基板、第一重布线层、填充层、第二重布线层和金属凸点。其中，基板包括相对的第一面和第二面，所述基板的第一面与外围芯片电连接，所述第一面指向所述第二面的方向为第一方向。第一重布线层设置于所述基板的第二面上。填充层设置于所述第一重布线层远离所述基板的一侧，所述填充层内设有芯片组以及至少部分包围所述芯片组的填充体，所述芯片组包括沿所述第一方向依次层叠的第一芯片和第二芯片。第二重布线层设置于所述填充层远离所述基板的一侧，所述第二重布线层与所述第二芯片电连接，所述第二重布线层通过所述填充层、所述第一重布线层与所述第一芯片电连接。所述第一芯片通过所述第一重布线层、所述基板与外围芯片电连接。金属凸点设置于所述第二重布线层远离所述填充层的一侧，用于将电性引出。
根据上述实施例可知，本申请提供一种更加优化的芯片封装结构，在基板上设置层叠的第一芯片和第二芯片，利用分布于芯片组上下两侧的第一重布线层和第二重布线层实现第一芯片和第二芯片的电性引出，层叠的芯片可减小芯片在封装结构的平面上所占的面积，提高芯片集成度并缩小芯片尺寸。另外，基板远离芯片的一侧与外围芯片电连接，外围芯片通过基板、第一重布线层可实现与第一芯片之间的电连接，可实现缩短信号线的距离的同时使更多端口实现互连，可适用于多功能或不同尺寸、且I/O数（输入输出）较多的芯片，因此可在减小封装尺寸、节约成本的基础上实现更多的端口互连和通信，使封装区域达到最大利用化。
在一个实施例中，所述基板的所述第一面和所述第二面之间设有第一互连结构，所述第一互连结构靠近所述基板的第二面的一侧通过所述第一重布线层分别与所述第一芯片、所述金属凸点连接，所述第一互连结构靠近所述基板的第一面的一侧与外围芯片电连接。
在一个实施例中，所述填充层的所述填充体内设有第二互连结构，所述第二互连结构靠近所述基板的一侧通过所述第一互连结构与外围芯片电连接，所述第二互连结构远离所述基板的一侧通过所述第二重布线层与所述金属凸点连接。
在一个实施例中，所述基板和所述第一重布线层之间还设有金属溅射层，所述金属溅射层包括依次溅射形成的阻挡层和种子层。
在一个实施例中，所述第一重布线层靠近所述填充层的一侧还设有钝化层。
在一个实施例中，所述第一重布线层包括至少一层金属布线层和包裹所述金属布线层的电介质层；
在一个实施例中，所述第二重布线层包括至少一层金属布线层和包裹所述金属布线层的电介质层。
在一个实施例中，所述金属凸点包括第一金属凸点和第二金属凸点；
所述第一金属凸点通过所述第二重布线层、所述填充层、所述第一重布线层与所述第一芯片电连接；
所述第二金属凸点通过所述第二重布线层与所述第二芯片电连接。
本申请还提供一种芯片封装结构的封装方法，包括以下步骤：
提供基板，所述基板包括相对的第一面和第二面以及连接所述第一面和所述第二面之间的第一互连结构，所述第一互连结构靠近所述基板的所述第一面的一侧与外围芯片电连接；
在所述基板的第二面上形成第一重布线层；
在所述第一重布线层远离所述基板的一侧依次层叠第一芯片和第二芯片，所述第一芯片通过所述第一重布线层与所述第一互连结构连接；
在所述第一芯片和所述第二芯片的至少部分外围区域包覆填充物，所述第一芯片、所述第二芯片和所述填充物共同形成填充层；
在所述填充层的所述填充物内形成第二互连结构，所述第二互连结构通过所述第一重布线层分别与所述第一芯片、所述第一互连结构之间电连接；
在所述填充层远离所述第一重布线层的一侧形成第二重布线层，所述第二重布线层分别与所述第二芯片、所述第二互连结构之间电连接；
在所述第二重布线层远离所述填充层的一侧形成金属凸点，所述金属凸点用于将电性引出。
在一个实施例中，所述在所述第二重布线层远离所述填充层的一侧形成金属凸点之后还包括：
将所述芯片封装结构通过所述金属凸点连接至电路板上；
令所述第二互连结构靠近所述基板的第一面的一侧连接至外围芯片。
在一个实施例中，所述提供基板，所述基板包括相对的第一面和第二面以及连接所述第一面和所述第二面之间的第一互连结构，所述第一互连结构靠近所述基板的所述第一面的一侧与外围芯片电连接包括：
提供晶圆；
在晶圆内部形成第一互连结构；
在晶圆表面形成金属溅射层，所述金属溅射层包括依次层叠的阻挡层和种子层。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1所示为相关技术中的扇出晶圆级封装方式的结构示意图；
图2所示为相关技术中的叠层封装方式的结构示意图；
图3所示为本申请提供的一种芯片封装结构的结构示意图；
图4a~图4k所示为本申请提供的一种芯片封装结构的封装方法的流程示意图。
其中：1-基板；101-第一面；102-第二面；11-第一互连结构；2-第一重布线层；21-钝化层；3-填充层；31-第一芯片；32-第二芯片；33-填充体；34-第二互连结构；35-引线；4-第二重布线层；5-金属凸点；51-第一金属凸点；52-第二金属凸点；6-外围芯片；7-金属溅射层；8-电路板。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施例并不代表与本申请相一致的所有实施例。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
研究发现，随着科技和人类社会的快速发展，大到高性能计算所搭建的路由系统、小到我们用的电子产品，集成电路（即芯片）是必不可少的器件。目前这些系统和产品都在向小尺寸和轻量化的方向发展，因此对芯片的集成度和尺寸要求也越来越高，封装难度越来越大。如图1所示，相关技术中的FOWLP（Fan Out Wafer Level Package，扇出型晶圆级封装）封装方式可实现将芯片通过短距离的信号线实现高密度连接，优点是可以降低封装厚度，然而由于各个芯片分布于同一层，因此会增大芯片在封装结构中所占的平面的面积，横向尺寸较大，不利于集成度的提高。如图2所示，相关技术中的PoP（Package-on-Package，层叠封装）封装方式将两个或多个芯片或半导体器件通过垂直堆叠或是背部搭载的方式组合到一起，可实现降低封装体积和重量，然而由于PoP封装中将层叠的芯片通过引线依次引出时，越外侧的引线的长度越长，因此信号传输距离增大，不利于提高电学性能。因此，亟需开发一种尺寸更小、集成度更高的芯片封装结构。
本申请提供的一种芯片封装结构及封装方法，旨在解决相关技术的如上技术问题。
下面结合附图，对本申请实施例中的芯片封装结构及封装方法进行详细说明。在不冲突的情况下，下述的实施例中的特征可以相互补充或相互组合。
本申请提供一种芯片封装结构，如图3所示，包括基板1、第一重布线层2、填充层3、第二重布线层4和金属凸点5。其中，基板1包括相对的第一面101和第二面102，基板1的第一面101与外围芯片6电连接，第一面101指向第二面102的方向为第一方向x。第一重布线层2设置于基板1的第二面102上。填充层3设置于第一重布线层2远离基板1的一侧，填充层3内设有芯片组以及至少部分包围芯片组的填充体33，芯片组包括沿第一方向x依次层叠的第一芯片31和第二芯片32。第二重布线层4设置于填充层3远离基板1的一侧，第二重布线层4与第二芯片32电连接，第二重布线层4通过填充层3、第一重布线层2与第一芯片31电连接。第一芯片31通过第一重布线层2、基板1与外围芯片6电连接。金属凸点5设置于第二重布线层4远离填充层3的一侧，用于将电性引出。
根据上述实施例可知，与相关技术相比，例如，相关技术中的FOWLP（Fan OutWafer Level Package，扇出型晶圆级封装）封装方式，如图1所示，第一芯片31和第二芯片32铺设于芯片封装结构的同一层，通过重布线层实现第一芯片31、第二芯片32与金属凸点5电连接将电性引出的这种封装方式会增大芯片在封装结构中所占的平面的面积，横向尺寸较大，不利于集成度的提高。另外，相关技术中的PoP（Package-on-Package，层叠封装）封装方式，如图2所示，第一芯片31和第二芯片32层叠设置，并利用引线35键合至与金属凸点5电连接以实现电性引出，这种封装方式中，越外侧的引线35的长度越长，因此信号传输距离增大，不利于提高电学性能。然而本申请提供一种更加优化的芯片封装结构，在基板1上设置层叠的第一芯片31和第二芯片32，利用分布于芯片组上下两侧的第一重布线层2和第二重布线层4实现第一芯片31和第二芯片32的电性引出，层叠的芯片可减小芯片在封装结构的平面上所占的面积，提高芯片集成度并缩小芯片尺寸。另外，基板1远离第一芯片31、第二芯片32的一侧与外围芯片6电连接，外围芯片6通过基板1、第一重布线层2可实现与第一芯片31之间的电连接，可实现缩短信号线的距离的同时使更多端口实现互连，可适用于多功能或不同尺寸、且I/O数（输入输出）较多的芯片，因此可在减小封装尺寸、节约成本的基础上实现更多的端口互连和通信，使封装区域达到最大利用化。
在一些实施例中，本申请中的基板1材料可以为硅（Si），硅材料层结构不仅具有较高的细间距布线能力，使堆叠芯片可以再分布互连线。另外Si材料本身还具有较小的热膨胀系数（CTE），即使在封装或者使用过程中有较大的温度变化也不易发生翘曲，因此具有较高的可靠性。硅基板也具有较好的散热作用，当热量在硅基板中传播会通过对流消散到空气中以增强散热；同时硅基板1也具有较大的弹性模量E，作为芯片封装结构的支撑体可以增强封装单元的刚度以防止产生变形等物理变化。
在一些实施例中，如图3所示，基板1的第一面101和第二面102之间设有第一互连结构11，第一互连结构11靠近基板1的第二面102的一侧通过第一重布线层2分别与第一芯片31、金属凸点5连接，第一互连结构11靠近基板1的第一面101的一侧与外围芯片6电连接。
本实施例中第一互连结构11可实现令第一芯片31与外围芯片6之间实现电连接，同时也可实现将第一芯片31的电性引出。在一些示例中，第一互连结构11采用硅通孔（TSV，through silicon via）技术形成，可实现第一芯片31和外围芯片6之间的垂直互连，减小线路互连长度，改善信号延迟，加快传输速率。同时，采用垂直互连结构可使芯片封装结构的集成度更高，寄生效应更小，优化高频特性。
在一些实施例中，如图3所示，填充层3的填充体33内设有第二互连结构34，第二互连结构34靠近基板1的一侧通过第一互连结构11与外围芯片6电连接，第二互连结构34远离基板1的一侧通过第二重布线层4与金属凸点5连接。
本实施例中通过第二互连结构34可实现将第二芯片32的电性引出，并可实现与外围芯片6之间电连接，以进一步实现外围芯片6的电性引出的效果。在一些示例中，第二互连结构34采用塑封通孔（TMV，through molding via）技术形成，可实现填充层3上下两侧的结构之间的垂直互连，从而提高芯片的集成度，提升芯片的性能。
在一些实施例中，如图3和图4c所示，基板1和第一重布线层2之间还设有金属溅射层7，金属溅射层7包括依次溅射形成的阻挡层和种子层。
本实施例中基板1表面形成阻挡层和种子层以便于在基板1表面形成第一重布线层2，保证第一重布线层2中信号线之间的电学性能不受影响。在一些示例中，阻挡层的材料可以为Ta/TaN（钽/氮化钽）。由于第一重布线层2中通常采用铜布线，若直接采用在基板1上布置铜布线，则铜容易扩散到硅或者二氧化硅中，会严重影响器件的性能，因此采用在硅片上覆盖一层阻挡层以阻止铜的扩散。另外，在晶圆上形成铜布线通常采用先刻蚀出线路图形，再采用物理气相沉积（Physical Vapour Deposition，PVD）电镀出铜布线的方式，因此采用在形成阻挡层之后再形成种子层用以导电，从而以便于当电源施加在铜布线（阳极）和硅片（阴极）之间时，可以使阳极的Cu发生反应转化成Cu离子和电子，同时阴极也发生反应，阴极附近种子层表面的铜离子与电子结合形成镀在种子层表面的铜，最终形成铜布线，保证第一重布线层2中信号线之间的电学性能不受影响。
在一些实施例中，如图3所示，第一重布线层2靠近填充层3的一侧还设有钝化层21。以防止第一重布线层2中的金属布线被氧化，避免芯封装结构失效。
在一些实施例中，第一重布线层2包括至少一层金属布线层和包裹金属布线层的电介质层（图中未示出）。需要说明的是，第一重布线层2中采用多层金属布线层和电介质层可实现对金属布线的灵活排布，便于电信号的传输路径的设计和重组。
在一些实施例中，第二重布线层4包括至少一层金属布线层和包裹金属布线层的电介质层（图中未示出）。第二重布线层4与第一重布线层2同理，此处不再赘述。
在一些实施例中，如图3所示，金属凸点5包括第一金属凸点51和第二金属凸点52；第一金属凸点51通过第二重布线层4、填充层3、第一重布线层2与第一芯片31电连接；第二金属凸点52通过第二重布线层4与第二芯片32电连接。
本实施例中金属凸点5设于第二重布线层4远离基板1的一侧，包括与第一芯片31电连接的第一金属凸点51以及与第二芯片32电连接的第二金属凸点52，用于将电性引出。在一些示例中，金属凸点5包括焊球、焊盘或焊点的任意一种或几种，金属凸点5可阵列排布于第二重布线层4远离基板1的一侧并用于与PCB电路板8连接。
基于同一发明构思，本申请还提供一种芯片封装结构的封装方法，该封装方法包括以下步骤：
步骤100：如图4a、图4b和图4c所示，提供基板1，基板1包括相对的第一面101和第二面102以及连接第一面101和第二面102之间的第一互连结构11，第一互连结构11靠近基板1的第一面101的一侧与外围芯片6电连接；
步骤200：如图4d所示，在基板1的第二面102上形成第一重布线层2；
步骤300：如图4f所示，在第一重布线层2远离基板1的一侧依次层叠第一芯片31和第二芯片32，第一芯片31通过第一重布线层2与第一互连结构11连接；
步骤400：如图4g所示，在第一芯片31和第二芯片32的至少部分外围区域包覆填充物，第一芯片31、第二芯片32和填充物共同形成填充层3；
步骤500：如图4h所示，在填充层3的填充物内形成第二互连结构34，第二互连结构34通过第一重布线层2分别与第一芯片31、第一互连结构11之间电连接；
步骤600：如图4i所示，在填充层3远离第一重布线层2的一侧形成第二重布线层4，第二重布线层4分别与第二芯片32、第二互连结构34之间电连接；
步骤700：如图4j所示，在第二重布线层4远离填充层3的一侧形成金属凸点5，金属凸点5用于将电性引出。
本实施例中在基板1表面依次形成第一重布线层2、填充层3和第二重布线层4，并通过金属凸点5将电性引出，最终形成的芯片封装结构可在减小封装尺寸、节约成本的基础上实现更多的端口互连和通信，使封装区域达到最大利用化。
在一些实施例中，在步骤200和步骤300之间还包括以下步骤：如图4e所示，在第一重布线层2远离所述基板1的一侧形成钝化层21以保护第一重布线层2。
在一些实施例中，步骤400中的填充物可以为环氧模制化合物（Epoxy MoldingCompound，简称 EMC）。步骤400中在第一芯片31和第二芯片32的至少部分区域包覆填充物具体包括将环氧模制化合物先融化再进行填充，以减少空隙和延伸现象的缺陷产生。同时融化后固化的环氧模制化合物可与第一芯片31、第二芯片32、第一重布线层2以及第二重布线层4之间产生牢固粘接，提升芯片封装结构的稳定性以及硬度。在固定和保护芯片的同时也扩大了芯片封装面积以便于在填充体33内形成第二互连结构34。
在一些实施例中，如图4k所示，在步骤700之后还包括以下步骤：
步骤800：将芯片封装结构通过金属凸点5连接至电路板8上；
步骤900：令第二互连结构34靠近基板1的第一面101的一侧连接至外围芯片6。
本实施例中将芯片连接至电路板8上以实现能量与信号之间的传递，另外在基板1的第一面101上连接外围芯片6有利于不同功能和尺寸的芯片封装和I/O端口互连。
在一些实施例中，步骤100具体包括以下步骤：
步骤110：如图4a所示，提供晶圆；
步骤120：如图4b和图4c所示，在晶圆内部形成第一互连结构11；
步骤130：如图4d所示，在晶圆表面形成金属溅射层7，金属溅射层7包括依次层叠的阻挡层和种子层。
本实施例中在晶圆表面形成金属溅射层7以保证第一重布线层2中信号线之间的电学性能不受影响，提高芯片封装结构的电学性能。
本申请的上述实施例，在不产生冲突的情况下，可互为补充。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，相关技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种芯片封装结构，其特征在于，包括：
基板，包括相对的第一面和第二面，所述基板的第一面与外围芯片电连接，所述第一面指向所述第二面的方向为第一方向；
第一重布线层，设置于所述基板的第二面上；
填充层，设置于所述第一重布线层远离所述基板的一侧，所述填充层内设有芯片组以及至少部分包围所述芯片组的填充体，所述芯片组包括沿所述第一方向依次层叠的第一芯片和第二芯片；
第二重布线层，设置于所述填充层远离所述基板的一侧，所述第二重布线层与所述第二芯片电连接，所述第二重布线层通过所述填充层、所述第一重布线层与所述第一芯片电连接；所述第一芯片通过所述第一重布线层、所述基板与外围芯片电连接；
金属凸点，设置于所述第二重布线层远离所述填充层的一侧，用于将电性引出。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述基板的所述第一面和所述第二面之间设有第一互连结构，所述第一互连结构靠近所述基板的第二面的一侧通过所述第一重布线层分别与所述第一芯片、所述金属凸点连接，所述第一互连结构靠近所述基板的第一面的一侧与外围芯片电连接。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述填充层的所述填充体内设有第二互连结构，所述第二互连结构靠近所述基板的一侧通过所述第一互连结构与外围芯片电连接，所述第二互连结构远离所述基板的一侧通过所述第二重布线层与所述金属凸点连接。
4.根据权利要求1所述的芯片封装结构，其特征在于，所述基板和所述第一重布线层之间还设有金属溅射层，所述金属溅射层包括依次溅射形成的阻挡层和种子层。
5.根据权利要求1所述的芯片封装结构，其特征在于，所述第一重布线层靠近所述填充层的一侧还设有钝化层。
6.根据权利要求1所述的芯片封装结构，其特征在于，所述第一重布线层包括至少一层金属布线层和包裹所述金属布线层的电介质层；
和/或，所述第二重布线层包括至少一层金属布线层和包裹所述金属布线层的电介质层。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述金属凸点包括第一金属凸点和第二金属凸点；
所述第一金属凸点通过所述第二重布线层、所述填充层、所述第一重布线层与所述第一芯片电连接；
所述第二金属凸点通过所述第二重布线层与所述第二芯片电连接。
8.一种芯片封装结构的封装方法，其特征在于，包括：
提供基板，所述基板包括相对的第一面和第二面以及连接所述第一面和所述第二面之间的第一互连结构，所述第一互连结构靠近所述基板的所述第一面的一侧与外围芯片电连接；
在所述基板的第二面上形成第一重布线层；
在所述第一重布线层远离所述基板的一侧依次层叠第一芯片和第二芯片，所述第一芯片通过所述第一重布线层与所述第一互连结构连接；
在所述第一芯片和所述第二芯片的至少部分外围区域包覆填充物，所述第一芯片、所述第二芯片和所述填充物共同形成填充层；
在所述填充层的所述填充物内形成第二互连结构，所述第二互连结构通过所述第一重布线层分别与所述第一芯片、所述第一互连结构之间电连接；
在所述填充层远离所述第一重布线层的一侧形成第二重布线层，所述第二重布线层分别与所述第二芯片、所述第二互连结构之间电连接；
在所述第二重布线层远离所述填充层的一侧形成金属凸点，所述金属凸点用于将电性引出。
9.根据权利要求8所述的芯片封装结构的封装方法，其特征在于，所述在所述第二重布线层远离所述填充层的一侧形成金属凸点之后还包括：
将所述芯片封装结构通过所述金属凸点连接至电路板上；
令所述第二互连结构靠近所述基板的第一面的一侧连接至外围芯片。
10.根据权利要求8所述的芯片封装结构的封装方法，其特征在于，所述提供基板，所述基板包括相对的第一面和第二面以及连接所述第一面和所述第二面之间的第一互连结构，所述第一互连结构靠近所述基板的所述第一面的一侧与外围芯片电连接包括：
提供晶圆；
在晶圆内部形成第一互连结构；
在晶圆表面形成金属溅射层，所述金属溅射层包括依次层叠的阻挡层和种子层。
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Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160079138A1 (en) * | 2014-09-15 | 2016-03-17 | Invensas Corporation | Electronic structures strengthened by porous and non-porous layers, and methods of fabrication |
| US9478504B1 (en) * | 2015-06-19 | 2016-10-25 | Invensas Corporation | Microelectronic assemblies with cavities, and methods of fabrication |
| US20170229426A1 (en) * | 2016-02-05 | 2017-08-10 | Powertech Technology Inc. | Fan-out back-to-back chip stacked packages and the method for manufacturing the same |
| US20170358527A1 (en) * | 2016-06-09 | 2017-12-14 | Advanced Semiconductor Engineering, Inc. | Interposer, semiconductor package structure, and semiconductor process |
| US20190273044A1 (en) * | 2016-11-18 | 2019-09-05 | Huawei Technologies Co., Ltd. | Chip Package Structure And Packaging Method |
| WO2021042377A1 (zh) * | 2019-09-06 | 2021-03-11 | 深圳市汇顶科技股份有限公司 | 集成装置及其制备方法 |
| WO2022037037A1 (zh) * | 2020-08-19 | 2022-02-24 | 华进半导体封装先导技术研发中心有限公司 | 模块化封装结构及方法 |
| US20220230931A1 (en) * | 2019-05-28 | 2022-07-21 | Epicmems (Xiamen) Co., Ltd. | Chip encapsulation structure and encapsulation method |
| US20230052194A1 (en) * | 2021-08-10 | 2023-02-16 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
| US20230054984A1 (en) * | 2021-08-18 | 2023-02-23 | Samsung Electronics Co., Ltd. | Semiconductor package |
| CN115939117A (zh) * | 2022-10-18 | 2023-04-07 | 维沃移动通信有限公司 | 封装结构、封装结构的制备方法和电子设备 |
| US20230163114A1 (en) * | 2021-11-19 | 2023-05-25 | Sj Semiconductor (Jiangyin) Corporation | Three-dimensional fan-out integrated package structure, packaging method thereof, and wireless headset |
-
2023
- 2023-10-07 CN CN202311285989.0A patent/CN117038599A/zh active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160079138A1 (en) * | 2014-09-15 | 2016-03-17 | Invensas Corporation | Electronic structures strengthened by porous and non-porous layers, and methods of fabrication |
| US9478504B1 (en) * | 2015-06-19 | 2016-10-25 | Invensas Corporation | Microelectronic assemblies with cavities, and methods of fabrication |
| US20170229426A1 (en) * | 2016-02-05 | 2017-08-10 | Powertech Technology Inc. | Fan-out back-to-back chip stacked packages and the method for manufacturing the same |
| US20170358527A1 (en) * | 2016-06-09 | 2017-12-14 | Advanced Semiconductor Engineering, Inc. | Interposer, semiconductor package structure, and semiconductor process |
| US20190273044A1 (en) * | 2016-11-18 | 2019-09-05 | Huawei Technologies Co., Ltd. | Chip Package Structure And Packaging Method |
| US20220230931A1 (en) * | 2019-05-28 | 2022-07-21 | Epicmems (Xiamen) Co., Ltd. | Chip encapsulation structure and encapsulation method |
| WO2021042377A1 (zh) * | 2019-09-06 | 2021-03-11 | 深圳市汇顶科技股份有限公司 | 集成装置及其制备方法 |
| WO2022037037A1 (zh) * | 2020-08-19 | 2022-02-24 | 华进半导体封装先导技术研发中心有限公司 | 模块化封装结构及方法 |
| US20230052194A1 (en) * | 2021-08-10 | 2023-02-16 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
| US20230054984A1 (en) * | 2021-08-18 | 2023-02-23 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US20230163114A1 (en) * | 2021-11-19 | 2023-05-25 | Sj Semiconductor (Jiangyin) Corporation | Three-dimensional fan-out integrated package structure, packaging method thereof, and wireless headset |
| CN115939117A (zh) * | 2022-10-18 | 2023-04-07 | 维沃移动通信有限公司 | 封装结构、封装结构的制备方法和电子设备 |
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