CN110534435A - 三维多芯片异质集成的扇出型封装结构的封装方法 - Google Patents

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Abstract

本发明提供一种三维多芯片异质集成的扇出型封装结构的封装方法包括以下步骤：制作第一模块，制作第二模块，将第二模块与第一模块进行匹配组合，形成三维多芯片异质集成的扇出型封装结构。本发明的三维多芯片异质集成的扇出型封装结构的封装方法能够有效减小寄生效应和通路损耗，功能芯片集成度高，异质集成扇出型封装的体积和传输距离小，提高传输效率，降低封装成本、且散热效果好。

Description

三维多芯片异质集成的扇出型封装结构的封装方法
技术领域
本发明涉及扇出型封装技术领域，尤其涉及一种三维多芯片异质集成的扇出型封装结构的封装方法。
背景技术
智能系统集成对电子元器件产品在单位面积下的功能和性能要求在不断的提高，同时，其产品尺寸也在不断的减小，现有的封装多为单面在Z方向上延申集成，芯片集成度及空间利用率较低，体积模块较大。因此，如何在一个非常细小的空间内集成不同功能模块的元器件，并实现便携式产品的基本功能，是当前需要解决的一大关键问题。
现有的异质基板集成结构的制备方法，一般通过多层异质基板和有机金属布线层进行线路布置和信号互连，然后将多个功能芯片贴于一面，通过空间折叠的形式实现立体式的三维集成。该方法由于采用多层异质基板和有机金属布线层，所以在三维折叠后Z方向上的尺寸会很大，这对当前需要的小尺寸来说，缩小X、Y方向的同时大大增加Z方向上的尺寸厚度，这无法有效的减小结构件的封装体积，提高微系统集成度。而且在工作时，由于多芯片导致发热量较大，因此，其折叠弯曲处的多层异质基板和有机布线层容易因此而老化损坏。
发明内容
本发明提供一种能够有效减小寄生效应和通路损耗，功能芯片集成度高，异质集成扇出型封装的体积和传输距离小，提高传输效率，降低封装成本、且散热效果好的三维多芯片异质集成的扇出型封装方法。
本发明采用的技术方案为：一种三维多芯片异质集成的扇出型封装结构的封装方法，包括以下步骤：
提供两块第一载板，于两块第一载板表面贴上临时键合胶，将多片功能芯片表面朝下贴于临时键合胶上；
提供一中间板，于中间板的上、下两表面开设多个的芯片槽；
将贴有多片功能芯片的两块第一载板分别从中间板的上、下两面贴合于中间板中，使得每一片功能芯片收容在每一个芯片槽内；
去除中间板上、下两表面的临时键合胶和两块第一载板，并在中间板的上、下两表面分布填充介电材料，形成第一介电层；
将第一介电层对应每一片功能芯片的位置开口，使得每一片功能芯片上的I/O接口露出，并在中间板上相应的位置开设通孔；
在设有开口和通孔的中间板的上、下两表面贴感光膜，通过曝光显影技术露出需要布置线路的部分；
在露出的部分溅射金属种子层，然后通过电镀沉铜做出通孔线路和RDL重布线层，使得多片功能芯片之间实现信号的互连和贯通；
去除感光膜，在线路层表面涂覆油墨层覆盖RDL线路，并在相应的位置留出I/O接口外接的衬垫Pad或植球区；
在相应的衬垫Pad或植球区上植入金属球，制得第一模块；
提供一第二载板，于第二载板表面贴上临时键合胶，将多片功能芯片表面朝下贴于临时键合胶上，并对其完成塑封；
去除临时键合胶和第二载板，使之形成塑封件，多片功能芯片的表面露出塑封件的上表面；
在塑封件的上表面贴第二介电层，并在第二介电层对应每一片功能芯片的位置开口，使得每一片功能芯片上的I/O接口露出；
将设有开口的塑封件通过贴感光膜-曝光-显影-溅射金属种子层-电镀沉铜-去感光膜的操作，制作出RDL重布线层；
在RDL重布线层表面涂覆油墨层覆盖RDL重布线层，并在相应的位置留出I/O接口外接的衬垫Pad或植球区，制得第二模块；
将第二模块与第一模块进行匹配组合，形成三维多芯片异质集成的扇出型封装结构。
进一步地，所述第一载板为glass板、SUS板、Prepreg板、FR4板、FR5板、P.P板、EMC板或PI板。
进一步地，所述第二载板为glass板、SUS板、Prepreg板、FR4板、FR5板、P.P板、EMC板或PI板。
进一步地，所述中间板为硅转接板、铜基板、陶瓷基板或介电材料薄板。
进一步地，所述中间板上、下两表面的多个所述芯片槽设置为上下对称结构。
进一步地，所述中间板上、下两表面的多个所述芯片槽设置为不对称结构。
进一步地，所述RDL重布线层设置为一层或两层以上。
进一步地，所述第一介电层为ABF、BCB或PI。
进一步地，所述第二介电层为ABF、BCB或PI。
相较于现有技术，本发明的三维多芯片异质集成的扇出型封装方法通过在中间板的上、下两表面开设芯片槽，并设置RDL重布线层和通孔线路将信号互连和引出，从而使得三维多芯片异质集成的扇出型封装结构可有效减小寄生效应和通路损耗，而且单位面积内增加功能芯片集成度，能在更小的体积下实现微系统的集成，进一步缩小异质集成微系统的体积和传输距离，降低封装成本、提高传输效率。此外，通过设置与第一介电层和第二介电层不同材料和结构的中间板，可实现加速散热的效果。
附图说明
附图是用来提供对本发明的进一步理解，并构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但不应构成对本发明的限制。在附图中，
图1：本发明三维多芯片异质集成的扇出型封装方法的制备流程图；
图2：本发明三维多芯片异质集成的扇出型封装方法第一模块的制备流程示意图；
图3：本发明三维多芯片异质集成的扇出型封装方法第二模块的制备流程示意图；
图4：本发明三维多芯片异质集成的扇出型封装微系统模块示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
如图1和图2所示，本发明的三维多芯片异质集成的扇出型封装方法包括以下步骤：
S1：提供两块第一载板1，于两块第一载板1表面贴上临时键合胶2，将多片功能芯片3表面朝下贴于临时键合胶2上。其中，第一载板1为glass板、SUS板、Prepreg(BT)板、FR4板、FR5板、P.P板、EMC板或PI板。
S2：提供一中间板4，于中间板4的上、下两表面开设多个的芯片槽5。其中，中间板4为硅转接板、铜基板、陶瓷基板或介电材料薄板；且中间板4上、下两表面的多个芯片槽5可以设置为上下对称结构，也可以设置为不对称结构。
S3：将贴有多片功能芯片3的两块第一载板1分别从中间板4的上、下两面贴合于中间板4中，使得每一片功能芯片3收容在每一个芯片槽5内。
S4：去除中间板4上、下两表面的临时键合胶2和两块第一载板1，并在中间板4的上、下两表面分布填充介电材料，形成第一介电层6。
S5：将第一介电层6对应每一片功能芯片3的位置开口7，使得每一片功能芯片3上的I/O接口露出，并在中间板4上相应的位置开设通孔8。
S6：在设有开口7和通孔8的中间板4的上、下两表面贴感光膜9，通过曝光显影技术露出需要布置线路的部分。
S7：在露出的部分溅射金属种子层，然后通过电镀沉铜做出通孔线路和RDL重布线层，使得多片功能芯片3之间实现信号的互连和贯通。该步骤中，可以根据实际生产的需要，RDL重布线层可设置一层或两层以上，并不以此为限。
S8：去除感光膜9，在线路层表面涂覆油墨层10覆盖RDL线路，并在相应的位置留出I/O接口外接的衬垫Pad或植球区。
S9：在相应的衬垫Pad或植球区上植入金属球，制得第一模块。
S10：提供一第二载板11，于第二载板11表面贴上临时键合胶2，将多片功能芯片3表面朝下贴于临时键合胶2上，并对其完成塑封(Molding)。其中，第二载板11为glass板、SUS板、Prepreg(BT)板、FR4板、FR5板、P.P板、EMC板或PI板。
S11：去除临时键合胶2和第二载板11，使之形成塑封件，多片功能芯片3露出塑封件的上表面。
S12：在塑封件的上表面贴第二介电层12，并在第二介电层12对应每一片功能芯片3的位置开口7，使得每一片功能芯片3上的I/O接口露出。其中，第二介电层12为ABF、BCB或PI。
S13：将设有开口7的塑封件通过贴感光膜-曝光-显影-溅射金属种子层-电镀沉铜-去感光膜的操作，制作出RDL重布线层。该步骤中，可以根据实际生产的需要，RDL层可设置一层或两层以上，并不以此为限。
S14：在RDL重布线层表面涂覆油墨层10覆盖RDL重布线层，并在相应的位置留出I/O接口外接的衬垫Pad或植球区，制得第二模块；
S15：将第二模块与第一模块进行匹配组合，最终形成三维多芯片异质集成的扇出型封装结构(请参照图4)。
综上，本发明的三维多芯片异质集成的扇出型封装结构的封装方法具有以下优点：
1、通过在中间板4的上、下两表面开设芯片槽5，并设置RDL重布线层和通孔线路将信号互连和引出，从而使得三维多芯片异质集成的扇出型封装结构可有效减小寄生效应和通路损耗，而且单位面积内增加功能芯片3集成度，能在更小的体积下实现微系统的集成，进一步缩小异质集成微系统的体积和传输距离，降低封装成本、提高传输效率。
2、通过设置与第一介电层6和第二介电层7不同材料和结构的中间板4，可实现加速散热的效果，而且在中间板4的上、下两表面开设对称的芯片槽5，能够尽可能地降低单面开槽所带来的大板翘曲问。
只要不违背本发明创造的思想，对本发明的各种不同实施例进行任意组合，均应当视为本发明公开的内容；在本发明的技术构思范围内，对技术方案进行多种简单的变型及不同实施例进行的不违背本发明创造的思想的任意组合，均应在本发明的保护范围之内。

Claims (9)

1.一种三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于，包括以下步骤：
提供两块第一载板，于两块第一载板表面贴上临时键合胶，将多片功能芯片表面朝下贴于临时键合胶上；
提供一中间板，于中间板的上、下两表面开设多个的芯片槽；
将贴有多片功能芯片的两块第一载板分别从中间板的上、下两面贴合于中间板中，使得每一片功能芯片收容在每一个芯片槽内；
去除中间板上、下两表面的临时键合胶和两块第一载板，并在中间板的上、下两表面分布填充介电材料，形成第一介电层；
将第一介电层对应每一片功能芯片的位置开口，使得每一片功能芯片上的I/O接口露出，并在中间板上相应的位置开设通孔；
在设有开口和通孔的中间板的上、下两表面贴感光膜，通过曝光显影技术露出需要布置线路的部分；
在露出的部分溅射金属种子层，然后通过电镀沉铜做出通孔线路和RDL重布线层，使得多片功能芯片之间实现信号的互连和贯通；
去除感光膜，在线路层表面涂覆油墨层覆盖RDL线路，并在相应的位置留出I/O接口外接的衬垫Pad或植球区；
在相应的衬垫Pad或植球区上植入金属球，制得第一模块；
提供一第二载板，于第二载板表面贴上临时键合胶，将多片功能芯片表面朝下贴于临时键合胶上，并对其完成塑封；
去除临时键合胶和第二载板，使之形成塑封件，多片功能芯片的表面露出塑封件的上表面；
在塑封件的上表面贴第二介电层，并在第二介电层对应每一片功能芯片的位置开口，使得每一片功能芯片上的I/O接口露出；
将设有开口的塑封件通过贴感光膜-曝光-显影-溅射金属种子层-电镀沉铜-去感光膜的操作，制作出RDL重布线层；
在RDL重布线层表面涂覆油墨层覆盖RDL重布线层，并在相应的位置留出I/O接口外接的衬垫Pad或植球区，制得第二模块；
将第二模块与第一模块进行匹配组合，形成三维多芯片异质集成的扇出型封装结构。
2.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述第一载板为glass板、SUS板、Prepreg板、FR4板、FR5板、P.P板、EMC板或PI板。
3.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述第二载板为glass板、SUS板、Prepreg板、FR4板、FR5板、P.P板、EMC板或PI板。
4.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述中间板为硅转接板、铜基板、陶瓷基板或介电材料薄板。
5.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述中间板上、下两表面的多个所述芯片槽设置为上下对称结构。
6.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述中间板上、下两表面的多个所述芯片槽设置为不对称结构。
7.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述RDL重布线层设置为一层或两层以上。
8.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述第一介电层为ABF、BCB或PI。
9.如权利要求1所述的三维多芯片异质集成的扇出型封装结构的封装方法，其特征在于：所述第二介电层为ABF、BCB或PI。
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RJ01 Rejection of invention patent application after publication

Application publication date: 20191203

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