CN108028233A - 用于实现多芯片倒装芯片封装的衬底、组件和技术 - Google Patents

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Abstract

在本文中公开了用于实现多芯片倒装芯片封装的衬底、组件和技术。例如，在一些实施例中，一种封装衬底可以包括：第一侧面；第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分；其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面。焊料焊盘可以被设置在绝缘材料的所述部分的基部和台阶表面处。一个或多个管芯可以耦合到所述封装衬底(例如，以形成多芯片倒装芯片封装)，并且在一些实施例中，附加IC封装可以耦合到所述封装衬底。在一些实施例中，所述封装衬底可以是互易对称的或近似互易对称的。

Description

用于实现多芯片倒装芯片封装的衬底、组件和技术
技术领域
本公开一般地涉及集成电路的领域，并且更具体地，涉及用于实现多芯片倒装(flip)芯片封装的衬底、组件和技术。
背景技术
为了增加特定占用空间(footprint)的集成电路(IC)封装中的管芯(die)的密度，管芯可以被堆叠在彼此之上并且引线接合在一起。管芯可以经由附加引线接合耦合到底层平坦衬底，并且该衬底可以被焊接或者以其他方式连接到其他器件。
附图说明
通过结合附图的以下详细描述将容易理解实施例。为了方便本描述，相同的附图标记标明相同的结构元件。在附图的图中，实施例作为示例而不作为限制被图示。
图1是依照各种实施例的具有阶梯剖面的封装衬底的立体图。
图2是依照各种实施例的图1的封装衬底的横截面侧视图。
图3是依照各种实施例的具有阶梯剖面和金属层的封装衬底的横截面侧视图。
图4是依照各种实施例的包括模具材料和具有阶梯剖面的封装衬底的IC组件的横截面侧视图。
图5是依照各种实施例的包括引线接合到具有阶梯剖面的封装衬底的管芯的IC组件的横截面侧视图。
图6是依照各种实施例的包括具有阶梯剖面的两个封装衬底的IC组件的横截面侧视图。
图7至图12图示了依照各种实施例的具有阶梯剖面和互易对称性的封装衬底的制造中的各个阶段。
图13至图22图示了依照各种实施例的具有阶梯剖面的封装衬底的制造中的各个阶段。
图23至图25图示了依照各种实施例的具有阶梯剖面和近似互易对称性的封装衬底的制造中的各个阶段。
图26至图29图示了依照各种实施例的包括图23至图25的封装衬底的IC组件的制造中的各个阶段。
图30是依照各种实施例的制造封装衬底的方法的流程图。
图31是依照各种实施例的制造IC组件的方法的流程图。
图32是依照本文中所公开的实施例中的任何一个的可以包括或者被包括在具有阶梯和/或互易对称衬底的IC组件中的示例计算设备的框图。
具体实施方式
本文中所公开的是用于实现多芯片倒装芯片封装的衬底、组件和技术。在一些实施例中，封装衬底当以横截面观察时可以具有阶梯剖面，并且一个或多个管芯可以耦合到封装衬底的台阶(step)表面以形成多芯片倒装芯片IC封装。附加管芯可以引线接合到这种IC封装，并且多个此类IC封装可以被堆叠以形成堆叠封装(PoP)结构。制造技术在本文中被公开来在封装衬底是互易对称或近似互易对称时实现材料效率。
如上面所指出的，增加电子器件中的管芯的密度的常规方法已经依靠将管芯引线接合到彼此并引线接合到衬底。这些方法(包括多芯片和堆叠式管芯阵列技术)利用具有至少两个金属层的平坦衬底。衬底为管芯提供物理基础并且也提供电力、接地和智能的电气布线。
这些常规引线接合方法相对于其他接合技术可能具有有限的电气性能，并且因此可能不适合于下一代电子器件的需求。例如，相对于用于倒装芯片(FC)连接的“较胖”和“较短”焊料凸起(例如，大约4密耳宽且小于8密耳高)，线通常是细的(例如，具有小于1密耳的直径)且可以是长的(例如，超过40密耳)。线的电阻和电感因此通常高于焊料凸起的电阻和电感，这影响信号质量并限制电流承载能力。诸如倒装芯片球栅阵列(FC BGA)封装之类的替代方法可以具有改进的电气性能，但是传统上一直局限于在每个封装中包括仅一个芯片。这种限制实际上阻碍了在高密度产品中使用常规FC BGA技术，诸如芯片级封装(CSP)。用于组合引线接合和FC BGA技术(例如，通过在常规FC BGA封装上堆叠常规引线接合封装)的先前尝试已经引发制造复杂性、组装吞吐量时间和成本的显著增加。而且，此类先前尝试经常已导致对于在较小形状因数设备(例如，智能电话和可穿戴设备)中应用来说太“高”的结构。
本文中所公开的各个实施例可以允许在无需使用引线接合的情况下实现多个管芯的垂直堆叠。替代地，可以在台阶表面处使用FC技术(例如，焊料焊盘(solder pad)/焊球(solder ball)连接)将新颖的阶梯衬底结构接合到多个管芯。衬底内的导电通路可以为到和来自管芯的电力、接地和数据传输提供路径。
本文中另外公开的是用于形成互易对称的或近似互易对称的封装衬底的新颖制造技术。这些技术使得具有阶梯剖面(或其他适合的剖面)的多个封装衬底能够形成在材料的单个“块”中并且在制造过程结束时分离。这些技术与传统技术相比可以通过利用通常会“浪费”的材料来形成另一封装衬底而显著地改进材料效率。特别地，对于阶梯结构，两个互易对称的或近似互易对称的结构可由衬底材料的单个块构建，而几乎没有浪费。尽管可以使用常规技术(例如，通过刨槽(routing)或者以其他方式移除并丢弃不是最终衬底的一部分的衬底材料)来形成本文中所公开的阶梯结构，然而本文中所公开的新颖技术在材料使用方面可以是有利地高效的。
在以下详细描述中，参考形成其一部分的附图，其中相同的标记自始至终标明相同的部分，并且其中作为图示示出了可以被实践的实施例。应当理解的是，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。因此，以下详细描述将不在限制性意义上进行。
可以按照最有助于理解所要求保护的主题的方式依次将各种操作描述为多个离散动作或操作。然而，描述的顺序不应该被解释为暗示这些操作必定是顺序相关的。特别地，可以不按照呈现顺序执行这些操作。可以按照与所描述的实施例不同的顺序执行所描述的操作。可以执行各种附加操作，和/或可以在附加实施例中省略所描述的操作。
出于本公开的目的，短语“A和/或B”意指(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”意指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
本说明书使用短语“在实施例中”或“在这些实施例中”，其可以各自参考相同或不同的实施例中的一个或多个。此外，如相对于本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。如本文中所使用的，“封装”和“IC封装”是同义的。如本文中所使用的，可以互换地使用术语“芯片”和“管芯”。
图1是依照各种实施例的具有阶梯剖面的封装衬底100的立体图。封装衬底100可以具有第一侧面102和第二侧面104。第二侧面104可以沿着第一轴线106与第一侧面102相对。绝缘材料110的一部分可以从第一侧面102延伸到第二侧面104。绝缘材料110可以是用于为电路板或封装提供衬底的任何适合的绝缘材料，诸如介质材料。例如，在一些实施例中，绝缘材料110可以包括具有玻璃纤维增强材料和填料的双马来酰亚胺三嗪(BT)树脂。可以在适合的应用中使用的特定示例包括来自由三菱瓦斯化学(日本东京)制造的HL832系列的介质材料或类似的材料。
垂直于第一轴线106截取的绝缘材料110的部分的横截面可以具有阶梯剖面。如本文中所使用的，当结构有具有暗示楼梯的台阶的图案的横截面时，该结构可以具有“阶梯剖面”。特别地，阶梯剖面可以包括基部表面(与楼梯位于其上的表面相对应)和至少一个台阶表面(与当使用楼梯时用户踏向的至少一个表面相对应)。注意的是，对阶梯剖面中的“基部表面”的标识可以是相对的；例如，台阶表面114可以被标识为台阶表面116、118和120从其上升的基部表面。特别地，阶梯剖面中的任何台阶表面可以被标识为基部表面，只要在“在它上方”存在附加台阶表面即可。在一些实施例中，阶梯剖面可以包括基部表面和单个台阶表面(与具有单个台阶的楼梯相对应)。在其他实施例中，阶梯剖面可以包括基部表面和多个台阶表面。距在阶梯剖面中离基部表面“最远”的这个台阶表面可以在本文中被称为“顶部台阶表面”。在其中阶梯剖面包括单个台阶表面的实施例中，该单个台阶表面可以是“顶部台阶表面”。在其中阶梯剖面包括多个台阶表面的实施例中，不是顶部台阶表面的（一个或多个）台阶表面可以在本文中被称为“（一个或多个）中间台阶表面”。
例如，图1图示了具有基部表面112、顶部台阶表面120以及中间台阶表面114、116和118的实施例。楼梯级高124可以被设置在基部表面112与台阶表面114之间，楼梯级高126可以被设置在台阶表面114与台阶表面116之间，楼梯级高128可以被设置在台阶表面116与台阶表面118之间，并且楼梯级高130可以被设置在台阶表面118与台阶表面120之间。
图2是图1的封装衬底100的横截面侧视图，并且特别地，图示了封装衬底100的各个部分的高度和深度。基部表面112可以具有高度132，台阶表面114可以具有高度134，台阶表面116可以具有高度136，台阶表面118可以具有高度138，并且台阶表面120可以具有高度140。如本文中所使用的，封装衬底的基部表面的“高度”可以指代位于基部表面112之下的绝缘材料(例如，绝缘材料110)的厚度。台阶表面的“高度”可以指代包含该台阶表面的平面与包含次“最低”台阶表面(或者在台阶表面是“第一”台阶表面的情况下为基部表面)的平面之间的垂直距离。台阶表面的高度也可以对应于该台阶表面与次“最低”台阶表面之间的楼梯级高的高度。
在一些实施例中，具有阶梯结构的绝缘材料110的部分可以形成整个封装衬底100(例如，图1中描绘的绝缘材料110的部分可以提供封装衬底100的绝缘材料的基本上全部，并且区域122和123可以通过从其他封装衬底分割封装衬底100而形成)。在其他实施例中，图1中描绘的绝缘材料110的部分可以是封装衬底100的绝缘材料的子集，并且封装衬底100也可以包括附加绝缘材料结构(例如，在区域122和/或123处和之外，在图1和图2中未示出)。
基部表面112可以具有深度142，台阶表面114可以具有深度144，台阶表面116可以具有深度146，台阶表面118可以具有深度148，并且台阶表面120可以具有深度150。如本文中所使用的，封装衬底的基部表面或台阶表面的“深度”可以指代该基部表面或该台阶表面沿着第二轴线108(垂直于第一轴线106)的尺寸。
图1和图2的封装衬底100的实施例中所图示的台阶表面的数量以及特定高度和深度仅仅是说明性的，并且封装衬底100可以具有任何期望尺寸的一个或多个台阶表面。例如，在一些实施例中，封装衬底100的所有台阶表面的高度(例如，高度134、136、138和140)可以是相同的，然而在其他实施例中，这些高度中的一个或多个可以是不同的。在一些实施例中，封装衬底100的所有台阶表面的深度(例如，深度144、146、148和150)，然而在其他实施例中，这些深度中的一个或多个可以是不同的。
如上面所指出的，在一些实施例中，较大的封装衬底的仅一部分可以具有阶梯剖面；较大的封装衬底的其他部分可以具有其他剖面。在其他实施例中，封装衬底的整体的横截面可以具有阶梯剖面。例如，在图1和图2中所图示的特定实施例中，绝缘材料110的部分的区域123可以提供封装衬底100的侧面，绝缘材料110的部分的区域122可以提供封装衬底100的侧面，并且这些侧面可以沿着第二轴线108彼此相对。换句话说，封装衬底100的基本上全部都可以具有阶梯剖面。
在一些实施例中，封装衬底100可以具有互易对称性。如本文中所使用的，当可以将结构的两个副本装配在一起以形成基本上实心的矩形块时，该结构可以具有“互易对称性”。在一些实施例中，可以通过将材料(其可以包括绝缘材料、导电材料和/或任何其他适合的材料)的矩形块划分成两个相同的结构来形成互易对称的结构。在图12中图示了互易对称的封装衬底100的示例。特别地，图12图示了依照在下面参考图7至图12所讨论的制造操作而形成的两个互易对称的封装衬底100。
在图1和图2的封装衬底100具有互易对称性的一个示例实施例中，高度132和深度142分别可以等于高度140和深度148，高度134和深度144分别可以等于高度138和深度146。在此示例实施例中，可以通过使封装衬底100的一个副本的楼梯级高124和126分别紧靠封装衬底100的第二副本的楼梯级高128和126来将封装衬底100的两个副本装配在一起以形成矩形块100。
在图1和图2的封装衬底100具有互易对称性的另一示例实施例中，深度142和高度134分别可以等于深度150和高度140，深度144和高度136分别可以等于深度148和高度138。在此示例实施例中，可以通过使封装衬底100的一个副本的楼梯级高124和126分别紧靠封装衬底100的第二副本的楼梯级高130和128来将封装衬底100的两个副本装配在一起以形成矩形块。
在一些实施例中，封装衬底100可以具有近似互易对称性。如本文中所使用的，当可将结构的两个副本装配在一起使得装配在一起的组件的外面基本上形成矩形块但是在装配在一起的组件中可以存在空隙时，该结构可以具有“近似互易对称性”。在一些实施例中，可以通过将材料(其可以包括绝缘材料、导电材料和/或任何其他适合的材料)的矩形块形成到两个相同的结构中来形成近似互易对称的结构，其中来自矩形块的“内部”的材料中的一些未被包括在这两个结构的任何一个中。在图25中图示了近似互易对称的封装衬底100的示例。特别地，图25图示了依照在下面参考图23至图25所讨论的制造操作而形成的两个互易对称的封装衬底100。
在一些实施例中，封装衬底100可以包括通过绝缘材料110的一个或多个金属层和/或其他导电通路。金属层可以被印刷或者以其他方式图案化以形成用于电力的流动的导电迹线。这些金属层和/或其他导电通路可以方便电信号(例如，电力、接地和数据)通过封装衬底100传递并且到耦合到封装衬底100的器件(例如管芯，如在下面参考图4至图6所讨论的)。例如，图3是依照各种实施例的具有阶梯剖面和金属层170的封装衬底100的横截面侧视图。导电通路在各个台阶表面与金属层170之间延伸。例如，导电通路168在台阶表面118与金属层170之间延伸，导电通路166在台阶表面116与金属层170之间延伸，并且导电通路164在台阶表面114与金属层170之间延伸。如本文中所使用的，“导电通路”可以包括导电材料(例如，金属，诸如铜)的柱形物、镀有导电材料的通孔、用导电材料填充的过孔、垂直或平面迹线、线或电信号将沿着其流动的任何其他导电通路。在一些实施例中，导电通路可以包括在它们延伸的表面处的焊料焊盘。例如，导电通路168可以包括在台阶表面118处的焊料焊盘，导电通路166可以包括在台阶表面116处的焊料焊盘，并且导电通路164可以包括在台阶表面114处的焊料焊盘。
在一些实施例中，可以在封装衬底100的一个或多个表面处使金属层170内的金属部分暴露以提供导电通路(例如，作为焊料焊盘)。例如，基部表面112可以包括金属层170，使得可以在基部表面112处使金属层170的一部分暴露以提供用于导电通路162的焊料焊盘。导电通路162可以包括例如焊料焊盘。尽管在图3中图示了单个金属层170，然而封装衬底100的各种实施例可以包括多个金属层。在具有多个金属层的实施例中，导电通路可以从封装衬底100的各个表面延伸到多个金属层中的一个或多个。在一些实施例中，来自封装衬底100的各个表面(例如，图3的台阶表面114和116)的所有导电通路可以延伸到公共金属层(例如，图3的金属层170)，然而在其他实施例中，这些导电通路中的不同的导电通路可以延伸到包括在封装衬底100中的多个金属层中的不同的金属层。在一些实施例中(例如，如图3中所图示)，可以不在封装衬底100的顶部台阶表面118与包括基部表面112的平面之间设置金属层。
图3的封装衬底100也包括球栅阵列(BGA)附着表面172。BGA附着表面172可以包括通过阻焊剂176的区域间隔开的焊料焊盘174。可以与本文中所公开的实施例一起使用任何适合的阻焊剂，诸如包括丙烯酸树脂和单体、环氧树脂、填料、颜料等的阻焊剂。可以在各种应用中使用的阻焊剂的示例包括来自由太阳油墨制造公司(日本埼玉县)制造的PFR-800AUS410和PSR-4000 AUS320系列的焊接材料或类似的材料。在一些实施例中，焊料焊盘174可以均匀地间隔开，然而在其他实施例中，焊料焊盘174可以不均匀地间隔开。焊料焊盘174可以经由导电通路耦合到封装衬底100中的其他结构，以使得电信号能够在焊料焊盘174与其他结构之间流动。例如，图3图示了经由导电通路耦合到金属层170的焊料焊盘174。当被用在封装中时，焊球(在图3中未示出)可以耦合到图3的封装衬底100的焊料焊盘174，以形成用于将封装衬底100耦合到另一部件(例如，母板或另一IC封装(以形成堆叠封装(PoP)结构))的常规BGA附着结构。
如上面参考图1和图2所指出的，图3的封装衬底100的实施例中所图示的台阶表面的数量以及特定高度和深度仅仅是说明性的，并且封装衬底100可以具有任何期望尺寸的一个或多个台阶表面。在一些实施例中，如上面参考图3所讨论的封装衬底100可以具有互易对称性。在一些实施例中，如上面参考图3所讨论的封装衬底100可以具有近似互易对称性。在一些实施例中，如上面参考图3所讨论的封装衬底100可以不是互易对称的。
利用本文中所公开的封装衬底(例如，封装衬底100中的任何一个)的电子器件可以具有优于具有传统管芯堆叠的常规平坦衬底的许多优点中任何一些中的一个或多个。例如，一些实施例可以实现引线接合的消除、相对于传统芯片堆叠的改进的电气性能、更少的组装步骤(例如，与引线接合的形成有关的组装步骤的消除)、对于相同数量的管芯降低的设备的总高度(由于例如在单个封装中包括多于一个管芯的能力)和/或每单位高度的管芯的更大密度。例如，本文中所公开的包括阶梯衬底和FC型管芯堆叠的IC封装的实施例与常规封装技术相比可以更薄并且具有更好的电气性能。因此可以有效地实现多芯片倒装芯片封装。
附加地，本文中所公开的封装衬底的一些实施例可以包括比由常规管芯堆叠方法所需要的更少的金属层。例如，在图3的封装衬底100中，可以使用仅两个金属化层(在BGA附着表面172处的金属层170和焊料焊盘174)，并且导电通路(通过例如电镀通孔或盲孔所形成的导电通路164-168)可以在台阶表面与金属化层之间提供电气连接(而不是针对每个台阶表面包括不同的金属层)。相对于传统技术的金属层的数量的这种减少可以减少制造封装衬底的时间和成本。
本文中所公开的封装衬底100可以耦合到一个或多个管芯以形成IC组件。在一些实施例中，IC组件可以是封装、PoP组件或任何其他适合的结构。本文中所公开的封装衬底对于多个管芯将被包括在封装中的应用来说可以是特别有利的。这种应用的示例是存储器封装(诸如动态随机存取存储器(DRAM)封装)，其中管芯表示存储器单元并且多个此类单元被包括在封装中。
图4至图6图示了包括具有阶梯剖面的封装衬底的IC组件的各种示例。特别地，为了易于图示，图4至图6中所图示的IC组件中的每一个至少包括上面参考图3所讨论的封装衬底100的组件。图4至图6的IC组件的实施例中所图示的台阶表面的数量、特定高度和深度以及管芯的数量和大小仅仅是说明性的，并且本文中所公开的IC组件可以包括依照本公开的这些元件的任何适合的数量和布置。在一些实施例中，如在下面参考图4至图6所讨论的封装衬底100可具有互易对称性。在一些实施例中，如在下面参考图4至图6所讨论的封装衬底100可以具有近似互易对称性。在一些实施例中，如在下面参考图4至图6所讨论的封装衬底100可以不是互易对称的。图4至图5的IC组件可以提供IC封装，然而图6的IC组件可以是PoP结构。
图4是依照各种实施例的包括模具材料177和具有阶梯剖面的封装衬底100的IC组件400的横截面侧视图。IC组件400的封装衬底100可以采取上面参考图1至图3所讨论的实施例中的任何一个的形式。特别地，图4中描绘的封装衬底100与图3中描绘的封装衬底100基本上相同，但是不包括导电通路168。
在IC组件400中，第一管芯182可以通过设置在第一管芯182与基部表面112之间的导电材料188电耦合到基部表面112。特别地，导电材料188可以包括将第一管芯182的导电触点耦合到与基部表面112相关联的导电通路162的焊接材料。第二管芯184可以通过设置在第二管芯184与台阶表面114之间的导电材料188电耦合到台阶表面114。特别地，导电材料188可以包括将第二管芯184的导电触点耦合到设置在台阶表面114与金属层170之间的导电通路164的焊接材料。第三管芯186可以通过设置在第三管芯186与台阶表面116之间的导电材料188电连接到台阶表面116。特别地，导电材料188可以包括将第三管芯186的导电触点耦合到设置在表面116与金属层170之间的导电通路166的焊接材料。
在IC组件400中，第二管芯184可以在第一管芯182上方延伸，使得第一管芯182被至少部分地设置在第二管芯184与基部表面112之间。第三管芯186可以在第二管芯184上方延伸，使得第二管芯184被至少部分地设置在第三管芯186与台阶表面114之间。在一些实施例中，第三管芯186可以在第二管芯184上方延伸，使得第二管芯184被至少部分地设置在第三管芯186与第一管芯182之间(如图4中所图示)。
管芯附着膜或膏可以被设置在包括在IC组件400中的管芯中的每一个“下面”以机械地使IC组件400中的管芯稳定。特别地，管芯附着膜/膏178可以被设置在第一管芯182与基部表面112之间，管芯附着膜/膏178可以被设置在第二管芯184与第一管芯182之间，并且管芯附着膜/膏178可以被设置在第三管芯186与第二管芯184之间。任何适合的管芯附着膜、膏或其他材料可以被用于IC组件400(和本文中所公开的其他IC组件)中的机械稳定。在一些应用中可能适合的示例管芯附着膜是由日东电工株式会社(日本大阪)制造的管芯附着膜的EM-760L2系列和类似的材料。
如上面参考图3所讨论的，图4也图示了耦合到BGA附着表面172的焊料焊盘174的焊球175。如照惯例知道的，焊球175可以用于将IC组件400耦合到另一部件(例如，电路板)。
第一管芯182、第二管芯184和第三管芯186可以具有任何适合的结构。例如，在一些实施例中，这些管芯中的一个或多个可以是倒装芯片管芯并且可以根据已知的倒装芯片结构来构造。
模具材料177可以继将管芯182-186耦合到封装衬底100之后被提供到IC组件400。模具材料177可以为IC组件400的电子部件提供机械稳定和保护。可以在IC组件400(和本文中所公开的其他IC组件)中使用任何适合的模具材料。在一些应用中可能适合的示例模具材料是由住友电木株式会社(日本东京)制造的环氧模塑料的EME-G771系列。
在一些实施例中，附加管芯可以被“堆叠”在经由焊料耦合到封装衬底100的管芯之上，并且这些“堆叠的”管芯可以经由引线接合耦合到封装衬底100。例如，图5是依照各种实施例的包括引线接合到具有阶梯剖面的封装衬底100的管芯192的IC组件500的横截面侧视图。IC组件500的封装衬底100可以采取上面参考图1至图3所讨论的实施例中的任何一个的形式。特别地，IC组件500图示了三个管芯182-186像上面参考图4的IC组件400所描述的那样耦合到的封装衬底100。为了易于图示，已经从图5中省略了各种附图标记。
IC组件500的管芯192可以经由从管芯192上的导电触点到台阶表面118(这里，顶部台阶表面)的线190引线接合到封装衬底100，以将管芯192电耦合到从台阶表面118延伸到金属层的导电通路168。管芯192可以被定位在IC组件500中，使得第三管芯186被至少部分地设置在管芯192与第二管芯184之间。管芯194可以经由从管芯194上的导电触点到管芯192上的导电触点的线190引线接合到封装衬底100，并且管芯194可以被定位在IC组件500中，使得管芯192被至少部分地设置在管芯194与第三管芯186之间。管芯196可以经由从管芯196上的导电触点到管芯194上的导电触点的线190引线接合到封装衬底100，并且管芯196可以被定位在IC组件500中，使得管芯194被至少部分地设置在管芯196与管芯192之间。管芯附着膜或膏可以被设置在相邻管芯之间。因此，如图5中所图示，可将多个FC管芯嵌入在位于一个或多个引线接合管芯“之下”的模具材料中以增加IC组件500的占用空间上的管芯的密度。
在一些实施例中，可以堆叠多个封装衬底100(和耦合到它们的管芯)。例如，图6是依照各种实施例的包括具有阶梯剖面的两个封装衬底100A和100B的IC组件600的横截面侧视图。在图6中，封装衬底100A可以采取图5的封装衬底100的形式，并且封装衬底100B可以采取图4的封装衬底100的形式，但是这些仅仅是说明性的，并且封装衬底100A和100B可以采取本文中所公开的封装衬底100中的任何适合的封装衬底的形式。
在IC组件600中，管芯182、184和186可以耦合到封装衬底100A的基部和/或台阶表面100A(例如，如上面参考图5所讨论的)，并且管芯193、195和197可以耦合到封装衬底100B的基部和/或台阶表面(例如，如上面参考图4所讨论的)。封装衬底100B可以通过设置在封装衬底100A与封装衬底100B之间的导电通路191电耦合到封装衬底100A。特别地，图6图示了其中导电通路191可以包括耦合到封装衬底100A的顶部台阶表面上的焊料焊盘的焊料、但是封装衬底100A可以使用任何适合的技术(例如，引线接合)选择性地耦合到封装衬底100B的实施例。管芯附着膜/膏178可以被设置在IC封装衬底100B与管芯186之间以使IC封装衬底100B机械地固定到IC封装衬底100A。IC组件600可以是PoP结构的示例，其中一个IC封装由封装衬底100A和耦合到其的管芯182-186来提供，并且另一IC封装由封装衬底100B和耦合到其的管芯193-197来提供。
可以使用任何适合的技术来形成本文中所公开的各种封装衬底和组件。例如，图7至图12图示了依照某些实施例的具有阶梯剖面和互易对称性的封装衬底100的制造中的各个阶段。在下面参考图7至图12所讨论的制造阶段和操作是说明性的，并且可以使用任何其他适合的操作(和对应阶段)来根据本文教导形成封装衬底100的任何适合的实施例。
图7描绘了包括第一层702的组件700。第一层702可以包括绝缘材料(例如，上面参考绝缘材料110所讨论的绝缘材料中的任何一种)，并且可以具有与第二表面706相对的第一表面704。
图8描绘了继在组件700的第一层702的第二表面706上提供释放（release）材料802的区域之后的组件800。特别地，释放材料802的区域可以“集中”在第一层702上，如图所示。释放材料802(和本文中所公开的释放材料中的任何一种)可以是当施加足够力时允许设置在释放材料802的区域的任一侧的封装衬底结构在释放材料802处分离而不使封装衬底变形(例如，如在下面参考图12所讨论的)的任何适合的材料。在一些实施例中，释放材料802可具有低反应性(例如，具有强内接合)。在一些实施例中，释放材料802可以具有低范德华力敏感性。在一些实施例中，释放材料802可以具有很少至没有开孔孔隙率。可以基于封装衬底100的材料性质和结构以及可用的分离方法来确定释放材料802的各种材料性质的特定值，以便在封装衬底100无显著变形或损害的情况下实现分离。可以被用于释放材料802的材料的类别的示例是适合的含氟聚合物和适合的碳氟聚合物。在某些实施例中可能有用的释放材料的其他示例是可以通过预浸绝缘材料中的粘合剂渗入但是可以具有足够弱的界面以允许破裂和分离的硅氧烷(硅基聚合物)或片状材料(例如，滑石)。可以使用任何适合的技术(例如，任何适合的印刷技术，诸如丝网印刷)来将释放材料802的区域提供到第一层702。
图9描绘了继在组件800上提供第二层902之后的组件900。第二层902可以包括绝缘材料(例如，上面参考绝缘材料110所讨论的绝缘材料中的任何一种)。在一些实施例中，第二层902的绝缘材料可以是与在第一层702中使用的相同的绝缘材料。第二层902可以具有第一表面904和与第一表面904相对的第二表面906。第二层902可以被设置在第一层702的第二表面706上，使得释放材料802的区域可以被设置在第二层902与第一层702之间。尽管释放材料802的区域在图8至图11中被描绘为参考第一层702和第二层902的“厚度”具有显著的“厚度”，然而这仅仅用于说明性目的。在实践中，释放材料802的区域的厚度可以显著地小于第一层702和第二层902的厚度，诸如第一层702和第二层902可以简单地“夹入”释放材料802的区域而没有实质变形。
图10描绘了继通过第一层702的第一表面704切割第一层702以至少到达释放材料802的区域并形成间隙1002之后的组件1000。如图10中所示，间隙1002可以位于释放材料802的区域的一端处。在一些实施例中，可以通过激光切割来形成间隙1002。当第一层702的厚度小于或者等于约100μm时激光可以特别适于形成间隙1002。在一些实施例中，可以通过使用机械锯或刨槽机来形成间隙1002。
图11描绘了继通过第二层902的第二表面906切割第二层902以至少到达释放材料802的区域并形成间隙1102之后的组件1100。如图11中所示，间隙1102可以从间隙1002起位于释放材料802的区域的相对端处。在一些实施例中，如上面所讨论的，可以通过激光切割和/或通过使用机械锯或刨槽机来形成间隙1102。
图12描绘了继沿着释放材料802以及间隙1002和1102使组件1100分离以形成两个封装衬底100之后的组件1200。如上面参考图8所讨论的，释放材料802可以具有通过施加机械力来允许两个封装衬底100在释放材料802处分离而不引起两个封装衬底100的变形的化学和物理性质。可以使用任何适合的技术来执行多个封装衬底100与组件的分离。例如，封装衬底100中的每一个和组件可以通过不同的真空装置来固定，并且可以通过施加足够的真空或其他机械张力而彼此分离。释放材料802的区域的定位的对称性以及间隙1002和1102的形成导致两个相同的封装衬底100具有互易对称性。特别地，图11的组件1100描绘了装配在一起以形成基本上实心的矩形块的两个封装衬底100。在包括释放材料802的区域的不对称定位和/或间隙1002和1102的形成的其他实施例中，组件1200的两个封装衬底100可以不是互易对称的。
相对于常规三维衬底制造方法(其通常使用机械刨槽机来从长方体中移除不需要的材料以形成封装衬底)，使用图7至图12中所图示的技术的制造方法可以通过每堆叠区域产生两个或更多个封装衬底来实现材料利用方面的显著改进。附加地，除了用于使封装衬底分离的材料和处理(例如，如图12中所描绘的)之外，上面参考图7至图12所讨论的其他制造操作可以是常规衬底制造操作，并且因此与不能利用常规技术的方法相比，可以更容易地实现图7至图12中所图示的制造方法。
在一些实施例中，具有多个台阶表面的封装衬底100可以由绝缘材料的初始芯（core）形成。例如，图13至图22图示了依照各种实施例的具有阶梯剖面的封装衬底的制造中的各个阶段。在下面参考图13至图22所讨论的制造阶段和操作是说明性的，并且可以使用任何其他适合的操作(和对应阶段)来根据本文教导形成封装衬底100的任何适合的实施例。例如，可以适当地重复在下面参考图13至图22所讨论的操作以形成具有多于两个台阶表面的封装衬底。
图13描绘了作为封装衬底材料的芯的组件1300。特别地，组件1300是包括绝缘材料1310的封装衬底材料、设置在第一层1302的第一表面1304处的导电材料1308以及设置在第一层1302的第二表面1306处的导电材料1312的第一层1302。第一层1302可以是例如预浸层。在一些实施例中，导电材料1308和/或导电材料1312可以被印刷或者以其他方式图案化以形成导电迹线(未示出)。绝缘材料1310可以包括上面所讨论的绝缘材料中的任何一种(例如，参考绝缘材料110所讨论的材料中的任何一种)，并且导电材料1308和1312可以是任何适合的导电材料(例如，金属)。在替代实施例中，第一层1302可以不包括导电材料1308或导电材料1312。
图14描绘了继向组件1300的第一层1302的第一表面1304提供释放材料1402的区域并且向第一层1302的第二表面1306提供释放材料1404的区域之后的组件1400。释放材料1402可以采取上面参考图8所讨论的释放材料802的实施例中的任何一个的形式。虽然释放材料的区域在图14至图19中被描绘为参考第一层1302、第二层1502和第三层1802的“厚度”具有显著的“厚度”，然而这仅仅用于说明性目的。在实践中，参考图14至图19所讨论的释放材料的区域的厚度可以显著地小于参考图14至图19所讨论的层的厚度，并且这些层可以简单地“夹入”释放材料的区域而没有实质变形。如图14中所图示，释放材料1404的一端可以被定位在第一层1302的水平中心处，并且释放材料1402的另一端可以被定位在第一层1302的水平中心处。
图15描绘了继在组件1400上提供第二层1502之后的组件1500。第二层1502可以包括绝缘材料1508(例如，上面参考绝缘材料110所讨论的绝缘材料中的任何一种)和设置在第二表面1506处的导电材料1510。第二层1502可以是例如预浸层。在一些实施例中，导电材料1510可以被印刷或者以其他方式图案化以形成导电迹线(未示出)。在一些实施例中，第二层1502的绝缘材料1508可以是与在第一层1302中使用的绝缘材料1310相同的绝缘材料。第二层1502可以具有第一表面1504和与第一表面1504相对的第二表面1506。第二层1502可以被设置在第一层1302的第二表面1306上，使得释放材料1404的区域可以被设置在第二层1502与第一层1302之间。在一些实施例中，提供第二层1502可以包括在高温下(如本领域中已知的)或者使用任何其他适合的提供技术将第二层1502层压到组件1400。
图16描绘了继通过第一层1302的第一表面1304切割第一层1302以至少到达释放材料1404的区域并形成间隙1602之后的组件1600。如图16中所示，间隙1602可以位于组件1600的近似水平中心处，并且位于释放材料1404的区域的一端和释放材料1402的区域的一端处。在一些实施例中，如上面所讨论的，可以通过激光切割和/或通过使用机械锯或刨槽机来形成间隙1602。图16的组件1600可以在间隙1602被形成的同时通过第二层1502“保持在一起”。例如，当第一层1302和第二层1502由预浸材料形成时，第二层1502可以在高温下层压之后紧紧地接合到第一层1302(例如，如上面参考图15所讨论的)，并且因此将帮助在进一步处理时使组件1500保持在一起。
图17描绘了继用释放材料1702填充组件1600的间隙1602之后的组件1700。释放材料1702可以是与用于形成释放材料1402和1404的区域的相同的释放材料。可以使用任何适合的技术来用释放材料1702填充间隙1602(并且用释放材料填充任何其他间隙，如本文中所公开的)。例如，在一些实施例中，释放材料1702可以被丝网印刷到间隙1602中，与粉末或液体释放材料1702一起使用丝网印刷技术提供到间隙1602，或者使用注射器(其例如可以随着机器人平台水平地和/或垂直地平移组件1700而具有释放材料的恒定或可变进给率)注射到间隙1602中。
图18描绘了继在组件1700上提供第三层1802之后的组件1800。第三层1802可以包括绝缘材料1808(例如，上面参考绝缘材料110所讨论的绝缘材料中的任何一种)和设置在第一表面1804处的导电材料1810。第三层1802可以是例如预浸层。在一些实施例中，导电材料1810可以被印刷或者以其他方式图案化以形成导电迹线(未示出)。在一些实施例中，第三层1802的绝缘材料1808可以是与在第一层1302中使用的绝缘材料1310和在第二层1502中使用的绝缘材料1508相同的绝缘材料。第三层1802可以具有第一表面1804和与第一表面1804相对的第二表面1806。第三层1802可以被设置在第一层1302的第一表面1304上，使得释放材料1402的区域可以被设置在第三层1802与第一层1302之间。
图19描绘了继通过第二层1502的第二表面1506切割第二层1502以至少到达释放材料1404的区域并形成间隙1904之后并且继通过第三层1802的第一表面1804切割第三层1802以至少到达释放材料1402的区域并形成间隙1902之后的组件1900。如图19中所示，间隙1902可以从释放材料1702起位于释放材料1402的相对端处，并且间隙1904可以从释放材料1702起位于释放材料1404的区域的相对端处。在一些实施例中，如上面所讨论的，可以通过激光切割和/或通过使用机械锯或刨槽机来形成间隙1902和1904。在一些实施例中，在形成间隙1902之后但是在形成间隙1904之前，可以向第一表面1804提供稳定层(例如，带或其他材料)(未示出)以机械地使组件1900稳定并且在进一步处理期间(例如，在形成间隙1904期间)使组件1900的部件保持在一起。可以在适合时(例如，在间隙1902填满绝缘材料时，像在与参考图13至图22所图示的相比期望更多的台阶表面的情况下可以做到的那样)移除稳定层。替换地，在形成间隙1904之后但在形成间隙1902之前，可以向第二表面1506提供稳定层(未示出)以在进一步处理期间(例如，在形成间隙1902期间)使组件1900的部件保持在一起。
图20描绘了继沿着释放材料1402、1404和1702以及间隙1902和1904使组件1900分离以形成两个封装衬底100之后的组件2000。释放材料1402和1404的区域的定位的对称性以及间隙1602、1902和1904的形成导致两个相同的封装衬底100具有互易对称性。特别地，图19的组件1900描绘了装配在一起以形成基本上实心的矩形块的两个封装衬底100。在包括释放材料1402和1404的区域的不对称定位和/或间隙1602、1902和1904的形成的其他实施例中，组件2000的两个封装衬底100可以不是互易对称的。
在组件2000的封装衬底100中，绝缘材料1808的一部分被设置在基部表面112处，导电材料1312的一部分被设置在台阶表面114处，并且导电材料1510的一部分被设置在顶部台阶表面116处。在一些实施例中，组件2000的封装衬底100可以被进一步处理，使得导电材料被设置在基部表面和台阶表面中的每一个处。例如，图21图示了组件2000的封装衬底100中的一个并且包括3个阴影部分2102、2108和2106以指示封装衬底100的可以被移除(例如，通过机械锯切或刨槽)以便形成图22的封装衬底100的部分。图22的封装衬底100具有设置在基部表面112处的导电材料1308、设置在台阶表面114处的导电材料1312以及设置在顶部台阶表面116处的导电材料1510。图22的封装衬底100可以或者可以不是互易对称的。
如上面所讨论的，本文中所公开的封装衬底100的各种实施例可以具有近似互易对称性。图23至图25图示了依照各种实施例的具有阶梯剖面和近似互易对称性的封装衬底100的制造中的各个阶段。在下面参考图23至图25所讨论的制造阶段和操作是说明性的，并且可以使用任何其他适合的操作(和对应阶段)来根据本文教导形成封装衬底100的任何适合的实施例。
图23图示了被成形为具有沿着轴线2306与第二表面2310相对设置的第一表面2308的基本上实心的矩形块的组件2300。组件2300可以包括绝缘材料110和两组导电通路162、164、166和168；焊料焊盘174；以及设置在第一表面2308与第二表面2310处的阻焊剂176。组件2300也包括释放材料2302的第一区域和释放材料2304的第二区域。组件2300可以具有旋转对称性的原因在于，如果组件2300在绘图页面的平面内被旋转180°，则其结构是相同的。可以使用常规封装技术来形成组件2300。例如，可以将释放材料2302的第一区域和释放材料2304的第二区域提供到绝缘材料110的芯的相对面，并且可以钻孔并且使导电材料(例如，金属)沉积以形成导电通路162-168。如由本领域的普通技术人员所理解的，可以使附加导电材料沉积，并且可以提供附加绝缘材料110，并且重复这些操作以形成组件2300。也可以使用无芯制造技术。
图24图示了继切割入组件2300的第一表面2308以形成间隙2402并且切割入组件2300的第二表面2310以形成间隙2404之后的组件2400。如图24中所示，间隙2402可以从第一表面2308延伸到释放材料2304的区域的一端(并且可以与释放材料2302的区域的一端相邻)，而间隙2404可以从第二表面2310延伸到释放材料2302的区域的另一端(并且可以与释放材料2304的区域的另一端相邻)。
图25描绘了继沿着释放材料2302和2304的区域以及间隙2402和2404使组件2400分离以形成两个封装衬底100之后的组件2500。释放材料1402和1404的区域的定位的对称性以及间隙1602、1902和1904的形成导致两个相同的封装衬底100具有近似互易对称性。在图25中所图示的实施例中，因为最终封装衬底100不包括被设置在释放材料2302和2304的区域与组件2300之间的绝缘材料110，所以出现互易对称性的“近似”性质。如果图25的封装衬底100被装配在一起，则装配在一起的组件的外面将基本上形成矩形块，但是在装配在一起的组件中将存在空隙。图25中所图示的封装衬底100可以各自具有与上面参考图3的封装衬底100所讨论的结构基本上类似的结构。
附加处理可以遵循上面参考图7至图25所讨论的制造方法中的任何一种。这个附加处理可以包括用于在封装衬底100的相关部分上实现接合就绪表面光洁度的任何适合的程序。在一些实施例中，这个附加处理可以包括等离子体清洗、金属的电镀(例如，使用无电镀或电镀技术)和/或按照任何适合的顺序执行的任何其他适合的技术。
在上面讨论了包括一个或多个封装衬底100的IC组件(例如，封装)的许多示例。可以使用任何适合的技术来组装此类组件的部件。例如，图26至29图示了依照各种实施例的包括图23至图25的封装衬底100的IC组件的制造中的各个阶段。
图26图示了继将导电材料188提供到与基部表面112和台阶表面114-118接触的导电通路之后的包括封装衬底100的组件2600。导电材料188可以包括作为焊料和焊剂的混合物的焊膏并且可以被设置在表面112-118处的接触焊盘上。
图27图示了继经由组件2600的导电材料188分别将管芯182、184、186和187耦合到基部表面112和台阶表面114、116和118之后的组件2700。如本领域中已知的，将管芯182-187耦合到封装衬底100可以包括两步程序：经由导电材料188的初始耦合，后面是质量回流。也可以在基部表面112与管芯182之间、在管芯182与管芯184之间、在管芯184与管芯186之间并且在管芯186与管芯187之间向组件2600提供管芯附着膜/膏178。
图28图示了继在组件2700的管芯182-187周围提供模具材料177之后的组件2800。在一些实施例中，可以通过压缩模塑来提供模具材料177。在其他实施例中，可以通过传递模塑(例如，其中使高度最小化不是问题的应用)来提供模具材料177。在一些实施例中，可以不提供模具材料177，而替代地可以让管芯182-187“打开”。在一些实施例中，可以不提供模具材料177，而替代地可以为了进一步机械稳定而提供底部填充材料。组件2800可以包括可以被表面抛光的多个焊料焊盘174。
图29图示了继将焊球175提供到组件2800的焊料焊盘174之后的组件2900。在一些实施例中，如本领域中已知的，焊球175可作为球附着回流和去焊(BARD)程序的一部分被提供。在其中多个组件2900形成在连续阵列中的一些实施例中，组件2900可以被从其邻居分割（singulated）(例如，用锯将组件2900从其邻居切割下来的同时用真空夹具固定就位)。组件2900可形成然后可经由焊球175耦合到任何其他器件系统的封装。
尽管参考图7至图29所讨论的操作被图示为形成特定封装衬底结构，然而这仅仅用于说明性目的，并且参考图7至图29所讨论的操作和技术被利用来形成任何适合的封装衬底(例如，具有阶梯剖面、互易对称性和/或近似互易对称性的衬底)。
图30是依照各种实施例的制造封装衬底的方法3000的流程图。此过程的实施例可以用于形成上面参考图7至图25所讨论的组件。虽然方法3000的操作在图30中被按照特定顺序排列并且图示各一次，但是在各种实施例中，可以重复、省略或者乱序执行这些操作中的一个或多个。可以依照本文中所描述的封装衬底100的实施例中的任何一个来执行方法3000的操作中的任何一个。
在3002-3010处，可以形成组件。特别地，在3002处，可以提供第一层。第一层可以包括绝缘材料并且可以具有第一表面和相对的第二表面。在一个示例中，第一层可以是组件700(图7)的第一层702。在另一示例中，第一层可以是组件1300(图13)的第一层1302。
在3004处，可以在第一层的第二表面上提供释放材料的区域。在一个示例中，释放材料的区域可以是组件800(图8)的释放材料802的区域。在另一示例中，释放材料的区域可以是组件1400(图14)的释放材料1404的区域。
在3006处，可以提供第二层。第二层可以包括绝缘材料并且可以具有第一表面和相对的第二表面。第二层可以被设置在第一层的第二表面上，使得释放材料的区域被设置在第一层与第二层之间，并且使得第二层的第一表面被设置在第二层的第二表面与第一层之间。在一个示例中，第二层可以是组件900(图9)的第二层902。在另一示例中，第二层可以是组件1500(图15)的第二层1502。
在3008处，可以通过第一层的第一表面切割第一层以至少到达释放材料的区域以形成第一间隙。在一个示例中，第一间隙可以是组件1000(图10)的间隙1002。在另一示例中，第一间隙可以是组件1600(图16)的间隙1602。
在3010处，可以通过第二层的第二表面切割第二层以至少到达释放材料的区域以形成第二间隙。在一个示例中，第二间隙可以是组件1100(图11)的间隙1102。在另一示例中，第二间隙可以是组件1900(图19)的间隙1904。
在3012处，可以沿着释放材料及第一和第二间隙使通过3002-3010所形成的组件分离以形成至少两个封装衬底。在一个示例中，所述至少两个封装衬底可以是组件1200(图12)的至少两个封装衬底100。在另一示例中，所述至少两个封装衬底可以是组件2000(图20)的至少两个封装衬底100。
在一些实施例中，方法3000可以包括在封装衬底(在3012处形成)中的至少一个的表面与该至少一个封装衬底内的金属层之间形成导电通路。在一些实施例中，方法3000可以包括在至少一个封装衬底(在3012处形成)上形成BGA附着表面。这些仅仅是示例，并且方法3000可以包括在本文中参考制造封装衬底100所讨论的制造操作(例如，上面参考图7至图25所讨论的操作)中的任何一个。
图31是依照各种实施例的制造IC组件的方法3100的流程图。此过程的实施例可以用于形成上面参考图26至图29所讨论的组件。虽然方法3100的操作在图31中被按照特定顺序排列并且图示各一次，但是在各种实施例中，可以重复、省略或者乱序执行这些操作中的一个或多个。可以依照本文中所描述的封装衬底100的实施例中的任何一个来执行方法3100的操作中的任何一个。
在3102处，可以提供封装衬底。封装衬底可以包括第一侧面和沿着轴线与第一侧面相对的第二侧面。封装衬底也可以包括从第一侧面延伸到第二侧面的绝缘材料的一部分。垂直于轴线截取的绝缘材料的部分的横截面可以具有阶梯剖面并且可以至少包括基部表面和台阶表面。例如，封装衬底可以是图4、图5和图27中的任何一个的封装衬底100，或图6的封装衬底100A和100B中的任何一个。
在3104处，第一管芯可以耦合到基部表面。例如，第一管芯可以是图4至图6和图27中的任何一个的管芯182或图6的管芯193。附加地，如上面所指出的，可以将任何适合的表面标识为“基部表面”。
在3106处，第二管芯可以耦合到台阶表面。例如，第二管芯可以是图4至图6和图27的管芯184或186中的任何一个、图27的管芯187或图6的管芯195或197中的任何一个。
本文中所公开的封装衬底和制造技术可以用于实现任何适合的计算设备。图32是可以包括或者被包括在具有阶梯和/或互易对称衬底(例如，封装衬底100)的IC组件中的示例计算设备3200的框图。例如，可以将计算设备3200至少部分地实现在包括具有阶梯剖面的封装衬底的IC组件中。
如图所示，计算设备3200可以包括一个或多个处理器3202(例如，在一个或多个管芯上实现的一个或多个处理器核心)和系统存储器3204(被实现在一个或多个管芯上)。如本文中所使用的，术语“处理器”或“处理设备”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。（一个或多个）处理器3202可以包括一个或多个微处理器、图形处理器、数字信号处理器、密码处理器或其他适合的设备。更一般地，计算设备3200可以包括任何适合的计算电路，诸如一个或多个专用集成电路(ASIC)。
计算设备3200可以包括一个或多个大容量存储设备3206(诸如闪速存储器设备或任何其他适合的大容量存储设备)。系统存储器3204和大容量存储设备3206可以包括任何适合的存储设备，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))和闪速存储器。计算设备3200可以包括一个或多个I/O设备3208(诸如显示器、用户输入设备、网络接口卡、调制解调器等)。这些元件可以经由表示一个或多个总线的系统总线3212彼此耦合。
这些元件中的每一个可以执行本领域已知的其常规功能。特别地，可以采用系统存储器3204和大容量存储设备3206来存储编程指令3222的工作副本和永久副本。可以在工厂中或者通过包括在I/O设备3208中的通信设备(例如，从分发服务器(未示出))将编程指令3222的永久副本放置到永久大容量存储设备3206中。元件3202-3212的组成是已知的，并且因此将不进一步描述。
以下段落描述了本文中所公开的实施例中的各个的示例。
示例1是一种封装衬底，其包括：第一侧面；第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分，其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面；设置在绝缘材料的所述部分的基部表面处的焊料焊盘；以及设置在绝缘材料的所述部分的台阶表面处的焊料焊盘。
示例2可以包括示例1所述的主题，并且可以进一步指定导电通路在相应的焊料焊盘与金属层之间延伸。
示例3可以包括示例2所述的主题，并且可以进一步指定所述导电通路包括柱形物、电镀通孔或过孔。
示例4可以包括示例2所述的主题，并且可以进一步指定所述金属层对于所述一个或多个导电通路中的每一个来说是同一金属层。
示例5可以包括示例1所述的主题，并且可以进一步指定所述轴线是第一轴线，绝缘材料的所述部分被设置在所述封装衬底的第三侧面处，绝缘材料的所述部分的基部表面延伸到所述封装衬底的第四侧面，并且所述第四侧面沿着垂直于所述第一轴线的第二轴线与所述第三侧面相对。
示例6可以包括示例1至5中的任一项所述的主题，并且可以进一步指定绝缘材料的所述部分的基部表面的深度等于绝缘材料的所述部分的顶部台阶表面的深度。
示例7可以包括示例1至5中的任一项所述的主题，并且可以进一步指定绝缘材料的所述部分的基部表面的深度不等于绝缘材料的所述部分的顶部台阶表面的深度。
示例8可以包括示例1至5中的任一项所述的主题，并且可以进一步指定绝缘材料的所述部分具有基部表面、顶部台阶表面和多个中间台阶表面，并且其中，所述多个中间台阶表面的深度是相等的。
示例9可以包括示例1至5中的任一项所述的主题，并且可以进一步指定没有金属层被设置在绝缘材料的所述部分的顶部台阶表面与包括绝缘材料的所述部分的基部表面的平面之间。
示例10可以包括示例9所述的主题，并且可以进一步指定所述基部表面包括金属层。
示例11可以包括示例1至5中的任一项所述的主题，并且可以进一步指定所述封装衬底具有互易对称性。
示例12可以包括示例1至5中的任一项所述的主题，并且可以进一步指定所述封装衬底具有近似互易对称性。
示例13可以包括示例1至5中的任一项所述的主题，并且可以进一步包括球栅阵列(BGA)附着表面。
示例14是一种集成电路(IC)组件，其包括：衬底，所述衬底包括所述衬底的第一侧面、所述衬底的第二侧面，并且可以进一步指定所述第二侧面沿着轴线与所述第一侧面相对，从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分，其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面并且至少包括基部表面和台阶表面；第一管芯，所述第一管芯通过设置在所述第一管芯与所述基部表面之间的导电通路电耦合到所述基部表面；以及第二管芯，所述第二管芯通过设置在所述第二管芯与所述台阶表面之间的导电通路电耦合到所述台阶表面。
示例15可以包括示例14所述的主题，并且可以进一步指定所述第二管芯在所述第一管芯上方延伸，使得所述第一管芯被至少部分地设置在所述第二管芯与所述基部表面之间。
示例16可以包括示例15所述的主题，并且可以进一步指定所述台阶表面是第一台阶表面，绝缘材料的所述部分包括第二台阶表面，并且所述IC组件包括第三管芯，所述第三管芯通过设置在所述第三管芯与所述第二台阶表面之间的导电通路电耦合到所述第二台阶。
示例17可以包括示例16所述的主题，并且可以进一步指定所述第三管芯在所述第二管芯上方延伸，使得所述第二管芯被至少部分地设置在所述第三管芯与所述第一台阶表面之间。
示例18可以包括示例14所述的主题，并且可以进一步包括第三管芯，所述第三管芯经由引线接合电耦合到所述衬底并且被定位为使得所述第二管芯被设置在所述第三管芯与所述衬底之间。
示例19可以包括示例18所述的主题，并且可以进一步指定所述第三管芯经由引线接合电耦合到所述衬底的顶部台阶表面。
示例20可以包括示例18所述的主题，并且可以进一步指定所述IC组件进一步包括第四管芯，所述第四管芯经由引线接合电耦合到所述第三管芯并且被定位为使得所述第三管芯被设置在所述第四管芯与所述衬底之间。
示例21可以包括示例14所述的主题，并且可以进一步指定：所述衬底是第一衬底；所述IC组件进一步包括电耦合到所述第一衬底的第二衬底，其中，所述第二衬底包括所述第二衬底的第一侧面，
所述第二衬底的第二侧面，其中，所述第二衬底的所述第二侧面沿着所述轴线与所述第二衬底的所述第一侧面相对，从所述第二衬底的所述第一侧面延伸到所述第二衬底的所述第二侧面的绝缘材料的第二部分，其中，垂直于所述轴线截取的绝缘材料的所述第二部分的横截面具有阶梯剖面并且至少包括第二基部表面和第二台阶表面；第三管芯，所述第三管芯通过设置在所述第三管芯与所述第二基部表面之间的导电通路电耦合到所述第二基部表面；以及第四管芯，所述第四管芯通过设置在所述第四管芯与所述第二台阶表面之间的导电通路电耦合到所述第二台阶表面。
示例22可以包括示例21所述的主题，并且可以进一步指定所述第二衬底电耦合到所述第一衬底的顶部台阶表面。
示例23可以包括示例14至17中的任一项所述的主题，并且可以进一步指定将所述第一管芯耦合到所述基部表面的所述导电通路包括焊料和焊料焊盘。
示例24可以包括示例14至17中的任一项所述的主题，并且可以进一步指定管芯附着膜或膏被设置在所述第一管芯与所述第二管芯之间。
示例25可以包括示例14至17中的任一项所述的主题，并且可以进一步包括设置在所述基部表面与球栅阵列(BGA)附着表面之间的导电通路。
示例26可以包括示例14至17中的任一项所述的主题，并且可以进一步指定所述第一管芯和所述第二管芯是倒装芯片管芯。
示例27可以包括示例14至17中的任一项所述的主题，并且可以进一步指定所述衬底具有互易对称性或近似互易对称性。
示例28是一种制造封装衬底的方法，其包括：通过提供包括绝缘材料的第一层来形成组件，其中，所述第一层具有第一表面和相对的第二表面；在所述第一层的所述第二表面上提供释放材料的区域；提供包括绝缘材料的第二层，其中，所述第二层具有第一表面和相对的第二表面，所述第二层被设置在所述第一层的所述第二表面上，使得释放材料的所述区域被设置在所述第一层与所述第二层之间，并且所述第二层的所述第一表面被设置在所述第二层的所述第二表面与所述第一层之间；通过所述第一层的所述第一表面切割所述第一层以至少到达释放材料的所述区域以形成第一间隙；通过所述第二层的所述第二表面切割所述第二层以至少到达释放材料的所述区域以形成第二间隙；以及沿着所述释放材料及第一和第二间隙使所述组件分离以形成至少两个封装衬底。
示例29可以包括示例28所述的主题，并且可以进一步指定释放材料的所述区域是释放材料的第一区域，并且其中，形成所述组件进一步包括：用释放材料填充所述第一间隙；在所述第一层的所述第一表面上提供释放材料的第二区域；提供包括绝缘材料的第三层，其中，所述第三层具有第一表面和相对的第二表面，所述第三层被设置在所述第一层的所述第一表面上，使得释放材料的所述第二区域被设置在所述第一层与所述第三层之间，并且所述第三层的所述第二表面被设置在所述第三层的所述第一表面与所述第一层之间；通过所述第三层的所述第一表面切割所述第三层以至少到达释放材料的所述第二区域以形成第三间隙。
示例30可以包括示例29所述的主题，并且可以进一步包括在所述封装衬底中的至少一个的表面与所述至少一个封装衬底内的金属层之间形成导电通路。
示例31可以包括示例28所述的主题，并且可以进一步包括在所述封装衬底中的至少一个上形成球栅阵列(BGA)附着表面。
示例32可以包括示例28所述的主题，并且可以进一步指定所述两个封装衬底是相同的。
示例33可以包括示例28所述的主题，并且可以进一步指定所述封装衬底中的至少一个包括：第一侧面；第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分；其中，从所述第一侧面到所述第二侧面沿着所述轴线在任何地方截取的绝缘材料的所述部分的横截面具有阶梯剖面。
示例34可以包括示例28所述的主题，并且可以进一步指定：释放材料的所述区域是释放材料的第一区域；形成所述组件进一步包括在所述第一层的所述第一表面上提供释放材料的第二区域并且提供包括电绝缘材料的第三层，其中，所述第三层具有第一表面和相对的第二表面，所述第三层被设置在所述第一层的所述第一表面上，使得释放材料的所述第二区域被设置在所述第一层与所述第三层之间，并且所述第三层的所述第二表面被设置在所述第三层的所述第一表面与所述第一层之间；通过所述第一层的所述第一表面切割所述第一层以至少到达释放材料的所述区域以形成第一间隙包括切割所述第一层和所述第二层以至少到达释放材料的所述第二区域以形成所述第一间隙；以及形成所述组件进一步包括切割所述第三层和所述第一层以至少到达释放材料的所述第一区域以形成所述第二间隙。
示例35可以包括示例34所述的主题，并且可以进一步指定形成所述组件进一步包括在所述第二层与所述第三层之间形成导电通路。
示例36可以包括示例35所述的主题，并且可以进一步包括在沿着所述释放材料及第一和第二间隙使所述组件分离之后对所述导电通路的表面进行表面抛光以形成所述至少两个封装衬底。
示例37可以包括示例34所述的主题，并且可以进一步包括通过刨槽从所述封装衬底中的至少一个移除绝缘材料。
示例38可以包括示例28所述的主题，并且可以进一步指定形成所述组件进一步包括：在从所述第二层的所述第二表面起切割所述第二层以至少到达释放材料的所述区域以形成所述第二间隙之前，向所述第一层的所述第一表面提供稳定层；以及在用释放材料填充所述第二间隙之后，移除所述稳定层。
示例39可以包括示例38所述的主题，并且可以进一步指定所述稳定层包括带。
示例40可以包括示例28所述的主题，并且可以进一步指定所述第一层包括电绝缘材料的芯、在所述第一层的所述第一表面处的导电材料层以及在所述第一层的所述第二表面处的导电材料层。
示例41可以包括示例28至40中的任一项所述的主题，并且可以进一步指定所述释放材料包括碳氟聚合物或含氟聚合物或硅氧烷。
示例42可以包括示例28至40中的任一项所述的主题，并且可以进一步指定通过所述第一层的所述第一表面切割所述第一层以形成所述第一间隙包括激光切割、锯切或机械刨槽。
示例43是一种制造集成电路(IC)组件的方法，其包括：提供封装衬底，所述封装衬底包括所述封装衬底的第一侧面、所述封装衬底的第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对，从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分，其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面并且至少包括基部表面和台阶表面；将第一管芯耦合到所述基部表面；以及将第二管芯耦合到所述台阶表面。
示例44可以包括示例43所述的主题，并且可以进一步指定将所述第一管芯耦合到所述基部表面包括通过设置在所述第一管芯与所述基部表面之间的导电通路将所述第一管芯电耦合到所述基部表面。
示例45可以包括示例43所述的主题，并且可以进一步指定将所述第二管芯耦合到所述台阶表面包括对所述第二管芯进行定位，使得所述第一管芯被至少部分地设置在所述第二管芯与所述基部表面之间。
示例46可以包括示例43所述的主题，并且可以进一步包括将第三管芯电耦合到所述封装衬底；其中，所述第二管芯被至少部分地设置在所述第三管芯与所述封装衬底之间。
示例47可以包括示例46所述的主题，并且可以进一步指定将所述第三管芯电耦合到所述封装衬底包括将第二封装衬底耦合到所述第一封装衬底，其中，所述第三管芯耦合到所述第二封装衬底。
示例48可以包括示例46所述的主题，并且可以进一步指定将所述第三管芯电耦合到所述封装衬底包括将所述第三管芯引线接合到所述封装衬底的所述台阶表面。
示例49可以包括示例43至48中的任一项所述的主题，并且可以进一步包括，在将所述第一管芯耦合到所述基部表面之前，等离子体清洗所述基部表面。
示例50可以包括示例43至48中的任一项所述的主题，并且可以进一步包括，在将所述第一管芯耦合到所述基部表面并且将所述第二管芯耦合到所述台阶表面之后，在所述第一管芯和所述第二管芯周围提供模具材料。
示例51可以包括示例43至48中的任一项所述的主题，并且可以进一步包括，在将所述第一管芯耦合到所述基部表面并且将所述第二管芯耦合到所述台阶表面之后，在所述第一管芯与所述基部表面之间提供底部填充材料。
示例52是一种封装衬底，其包括：第一侧面；第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分；其中，垂直于所述轴线截取的绝热材料的所述部分的横截面具有阶梯剖面。
示例53可以包括示例52所述的主题，并且可以进一步指定绝缘材料的所述部分包括一个或多个台阶表面，并且其中，一个或多个导电通路在所述相应的一个或多个台阶表面与金属层之间延伸。
示例54可以包括示例53所述的主题，并且可以进一步指定所述一个或多个导电通路包括柱形物、电镀通孔或过孔。
示例55可以包括示例53所述的主题，并且可以进一步指定所述金属层对于所述一个或多个导电通路中的每一个来说是同一金属层。
示例56可以包括示例52所述的主题，并且可以进一步指定所述轴线是第一轴线，绝缘材料的所述部分被设置在所述封装衬底的第三侧面处，绝缘材料的所述部分的基部表面延伸到所述封装衬底的第四侧面，并且所述第四侧面沿着垂直于所述第一轴线的第二轴线与所述第三侧面相对。
示例57可以包括示例52至56中的任一项所述的主题，并且可以进一步指定绝缘材料的所述部分的基部表面的深度等于绝缘材料的所述部分的顶部台阶表面的深度。
示例58可以包括示例52至56中的任一项所述的主题，并且可以进一步指定绝缘材料的所述部分的基部表面的深度不等于绝缘材料的所述部分的顶部台阶表面的深度。
示例59可以包括示例52至56中的任一项所述的主题，并且可以进一步指定绝缘材料的所述部分具有基部表面、顶部台阶表面和多个中间台阶表面，并且其中，所述多个中间台阶表面的深度是相等的。
示例60可以包括示例52至56中的任一项所述的主题，并且可以进一步指定没有金属层被设置在绝缘材料的所述部分的顶部台阶表面与包括绝缘材料的所述部分的基部表面的平面之间。
示例61可以包括示例60所述的主题，并且可以进一步指定所述基部表面包括金属层。
示例62可以包括示例52至56中的任一项所述的主题，并且可以进一步指定所述封装衬底具有互易对称性。
示例63可以包括示例52至56中的任一项所述的主题，并且可以进一步指定所述封装衬底具有近似互易对称性。
示例64可以包括示例52至56中的任一项所述的主题，并且可以进一步包括球栅阵列(BGA)附着表面。

Claims (30)

1.一种封装衬底，其包括：
第一侧面；
第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；
从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分，其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面；
设置在绝缘材料的所述部分的基部表面处的焊料焊盘；以及
设置在绝缘材料的所述部分的台阶表面处的焊料焊盘。
2.根据权利要求1所述的封装衬底，其中，导电通路在所述相应的焊料焊盘与金属层之间延伸。
3.根据权利要求2所述的封装衬底，其中，所述导电通路包括柱形物、电镀通孔或过孔。
4.根据权利要求1所述的封装衬底，其中，所述轴线是第一轴线，绝缘材料的所述部分被设置在所述封装衬底的第三侧面处，绝缘材料的所述部分的基部表面延伸到所述封装衬底的第四侧面，并且所述第四侧面沿着垂直于所述第一轴线的第二轴线与所述第三侧面相对。
5.根据权利要求1所述的封装衬底，其中，绝缘材料的所述部分具有基部表面、顶部台阶表面和多个中间台阶表面，并且其中，所述多个中间台阶表面的深度是相等的。
6.根据权利要求1至5中的任一项所述的封装衬底，其中，没有金属层被设置在绝缘材料的所述部分的顶部台阶表面与包括绝缘材料的所述部分的基部表面的平面之间。
7.根据权利要求6所述的封装衬底，其中，所述基部表面包括金属层。
8.根据权利要求1至5中的任一项所述的封装衬底，其中，所述封装衬底具有互易对称性。
9.一种集成电路(IC)组件，其包括：
衬底，所述衬底包括：
所述衬底的第一侧面，
所述衬底的第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对，
从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分，
其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面并且至少包括基部表面和台阶表面；
第一管芯，所述第一管芯通过设置在所述第一管芯与所述基部表面之间的导电通路电耦合到所述基部表面；以及
第二管芯，所述第二管芯通过设置在所述第二管芯与所述台阶表面之间的导电通路电耦合到所述台阶表面。
10.根据权利要求9所述的IC组件，其中，所述第二管芯在所述第一管芯上方延伸，使得所述第一管芯被至少部分地设置在所述第二管芯与所述基部表面之间。
11.根据权利要求10所述的IC组件，其中，所述台阶表面是第一台阶表面，绝缘材料的所述部分包括第二台阶表面，并且所述IC组件包括第三管芯，所述第三管芯通过设置在所述第三管芯与所述第二台阶表面之间的导电通路电耦合到所述第二台阶表面。
12.根据权利要求11所述的IC组件，其中，所述第三管芯在所述第二管芯上方延伸，使得所述第二管芯被至少部分地设置在所述第三管芯与所述第一台阶表面之间。
13.根据权利要求9所述的IC组件，进一步包括：
第三管芯，所述第三管芯经由引线接合电耦合到所述衬底并且被定位为使得所述第二管芯被设置在所述第三管芯与所述衬底之间。
14.根据权利要求13所述的IC组件，其中，所述第三管芯经由引线接合电耦合到所述衬底的顶部台阶表面。
15.根据权利要求13所述的IC组件，其中，所述IC组件进一步包括第四管芯，所述第四管芯经由引线接合电耦合到所述第三管芯，并且被定位为使得所述第三管芯被设置在所述第四管芯与所述衬底之间。
16.根据权利要求9所述的IC组件，其中：
所述衬底是第一衬底；
所述IC组件进一步包括电耦合到所述第一衬底的第二衬底，其中，所述第二衬底包括：
所述第二衬底的第一侧面，
所述第二衬底的第二侧面，其中，所述第二衬底的所述第二侧面沿着所述轴线与所述第二衬底的所述第一侧面相对，
从所述第二衬底的所述第一侧面延伸到所述第二衬底的所述第二侧面的绝缘材料的第二部分，
其中，垂直于所述轴线截取的绝缘材料的所述第二部分的横截面具有阶梯剖面并且至少包括第二基部表面和第二台阶表面；
第三管芯，所述第三管芯通过设置在所述第三管芯与所述第二基部表面之间的导电通路电耦合到所述第二基部表面；以及
第四管芯，所述第四管芯通过设置在所述第四管芯与所述第二台阶表面之间的导电通路电耦合到所述第二台阶表面。
17.根据权利要求16所述的IC组件，其中，所述第二衬底电耦合到所述第一衬底的顶部台阶表面。
18.根据权利要求9至12中的任一项所述的IC组件，其中，将所述第一管芯耦合到所述基部表面的所述导电通路包括焊料和焊料焊盘。
19.根据权利要求9至12中的任一项所述的IC组件，其中，管芯附着膜或膏被设置在所述第一管芯与所述第二管芯之间。
20.根据权利要求9至12中的任一项所述的IC组件，进一步包括设置在所述基部表面与球栅阵列(BGA)附着表面之间的导电通路。
21.根据权利要求9至12中的任一项所述的IC组件，其中，所述第一管芯和所述第二管芯是倒装芯片管芯。
22.一种制造封装衬底的方法，其包括：
通过以下步骤来形成组件：
提供包括绝缘材料的第一层，其中，所述第一层具有第一表面和相对的第二表面，
在所述第一层的所述第二表面上提供释放材料的区域，
提供包括绝缘材料的第二层，其中，所述第二层具有第一表面和相对的第二表面，所述第二层被设置在所述第一层的所述第二表面上，使得释放材料的所述区域被设置在所述第一层与所述第二层之间，并且所述第二层的所述第一表面被设置在所述第二层的所述第二表面与所述第一层之间，
通过所述第一层的所述第一表面切割所述第一层以至少到达释放材料的区域以形成第一间隙，
通过所述第二层的所述第二表面切割所述第二层以至少到达释放材料的所述区域以形成第二间隙；以及
沿着所述释放材料及第一和第二间隙使所述组件分离以形成至少两个封装衬底。
23.根据权利要求22所述的方法，其中，释放材料的所述区域是释放材料的第一区域，并且其中，形成所述组件进一步包括：
用释放材料填充所述第一间隙；
在所述第一层的所述第一表面上提供释放材料的第二区域；
提供包括绝缘材料的第三层，其中，所述第三层具有第一表面和相对的第二表面，所述第三层被设置在所述第一层的所述第一表面上，使得释放材料的所述第二区域被设置在所述第一层与所述第三层之间，并且所述第三层的所述第二表面被设置在所述第三层的所述第一表面与所述第一层之间；
通过所述第三层的所述第一表面切割所述第三层以至少到达释放材料的所述第二区域以形成第三间隙。
24.根据权利要求22所述的方法，其中，所述两个封装衬底是相同的。
25.根据权利要求22所述的方法，其中，所述封装衬底中的至少一个包括：
第一侧面；
第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对；
从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分；
其中，从所述第一侧面到所述第二侧面沿着所述轴线在任何地方截取的绝缘材料的所述部分的横截面具有阶梯剖面。
26.根据权利要求22所述的方法，其中：
释放材料的所述区域是释放材料的第一区域；
形成所述组件进一步包括在所述第一层的所述第一表面上提供释放材料的第二区域并且提供包括电绝缘材料的第三层，其中，所述第三层具有第一表面和相对的第二表面，所述第三层被设置在所述第一层的所述第一表面上，使得释放材料的所述第二区域被设置在所述第一层与所述第三层之间，并且所述第三层的所述第二表面被设置在所述第三层的所述第一表面与所述第一层之间；
通过所述第一层的所述第一表面切割所述第一层以至少到达释放材料的所述区域以形成第一间隙包括切割所述第一层和所述第二层以至少到达释放材料的所述第二区域以形成所述第一间隙；以及
形成所述组件进一步包括切割所述第三层和所述第一层以至少到达释放材料的所述第一区域以形成所述第二间隙。
27.根据权利要求22至26中的任一项所述的方法，其中，所述释放材料包括碳氟聚合物、含氟聚合物或硅氧烷。
28.根据权利要求22至26中的任一项所述的方法，其中，通过所述第一层的所述第一表面切割所述第一层以形成所述第一间隙包括激光切割、锯切或机械刨槽。
29.一种制造集成电路(IC)组件的方法，其包括：
提供封装衬底，所述封装衬底包括：
所述封装衬底的第一侧面，
所述封装衬底的第二侧面，其中，所述第二侧面沿着轴线与所述第一侧面相对，
从所述第一侧面延伸到所述第二侧面的绝缘材料的一部分，
其中，垂直于所述轴线截取的绝缘材料的所述部分的横截面具有阶梯剖面并且至少包括基部表面和台阶表面；
将第一管芯耦合到所述基部表面；以及
将第二管芯耦合到所述台阶表面。
30.根据权利要求29所述的方法，其中，将所述第二管芯耦合到所述台阶表面包括对所述第二管芯进行定位，使得所述第一管芯被至少部分地设置在所述第二管芯与所述基部表面之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875291A (zh) * 2018-09-04 2020-03-10 三星电子株式会社 基板组件、半导体封装件和制造该半导体封装件的方法
TWI754493B (zh) * 2020-10-29 2022-02-01 大陸商鵬鼎控股（深圳）股份有限公司 印刷線路板對印刷線路板連接結構及其製作方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017049510A1 (en) * 2015-09-23 2017-03-30 Intel Corporation Substrates, assemblies, and techniques to enable multi-chip flip chip packages
EP3430646B1 (en) 2016-03-16 2021-11-10 INTEL Corporation Stairstep interposers with integrated shielding for electronics packages
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
US10748872B2 (en) * 2017-08-22 2020-08-18 Micron Technology, Inc. Integrated semiconductor assemblies and methods of manufacturing the same
US10276545B1 (en) * 2018-03-27 2019-04-30 Powertech Technology Inc. Semiconductor package and manufacturing method thereof
CN110996512B (zh) * 2019-12-30 2022-03-04 展讯通信（上海）有限公司 一种印制电路板及其制作方法、终端
WO2022165749A1 (en) 2021-02-05 2022-08-11 Yangtze Memory Technologies Co., Ltd. Flip-chip stacking structures and methods for forming the same
US11600554B2 (en) * 2021-08-02 2023-03-07 Nvidia Corporation Interconnection structures to improve signal integrity within stacked dies
CN114535999A (zh) * 2022-01-29 2022-05-27 贵州华烽汽车零部件有限公司 空气压缩双极泵阀片装配装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492726B1 (en) * 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2009027068A (ja) * 2007-07-23 2009-02-05 Alps Electric Co Ltd 半導体装置
TW201025532A (en) * 2008-12-16 2010-07-01 Powertech Technology Inc Chip stacked package having single-sided pads on chips
CN102280428A (zh) * 2011-07-15 2011-12-14 三星半导体(中国)研究开发有限公司 封装件及其制造方法
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
CN104425466A (zh) * 2013-08-28 2015-03-18 标准科技股份有限公司 具有偏向堆栈元件的封装模块
CN104733447A (zh) * 2013-12-18 2015-06-24 标准科技股份有限公司 具有堆叠元件的封装模块

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP2010514180A (ja) * 2006-12-21 2010-04-30 コンチネンタル・テベス・アーゲー・ウント・コンパニー・オーハーゲー カプセル化モジュール、その生成のための方法、およびその使用
WO2009140798A1 (zh) * 2008-05-21 2009-11-26 精材科技股份有限公司 电子元件封装体及其制作方法
TWI469278B (zh) * 2008-08-21 2015-01-11 Daishinku Corp A package for an electronic component, a substrate for packaging an electronic component, and a bonding structure between an electronic component package and a circuit substrate
JP5472726B2 (ja) * 2009-02-24 2014-04-16 日立化成株式会社 配線基板、電子部品パッケージ及びこれらの製造方法
US8643164B2 (en) 2009-06-11 2014-02-04 Broadcom Corporation Package-on-package technology for fan-out wafer-level packaging
US8848380B2 (en) * 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US9429427B2 (en) * 2012-12-19 2016-08-30 Intel Corporation Inductive inertial sensor architecture and fabrication in packaging build-up layers
US10049953B2 (en) * 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
WO2017049510A1 (en) 2015-09-23 2017-03-30 Intel Corporation Substrates, assemblies, and techniques to enable multi-chip flip chip packages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492726B1 (en) * 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2009027068A (ja) * 2007-07-23 2009-02-05 Alps Electric Co Ltd 半導体装置
TW201025532A (en) * 2008-12-16 2010-07-01 Powertech Technology Inc Chip stacked package having single-sided pads on chips
CN102280428A (zh) * 2011-07-15 2011-12-14 三星半导体(中国)研究开发有限公司 封装件及其制造方法
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
CN104425466A (zh) * 2013-08-28 2015-03-18 标准科技股份有限公司 具有偏向堆栈元件的封装模块
CN104733447A (zh) * 2013-12-18 2015-06-24 标准科技股份有限公司 具有堆叠元件的封装模块

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110875291A (zh) * 2018-09-04 2020-03-10 三星电子株式会社 基板组件、半导体封装件和制造该半导体封装件的方法
US11664348B2 (en) 2018-09-04 2023-05-30 Samsung Electronics Co., Ltd. Substrate assembly semiconductor package including the same and method of manufacturing 1HE semiconductor package
CN110875291B (zh) * 2018-09-04 2024-03-26 三星电子株式会社 基板组件、半导体封装件和制造该半导体封装件的方法
TWI754493B (zh) * 2020-10-29 2022-02-01 大陸商鵬鼎控股（深圳）股份有限公司 印刷線路板對印刷線路板連接結構及其製作方法
CN114430626A (zh) * 2020-10-29 2022-05-03 鹏鼎控股(深圳)股份有限公司 印刷线路板对印刷线路板连接结构及其制作方法
US11424563B2 (en) 2020-10-29 2022-08-23 Avary Holding (Shenzhen) Co., Limited. Board-to-board connecting structure and method for manufacturing the same

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