KR20180036676A - 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 포함하는 패키지를 구비한 전자 장치 - Google Patents

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KR20180036676A
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die
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KR1020180037227A
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명진 임
나네트 퀘베도
리처드 스트로드
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마이크론 테크놀로지, 인크.
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Abstract

본 발명은 기판 또는 제1 패키지와, 상기 기판 또는 제1 패키지에 결합되는 제2 패키지를 가지며, 상기 제2 패키지는 적어도 하나의 다이와 이 패키지와 기판 또는 제1 패키지 사이 영역의 전부가 아닌 일부에 배치되는 언더필 재료를 구비하는, 메모리 패키지와 같은 반도체 패키지를 구비하는 장치 및 시스템을 구비하지만 이것에 한정되지 않는다. 다른 실시예가 기재 및 청구될 수 있다.

Description

패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 포함하는 패키지를 구비한 전자 장치{AN ELECTRONIC APPARATUS HAVING A PACKAGE INCLUDING AN UNDERFILL MATERIAL IN A PORTION OF AN AREA BETWEEN THE PACKAGE AND A SUBSTRATE OR ANOTHER PACKAGE}
종래에, 패키지는 그 패키지와 기판 또는 다른 패키지 사이에 솔더 범프를 재유동시킴으로써 기판에 장착(또는 다른 패키지와 결합)되며, 이후 모세관 작용에 의해 패키지와 기판 또는 다른 패키지 사이의 영역에 언더필(underfill)이 도입된다. 보다 최근에는, 기판 또는 다른 패키지에 유동없는(no-flow) 언더필 재료가 직접 도포되고, 이후 패키지가 언더필 상에 가압된다. 두가지 시나리오에서, 패키지와 기판 또는 다른 패키지 사이의 전체 영역은 솔더 조인트 신뢰성을 위해 언더필로 충전된다.
본 발명의 요지는 명세서의 결론 부분에 구체적으로 지적되어 있으며 명백하게 청구되어 있다. 본 발명의 상기 및 기타 특징은 첨부도면을 참조하여 후술하는 설명 및 청구범위로부터 보다 충실하게 자명해질 것이다. 이들 도면이 본 발명에 따른 일부 실시예만을 도시하고 있으며 따라서 발명의 범위를 제한하는 것으로 간주되지 않음을 이해한다면, 본 발명은 첨부도면의 사용을 통해서 추가로 구체적이고 상세하게 설명될 것이다.
도 1은 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 예시적 장치의 단면도.
도 2는 도 1의 예시적 장치의 예시적 구조의 단면도.
도 3은 도 1의 예시적 장치의 다른 예시적 구조의 단면도.
도 4는 패키지와 기판 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 예시적 장치의 단면도.
도 5는 패키지와 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 예시적 장치의 단면도.
도 6은 패키지와 기판 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 다른 예시적 장치의 단면도.
도 7은 패키지와 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 다른 예시적 장치의 단면도.
도 8은 패키지와 기판 사이의 영역의 일부분에 언더필 재료를 구비하는 복수의 패키지를 포함하는 예시적 멀티-칩 모듈 장치의 단면도.
도 9는 패키지와 기판 사이의 영역의 일부분에 언더필 재료를 구비하는 복수의 패키지를 포함하는 다른 예시적 멀티-칩 모듈 장치의 단면도.
도 10은 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 장치를 제조하는 예시적 방법과 연관된 작동의 일부를 도시하는 흐름도.
도 11 내지 도 14는 예시적 방법에 따라 제조되는, 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 장치의 각종 스테이지의 단면도.
도 15는 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 장치를 구비하는 예시적 시스템의 블록선도.
도면은 모두 본 발명의 다양한 실시예에 따라 배치된 것이다.
후술하는 상세한 설명에서는 명세서의 일부를 구성하는 첨부도면을 참조한다. 도면에서, 유사한 도면부호는 통상 달리 언급되지 않는 한 유사한 부품을 지칭한다. 상세한 설명, 도면 및 청구범위에 기재된 예시적 실시예는 제한적이도록 의도되지 않는다. 본 발명의 요지의 취지 또는 범위를 벗어나지 않는 한도 내에서 다른 실시예가 사용될 수 있으며, 다른 변형이 이루어질 수도 있다. 본 명세서에 포괄적으로 기재되고 도면에 도시된 본 발명의 태양은 본 명세서에서 명백하다고 생각되는 광범위한 다른 구성으로 배열, 치환, 조합, 분리 및 설계될 수 있음을 쉽게 알 것이다.
본 발명은 일반적으로, 그 중에서도 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필을 구비하는 패키지에 관한 것이다. 실시예는 방법, 장치 및 시스템을 포함하지만 이것에 한정되지 않는다. 다른 실시예도 개시 및 청구될 수 있다.
본 발명은, 솔더 볼(solder ball)(당해 기술분야에서 때로는 솔더 범프 또는 솔더 조인트로 지칭됨) 피치가 점점 미세해지고 있으며 언더필 재료는 솔더 조인트 신뢰성 향상을 보조하기 위해 통상 솔더 볼을 완전히 둘러싸는(encase) 방식으로 패키지와 기판 또는 다른 기판 사이의 공간 전체에 도포됨을 인지하고 있다. 이러한 관행과 반대로, 본 발명은 기판 또는 제1 패키지, 및 상기 기판 또는 제1 패키지에 결합되는 제2 패키지를 포함하는 장치로서, 상기 제2 패키지는 적어도 하나의 다이, 및 그 패키지와 기판 또는 제1 패키지 사이 영역의 전부가 아닌 일부에 배치되는 언더필 재료를 구비하는 장치에 관한 것이다. 다양한 실시예에서, 언더필 재료는 (예를 들어, 열적 사이클링 또는 드롭 테스트 하에) 취약해지는 경향이 있는 솔더 조인트 영역에 선택적으로 도포될 수 있다. 이러한 언더필 재료의 선택적 도포는 솔더 조인트 신뢰성을 여전히 제공하면서 다른 방법에 비해 언더필 재료 소비를 감소시킬 수 있다.
도 1은 본 발명의 적어도 일부 실시예에 따라 배치되는, 패키지(102)와 기판 또는 다른 패키지(108) 사이 영역(106)의 전부가 아닌 일부에 언더필 재료(104)를 구비하는 패키지(102)를 포함하는 예시적 장치(100)를 도시한다. 도시하듯이, 패키지(102)와 기판 또는 다른 패키지(108) 사이 영역(106)의 적어도 다른 부분에는 언더필 재료(104)가 실질적으로 존재하지 않는다.
복수의 솔더 조인트(110)에 의해 패키지(102)가 기판 또는 다른 패키지(108)에 결합될 수 있다. 패키지(102)와 기판 또는 다른 패키지(108) 중 하나 또는 양자는 신호 라우팅(routing)을 위해 트레이스 또는 패드(112)를 구비할 수 있다. 언더필 재료(104)는 복수의 솔더 조인트(110)의 적어도 하나 주위에 배치될 수 있다.
언더필 재료(104)는 패키지(102)와 기판 또는 다른 패키지(108) 사이 영역(106)의 임의의 부분 또는 부분들에 배치될 수 있다. 다양한 실시예에서, 언더필 재료(104)는 솔더 조인트 손상이 나타나는 경향이 있는 영역(106)의 일부 또는 부분들에 배치될 수 있다. 예를 들어, 도 2는 2-2선상에서 취한 도 1의 장치의 도시도로서, 여기에서 언더필 재료(104)는 기판 또는 다른 패키지(108)와 패키지(102)의 적어도 하나의 코너(114) 사이에 배치될 수 있다. 도시된 실시예는 언더필 재료(104)가 패키지(102)의 네 코너(114)의 각각에 존재하는 것으로 도시하고 있지만, 일부 실시예에서 언더필 재료(104)는 패키지(102)의 네 코너(108)의 각각보다 적은 장소에 배치될 수 있다. 각종 다른 실시예에서, 언더필 재료(104)는 도 3에 도시하듯이 패키지(102)의 둘레를 따라서 배치될 수 있다. 여러가지 다른 구조가 가능하다. 예를 들어, 언더필 재료(104)는 패키지(102)의 코너(114) 또는 둘레 대신에 또는 그에 추가적으로 패키지의 중심에 배치될 수 있다.
언더필 재료(104)는 유동형이든 비유동형(no-flow type)이든 목적에 적합한 임의의 재료를 포함할 수 있다. 예시적인 언더필 재료는 예를 들어 에폭시, 실리콘 등을 포함할 수 있다. 다양한 실시예에서, 언더필 재료(104)는 플럭스의 추가 도포가 필요하지 않을 수 있는 에폭시 플럭스 재료를 포함할 수 있다. 다른 재료가 마찬가지로 적합할 수도 있다.
패키지(102)는 통상 솔더 조인트에 의해 기판 또는 다른 패키지에 결합되는 임의 형태의 패키지일 수 있다. 예를 들어, 본 발명의 다양한 실시예는 PoP(package-on-packages), MCM(multi-chip modules), 또는 CSP(chip-scale packages)에 대해 실시될 수 있다. 도 4 내지 도 9는 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는, 패키지를 포함하는 다양한 예시적 장치를 도시한다.
도 4는 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 패키지(102)와 기판(108) 사이 영역(106)의 일부에 언더필 재료(104)를 구비하는 패키지(102)를 포함하는 예시적 장치(400)의 단면도이다. 복수의 솔더 조인트(110)에 의해 패키지(102)가 기판(108)에 결합될 수 있다. 패키지(102)는 캐리어 기판(120) 상에 장착되는 적어도 하나의 다이(116)(두 개의 다이가 도시됨)를 구비할 수 있으며, 적어도 하나의 다이(116)는 와이어(118)에 의해 캐리어 기판(120)의 전도성 트레이스 또는 패드(112)에 전기적으로 연결될 수 있다. 적어도 하나의 다이(116) 위에 봉입 재료(122)(당해 기술분야에서 때로는 몰드 화합물로 지칭됨)가 형성되어 패키지(102)를 형성할 수 있다.
도 5는 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 패키지(102)와 다른 패키지(108) 사이 영역(106)의 일부에 언더필 재료(104)를 구비하는 패키지(102)를 포함하는 예시적 PoP 장치(500)의 단면도이다. 복수의 솔더 조인트(110)에 의해 패키지(102)가 다른 패키지(108)에 결합될 수 있다. 패키지(102)는 캐리어 기판(118) 상에 장착되는 적어도 하나의 다이(116)(두 개의 다이가 도시됨)를 구비할 수 있으며, 적어도 하나의 다이(116)는 와이어(118)에 의해 캐리어 기판(120)의 전도성 트레이스 또는 패드(112)에 전기적으로 연결될 수 있다. 적어도 하나의 다이(116) 위에 봉입 재료(122)가 형성되어 패키지(102)를 형성할 수 있다.
다른 패키지(108)는 캐리어 기판(126) 상에 장착되는 적어도 하나의 다이(124)를 구비할 수 있으며, 적어도 하나의 다이(124)는 와이어(128)에 의해 캐리어 기판(126)의 전도성 트레이스 또는 패드(112)에 전기적으로 연결될 수 있다. 적어도 하나의 다이(124) 위에 봉입 재료(130)가 형성되어 패키지(108)를 형성할 수 있다.
도시되지는 않았지만, 장치(500)는 다른 기판 또는 다른 패키지 상에 장착될 수도 있다. 일부 실시예에서, 장치(500)는 다른 복수의 솔더 조인트(132)를 거쳐서 다른 기판 또는 다른 패키지에 장착될 수 있다.
도 6은 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 패키지(102)와 기판(108) 사이 영역(106)의 일부에 언더필 재료(104)를 구비하는 CSP 패키지(102)를 포함하는 예시적 장치(600)의 단면도이다. 패키지(102)는 적어도 하나의 다이(134), 및 상기 다이(134)를 복수의 솔더 조인트(110)를 거쳐서 기판(108)에 결합하는 선택적 재분배층(136)을 구비할 수 있다.
도 7은 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 패키지(102)와 다른 패키지(108) 사이 영역(106)의 일부에 언더필 재료(104)를 구비하는 CSP 패키지(102)를 포함하는 예시적 장치(700)의 단면도이다. 패키지(102)는 적어도 하나의 다이(116), 및 상기 다이(116)를 복수의 솔더 조인트(110)를 거쳐서 다른 패키지(108)에 결합하는 선택적 재분배층(132)을 구비할 수 있다.
다른 패키지(108)는 캐리어 기판(126) 상에 장착되는 적어도 하나의 다이(124)를 구비할 수 있고, 적어도 하나의 다이(124)는 와이어(128)에 의해 캐리어기판(126)의 전도성 트레이스 또는 패드(112)에 전기적으로 연결될 수 있다. 적어도 하나의 다이(124) 위에 봉입 재료(130)가 형성되어 패키지(108)를 형성할 수 있다.
도시되지는 않았지만, 장치(700)는 다른 기판 또는 다른 패키지 상에 장착될 수도 있다. 일부 실시예에서, 장치(500)는 다른 복수의 솔더 조인트(132)를 거쳐서 다른 기판 또는 다른 패키지에 장착될 수 있다.
도 8은 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 패키지(102) 각각과 기판(108) 사이 영역(106)의 일부에 언더필 재료(104)를 구비하는 복수의 패키지(102)를 포함하는 예시적 MCM 장치(800)의 단면도이다. 복수의 솔더 조인트(110)에 의해 패키지(102)가 기판(108)에 결합될 수 있다. 패키지(102) 각각은 캐리어 기판(118) 상에 장착되는 적어도 하나의 다이(116)(두 개의 다이가 도시됨)를 구비할 수 있으며, 적어도 하나의 다이(116)는 와이어(118)에 의해 캐리어 기판(120)의 전도성 트레이스 또는 패드(112)에 전기적으로 연결될 수 있다. 적어도 하나의 다이(116) 위에 봉입 재료(122)(당해 기술분야에서 때로는 몰드 화합물로 지칭됨)가 형성되어 패키지(102)를 형성할 수 있다. 도시되지는 않았지만, 장치(800)는 다른 기판 또는 다른 패키지 상에 장착될 수 있다.
도 9는 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 패키지(102) 각각과 기판(108) 사이 영역(106)의 일부에 언더필 재료(104)를 구비하는 복수의 CSP 패키지(102)를 포함하는 또 다른 예시적 MCM 장치(900)의 단면도이다. 복수의 솔더 조인트(110)에 의해 패키지(102)가 기판(108)에 결합될 수 있다. 패키지(102)의 각각은 적어도 하나의 다이(116), 및 상기 다이(116)를 복수의 솔더 조인트(110)를 거쳐서 기판(108)에 결합하는 선택적 재분배층(132)을 구비할 수 있다. 도시되지는 않았지만, 장치(900)는 다른 기판 또는 다른 패키지 상에 장착될 수 있다.
MCM 장치(800, 900)는 각각 복수의 동일한 형태의 패키지(102)를 구비하지만[예를 들어, 패키지(900)는 복수의 CSP 패키지를 구비함], 본 발명은 이것에 한정되지 않는다. 본 발명의 범위 내에서 MCM 장치는 다양한 형태의 패키지를 구비할 수 있다.
도 1 내지 도 9의 장치는 도 10을 참조하여 보다 명료하게 이해될 수 있다. 도 10은 본 발명의 적어도 일부 실시예에 따라 배치된, 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 장치를 제조하는 예시적 방법과 연관된 작동의 일부를 도시하는 흐름도이다. 이 방법은 일련의 순차적 단계로 도시되지만 반드시 순서 의존적일 필요는 없음을 알아야 한다. 더욱이, 본 발명의 범위 내에서 이 방법은 도시된 것보다 많거나 적은 수의 단계를 포함할 수 있다.
이제, 도 1 내지 도 9의 장치의 각종 요소를 계속 참조하여 도 10을 참조하면, 방법(1000)은 블록(1002), 블록(1004) 및/또는 블록(1006)으로 도시되는 하나 이상의 기능, 작동 또는 작용을 포함할 수 있다. 방법(1000)을 위한 프로세싱은 "다이를 갖는 패키지의 제1 표면의 전부가 아닌 제1 부분에 언더필 재료를 증착(deposit)"하는 블록(1002)으로 시작될 수 있다. 다양한 실시예에서, 언더필 재료는 패키지와 기판 또는 다른 패키지 사이에 배치된 복수의 솔더 범프 중 적어도 하나 주위에 증착될 수 있다. 언더필 재료는 패키지의 하나 이상의 코너에, 패키지의 둘레에, 또는 패키지의 솔더 범프 영역의 임의의 다른 부분에 증착될 수 있다. 언더필 재료는 패키지와 기판 사이 영역의 적어도 다른 부분에 언더필 재료가 실질적으로 없도록 증착될 수 있다.
언더필 재료를 증착하기 위해 임의의 적합한 방법이 사용될 수 있다. 예를 들어, 언더필 재료는 패키지의 제1 부분 상에 언더필 재료를 스크린 프린팅, 분배 또는 제트분사함으로써 증착될 수 있다. 다양한 실시예에서, 언더필 재료는 패키지의 제1 부분을 언더필 재료에 침지시킴으로써 증착될 수 있다. 언더필 재료는 기판 스트립으로부터 패키지를 싱귤레이션(singulation)하기 전 또는 후에 증착될 수 있다.
블록(1002)으로부터, 방법(1000)은 "패키지와 기판 또는 다른 패키지 사이에 언더필 재료가 배치되도록 기판 또는 다른 패키지 상에 패키지를 배치"하는 블록(1004)으로 진행할 수 있다.
블록(1004)으로부터, 방법(1000)은 "언더필 재료를 경화시켜 패키지를 기판 또는 다른 패키지에 결합시키기 위해 언더필 재료를 가열"하는 블록(1006)으로 진행할 수 있다. 다양한 실시예에서, 언더필 재료는 패키지와 기판 또는 다른 패키지 사이에 배치된 복수의 솔더 범프를 재유동시키는 것과 거의 동시에 경화되어 대응하는 복수의 솔더 조인트를 형성할 수 있다.
다양한 적용에서, 블록(1002)은 선택적으로 패키지 제작자에 의해 수행될 수 있으며, 이후 언더필이 증착된 패키지는 블록(1004)에서 패키지 또는 다른 패키지와 결합되도록 OEM 또는 시스템 통합 사업자에게 분배될 수 있다.
도 11 내지 도 14는 본 명세서에 기재된 적어도 일부 실시예에 따라 배치되는, 예시적 방법에 따라 제조되는, 패키지와 기판 또는 다른 패키지 사이의 영역의 일부분에 언더필 재료를 구비하는 패키지를 포함하는 장치의 각종 스테이지의 단면도이다.
도 11에 도시하듯이, 패키지(102)가 제공된다. 패키지(102)는 캐리어 기판(120) 상에 장착되는 적어도 하나의 다이(116)(두 개의 다이가 도시됨)를 구비하며, 적어도 하나의 다이(116)는 와이어(118)에 의해 캐리어 기판(120)의 전도성 트레이스 또는 패드(112)에 전기적으로 연결될 수 있다. 패키지를 기판 또는 다른 패키지 상에 장착하기 위해 패키지(102) 상에는 복수의 솔더 범프(110)가 제공될 수 있다.
이후, 도 12에 도시하듯이, 패키지(102)의 전부가 아닌 일부에 언더필 재료(104)가 증착될 수 있다. 패키지(102) 상에 언더필 재료(104)가 증착된 후, 패키지(102)는 도 13에 도시하듯이 패키지(102)와 기판 또는 다른 패키지(108) 사이에 언더필 재료(104)가 배치되도록 기판 또는 다른 패키지(108) 상에 배치될 수 있다. 이후, 언더필 재료(104)는 패키지(102)를 기판 또는 다른 패키지(108)에 결합시키기 위해 언더필 재료(104)를 경화시키도록 경화될 수 있다. 본 명세서에서 논의하듯이, 다양한 적용에서, 언더필 재료(104)는 패키지(102) 제작자에 의해 패키지(102) 상에 증착될 수 있으며, 이후 언더필 재료(104)가 증착된 패키지(102)는 패키지 또는 다른 패키지(108)와 결합되도록 OEM 또는 시스템 통합 사업자에게 분배될 수 있다.
본 명세서에 기재된 장치의 실시예는 데스크탑 또는 랩탑 컴퓨터, 서버, 셋탑 박스, 디지털 레코더, 게임 콘솔, PDA, 핸드폰, 디지털 미디어 플레이어, 및 디지털 카메라와 같은 각종 컴퓨팅 및/또는 소비자 전자 장치/기기를 포함하지만 이것에 한정되지 않는 각종 기타 장치 및 시스템에 통합될 수 있다. 예시적 시스템(1500)의 블록선도가 도 15에 도시되어 있다. 도시하듯이, 시스템(1500)은 메모리 소자(1502)를 구비할 수 있다. 다양한 실시예에서, 메모리 소자(1502)는 휘발성 또는 비휘발성 메모리 소자일 수 있다. 다양한 실시예에서, 메모리 소자(1502)는 NAND, NOR 또는 상변화 비휘발성 플래시 메모리 소자일 수 있다. 다양한 실시예에서, 메모리 소자(1502)는 패키지와, 이 패키지를 구비하는 메모리 장치가 장착되거나 결합되는 기판 또는 다른 패키지(일괄해서 1504) 사이 영역의 일부에 언더필 재료를 구비하는 패키지를 포함하는 메모리 장치를 구비할 수 있다. 다양한 실시예에서, 다른 패키지는 다른 유사한 메모리 장치일 수 있다. 즉, 메모리 소자(1502)는 멀티-패키지 소자일 수 있다. 예시적인 메모리 장치는 본 명세서에 기재되는 장치(100, 400, 500, 600, 700, 800 또는 900) 중 어느 하나 또는 그 이상을 구비할 수 있다.
다양한 실시예에서, 메모리 소자(1502)는 호스트 논리 소자(1506)에 작동 결합될 수 있다. 다양한 실시예에서, 호스트 논리 소자(1506)는 메모리 소자(1502)가 장착되는 기판과 동일 기판에 장착될 수 있다. 다른 실시예에서, 메모리 소자(1502)는 호스트 논리 소자(1502)에 결합될 수 있다. 다양한 실시예에서, 호스트 논리 소자(1506)는 마이크로컨트롤러, 디지털 신호 처리기 또는 범용 마이크로프로세서일 수 있다. 다양한 실시예에서, 호스트 논리 소자(1506)는 프로세서 코어(1508) 또는 복수의 프로세서 코어(1508)를 구비할 수 있다.
다양한 실시예에서, 시스템(1500)은, 메모리 소자(1502)와 호스트 논리 소자(1506)를 전기적으로 연결시키는 것을 포함하여, 메모리 소자(1502)와 호스트 논리 소자(1506)를 작동 결합시키기 위한 호스트 논리 소자 버스(1510)를 포함할 수 있다. 다양한 실시예에서, 호스트 논리 소자 버스(1510)는 메모리 소자(1502)와 호스트 논리 소자(1506) 양자가 장착되는 기판 상에 배치될 수 있다.
다양한 실시예에서, 시스템(1500)은 하나 이상의 네트워크 및/또는 임의의 다른 적합한 장치와 통신하기 위한 시스템(1500)용 인터페이스를 제공하기 위해 통신 인터페이스(1514)[호스트 논리 소자 버스(1510)에 결합]를 더 구비할 수 있다. 통신 인터페이스(1514)는 임의의 적합한 하드웨어 및/또는 펌웨어를 구비할 수 있다. 일 실시예의 통신 인터페이스(1514)는 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 구비할 수 있다. 무선 통신을 위해, 일 실시예의 통신 인터페이스(1514)는 하나 이상의 안테나(도시되지 않음)를 사용할 수 있다.
본 명세서에서 임의의 복수 및/또는 단수적인 용어의 사용에 관하여, 당업자는 내용 및/또는 적용에 맞게 복수를 단수로 및/또는 단수를 복수로 해석할 수도 있다. 다양한 단수/복수 치환이 본 명세서에서 명료함을 위해 분명히 제시될 수 있다.
당업자는 일반적으로 본 명세서에서 특히 청구범위(예를 들면, 청구범위의 본체)에서 사용되는 용어는 일반적으로 "개방형" 용어로서 의도됨을 알 것이다[예를 들어, "구비하는(including)"이라는 용어는 "구비하지만 그것에 한정되지 않는"으로 해석되어야 하며, "갖는"다는 용어는 "적어도 갖는(having at least)"으로 해석되어야 하고, "구비한다(includes)"는 용어는 "구비하지만 그것에 한정되지 않는"으로 해석되어야 한다]. 당업자는 또한 특정 번호의 소개되는 청구항 기재가 의도될 경우 이러한 의도는 청구항에 명확히 기재될 것이며 이러한 기재가 없으면 그러한 의도가 전혀 없는 것임을 알 것이다. 예로서, 이해를 돕기 위해, 하기 청구범위는 청구항 기재를 소개하기 위해 도입구 "적어도 하나" 및 "하나 이상"의 사용을 포함할 수 있다. 그러나, 이러한 구의 사용은 부정관사 "a" 또는 "an"에 의한 청구항 기재의 소개가 이러한 소개된 청구항 기재를 포함하는 임의의 특정한 청구항을 동일 청구항이 도입구 "하나 이상" 또는 "적어도 하나"와 "a" 또는 "an"과 같은 부정관사를 구비할 때에도(예를 들어, "a" 및/또는 "an"은 통상 "적어도 하나" 또는 "하나 이상"을 의미하는 것으로 해석되어야 함) 단 하나의 그러한 기재를 포함하는 발명으로 한정함을 의미하는 것으로 해석되지 않아야 하며, 이는 청구항 기재를 소개하기 위해 사용되는 정관사의 사용에 대해서도 마찬가지이다. 또한, 소개된 청구항 기재의 특정 번호가 명확히 기재되어도, 당업자는 이러한 기재가 통상 적어도 기재된 번호를 의미하는 것으로 해석되어야 함을 알 것이다(예를 들어, 다른 수식어가 없는 "두 개의 기재"와 같은 기재는 통상 적어도 두 개의 기재 또는 둘 이상의 기재를 의미함). 또한, "A, B 및 C 중 적어도 하나 등"과 같은 전통적 표현이 사용되는 경우에, 일반적으로 이러한 구조는 당업자가 전통적 표현을 이해할 것이라는 의미로 의도된다(예를 들어, "A, B 및 C 중 적어도 하나를 갖는 시스템"은 A만, B만, C만, A와 B를 함께, A와 C를 함께, B와 C를 함께, 및/또는 A, B, C를 함께 갖는 시스템을 포함하지만 그것에 한정되지 않을 것이다). "A, B 또는 C 중 적어도 하나 등"과 같은 전통적 표현이 사용되는 경우에, 일반적으로 이러한 구조는 당업자가 전통적 표현을 이해할 것이라는 의미로 의도된다(예를 들어, "A, B 또는 C 중 적어도 하나를 갖는 시스템"은 A만, B만, C만, A와 B를 함께, A와 C를 함께, B와 C를 함께, 및/또는 A, B, C를 함께 갖는 등의 시스템을 포함하지만 그것에 한정되지 않을 것이다). 또한 당업자는 명세서, 청구범위 또는 도면의 어디에서든 둘 이상의 선택적 용어를 제시하는 사실상 모든 이접(disjunctive) 단어 및/또는 구는 이들 용어 중 하나, 어느 하나 또는 둘 다를 포함할 가능성을 고려하는 것으로 이해되어야 함을 알 것이다. 예를 들어, "A 또는 B"라는 문구는 "A" 또는 "B" 또는 "A와 B"의 가능성을 포함하는 것으로 이해될 것이다.
다양한 동작이 실시예의 이해에 도움이 될 수 있는 방식으로 다수의 개별 동작으로 기술될 수 있지만, 기술 순서는 이들 동작이 순서 의존적임을 의미하는 것으로 간주되지 않아야 한다. 또한, 실시예들은 기술된 것보다 적은 수의 동작을 가질 수도 있다. 다수의 개별 동작의 기술은 모든 동작이 필요함을 의미하는 것으로 간주되지 않아야 한다.
또한, 본 발명의 특징 또는 태양이 마쿠쉬(Markush) 그룹 방식으로 기술되는 경우, 당업자는 본 발명이 마쿠쉬 그룹의 임의의 개별 부재 또는 부재들의 서브그룹의 관점으로도 기술됨을 알 것이다.
당업자라면 이해하듯이, 기술된 설명을 제공하는 관점에서와 같은 임의의 및 일체의 목적에 있어서, 본 명세서에 개시된 모든 범위 역시 임의의 및 일체의 가능한 서브범위(subrange) 및 이들 서브범위의 조합을 망라한다. 임의의 열거된 범위는 이 범위가 적어도 동등한 절반, 1/3, 1/4, 1/5, 1/10 등으로 분절됨을 충분히 기술하고 가능하게 하는 것으로 쉽게 이해될 수 있다. 비제한적인 예로서, 본 명세서에 기술된 각각의 범위는 하위 1/3, 중간 1/3 및 상위 1/3 등으로 쉽게 분절될 수 있다. 또한 당업자가 이해하듯이, "최대", "적어도", "초과", "미만" 등과 같은 모든 표현은 기재된 숫자를 포함하고, 전술했듯이 서브범위로 후속 분절될 수 있는 범위를 나타낸다. 마지막으로, 당업자가 이해하듯이, 범위는 각각의 개별 부재를 포함한다.
다양한 태양 및 실시예가 본 명세서에 기술되었지만, 다른 태양 및 실시예가 당업자에게 자명할 것이다. 본 명세서에 기술된 다양한 태양 및 실시예는 예시를 위한 것이지 제한적인 것으로 의도되지 않으며, 진정한 범위와 취지는 하기 청구범위에 의해 제공된다.
102: 패키지
104: 언더필 재료
108: 기판 또는 다른 패키지
110, 132: 솔더 조인트
112: 트레이스 또는 패드
116, 124, 134: 다이
118, 128: 와이어
120, 126: 캐리어 기판
122, 130: 봉입 재료
136: 재분배층

Claims (1)

  1. 기판 또는 제1 패키지와,
    상기 기판 또는 제1 패키지에 결합된 제2 패키지와,
    상기 기판 또는 제1 패키지에 제2 패키지를 결합시키는 복수의 솔더 조인트와,
    언더필 재료를 포함하는 전자 장치이며,
    상기 제2 패키지는 적어도 하나의 다이를 포함하고,
    실질적으로 모든 언더필 재료가 정확히 제2 패키지와 기판 또는 제1 패키지 사이의 갭을 벗어나지 않게 위치하고 상기 언더필 재료의 측면부가 제1 패키지의 가장자리와 실질적으로 동일 평면상에 있도록 상기 언더필 재료가 정확히 제2 패키지와 기판 또는 제1 패키지 사이의 영역의 전부가 아닌 일부에 배치되고,
    제1 그룹의 솔더 조인트와 제2 그룹의 솔더 조인트 사이에 있는 제3 그룹의 솔더 조인트가 언더필 재료와 실질적으로 접촉하지 않도록 상기 언더필 재료가 (a) 제1 그룹의 솔더 조인트의 측면을 완전히 둘러싸고 (b) 제2 그룹의 솔더 조인트의 측면을 완전히 둘러싸면서 제2 그룹 내의 솔더 조인트들 사이의 전체 공간에 걸처 배치되는 전자 장치.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8451620B2 (en) 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package
DE202011103481U1 (de) * 2011-07-20 2012-10-25 Wilo Se Überschlagsschutz für eine Anordnung eines Halbleiterbauelements auf einem Substrat
US9240387B2 (en) * 2011-10-12 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level chip scale package with re-workable underfill
US9123700B2 (en) 2012-01-06 2015-09-01 Micron Technology, Inc. Integrated circuit constructions having through substrate vias and methods of forming integrated circuit constructions having through substrate vias
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9287143B2 (en) 2012-01-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for package reinforcement using molding underfill
US9263412B2 (en) 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
DE102013103301B4 (de) 2012-04-13 2023-01-26 Samsung Electronics Co., Ltd. Elektronische Gehäuse-auf-Gehäuse-Vorrichtungen mit Abdichtungsschichten und Verfahren zum Herstellen derselben
DE102013109531B4 (de) * 2012-12-28 2021-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vorrichtung und Verfahren für eine Verpackungsverstärkung
KR102076050B1 (ko) 2013-03-29 2020-02-12 삼성전자주식회사 적층형 반도체 패키지
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9455211B2 (en) * 2013-09-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with openings in buffer layer
CN105097680B (zh) * 2014-05-16 2019-06-07 恩智浦美国有限公司 用于集成电路器件的保护性封装
US9925612B2 (en) * 2014-07-29 2018-03-27 Panasonic Intellectual Property Management Co., Ltd. Semiconductor component, semiconductor-mounted product including the component, and method of producing the product
KR102306673B1 (ko) * 2014-09-22 2021-09-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
DE102015104507B4 (de) * 2014-12-19 2022-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte Fan-Out-Struktur mit Öffnungen in einer Pufferschicht und deren Herstellungsverfahren
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
US9881903B2 (en) * 2016-05-31 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with epoxy flux residue
KR102694680B1 (ko) 2016-08-01 2024-08-14 삼성디스플레이 주식회사 전자 소자, 이의 실장 방법 및 이를 포함하는 표시 장치의 제조 방법
WO2019127448A1 (zh) * 2017-12-29 2019-07-04 华为技术有限公司 电子封装件、终端及电子封装件的加工方法
US11282812B2 (en) 2018-06-21 2022-03-22 Intel Corporation Thermal management solutions for stacked integrated circuit devices using jumping drops vapor chambers
US20190393131A1 (en) * 2018-06-21 2019-12-26 Intel Corporation Thermal management solutions for stacked integrated circuit devices using jumping drops vapor chambers
US10660216B1 (en) * 2018-11-18 2020-05-19 Lenovo (Singapore) Pte. Ltd. Method of manufacturing electronic board and mounting sheet
US10833050B1 (en) * 2019-05-22 2020-11-10 Lenovo (Singapore) Pte. Ltd. Interposer, electronic substrate, and method for producing electronic substrate
US11217499B2 (en) * 2019-06-21 2022-01-04 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
US11152226B2 (en) 2019-10-15 2021-10-19 International Business Machines Corporation Structure with controlled capillary coverage
CN115579300B (zh) * 2022-11-24 2023-03-28 河北北芯半导体科技有限公司 一种倒装芯片封装堆叠方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60172849A (ja) * 1984-02-03 1985-09-06 Nippon Telegr & Teleph Corp <Ntt> 無線チヤネル干渉検出方式
JPS60173849A (ja) 1984-02-20 1985-09-07 Fujitsu Ltd 半導体チツプの装着方法
US5128746A (en) * 1990-09-27 1992-07-07 Motorola, Inc. Adhesive and encapsulant material with fluxing properties
JPH11163049A (ja) * 1997-11-28 1999-06-18 Matsushita Electric Ind Co Ltd バンプ付電子部品の実装構造および実装方法
JP2000260819A (ja) 1999-03-10 2000-09-22 Toshiba Corp 半導体装置の製造方法
JP3532450B2 (ja) * 1999-04-15 2004-05-31 シャープ株式会社 Bga型半導体パッケージの実装構造およびその実装方法
US20020162679A1 (en) * 2001-05-04 2002-11-07 Nael Hannan Package level pre-applied underfills for thermo-mechanical reliability enhancements of electronic assemblies
JP3608536B2 (ja) * 2001-08-08 2005-01-12 松下電器産業株式会社 電子部品実装方法
US7323360B2 (en) * 2001-10-26 2008-01-29 Intel Corporation Electronic assemblies with filled no-flow underfill
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
JP2004031508A (ja) * 2002-06-24 2004-01-29 Nec Corp 光電気複合モジュールおよびそのモジュールを構成要素とする光入出力装置
US6800946B2 (en) * 2002-12-23 2004-10-05 Motorola, Inc Selective underfill for flip chips and flip-chip assemblies
DE112005003634T5 (de) * 2005-08-04 2008-06-12 Infineon Technologies Ag Ein integrierter Schaltungsbaustein und ein Verfahren zum Ausbilden eines integrierten Schaltungsbausteins
US7485502B2 (en) * 2006-01-31 2009-02-03 Stats Chippac Ltd. Integrated circuit underfill package system
TW200805613A (en) * 2006-06-22 2008-01-16 Alps Electric Co Ltd Mounting structure of electronic component
JP2008085264A (ja) * 2006-09-29 2008-04-10 Sumitomo Bakelite Co Ltd 半導体装置
JP2008146581A (ja) * 2006-12-13 2008-06-26 Texas Instr Japan Ltd メモリバス共有システム
JP2009004447A (ja) * 2007-06-19 2009-01-08 Toshiba Corp プリント回路板、電子機器、および半導体パッケージ
JP5222509B2 (ja) * 2007-09-12 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置
KR101373183B1 (ko) 2008-01-15 2014-03-14 삼성전자주식회사 3차원 어레이 구조를 갖는 메모리 장치 및 그것의 리페어방법
WO2009139153A1 (ja) * 2008-05-16 2009-11-19 住友ベークライト株式会社 半導体部品の製造方法および半導体部品
JP5099714B2 (ja) * 2009-04-27 2012-12-19 ルネサスエレクトロニクス株式会社 マルチチップモジュール
US20100301464A1 (en) * 2009-05-26 2010-12-02 Mohamad Ashraf Bin Mohd Arshad Asterisk pad
US8451620B2 (en) 2009-11-30 2013-05-28 Micron Technology, Inc. Package including an underfill material in a portion of an area between the package and a substrate or another package

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