CN110211931A - 一种三维封装结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维封装结构的制造方法，包括：在载片正面制作第一凹槽；将一个或多个第一芯片以背面为接触面贴在第一粘附层上，所述第一芯片的正面裸露有用于后续电连接的第一焊盘；在载片正面制作第一盲孔；在第一盲孔内壁制作第一绝缘层，进行填充形成第一金属导电柱；在第一芯片和载片的正面制作第一重布线层；在载片背面制作第二凹槽；将一个或多个第二芯片以背面为接触面贴在第二粘附层上，所述第二芯片的正面裸露有用于后续电连接的第三焊盘；在载片背面制作第二盲孔，使得第一金属导电柱底部从第二盲孔底部露出至背面；在第二盲孔内壁制作第二绝缘层，进行填充形成第二金属导电柱；以及在载片的背面制作第二重布线层。

Description

一种三维封装结构及其制造方法
技术领域
本发明涉及集成电路封装技术领域，更具体而言，本发明涉及一种三维封装结构及其制造方法。
背景技术
随着电子产品多功能化和小型化的发展，高密度微电子组装技术在新一代电子产品上逐渐成为主流。作为目前封装高密集成的主要方式，PoP(packageonpackage，层叠封装)得到越来越多的重视。芯片的堆叠是提高电子封装高密化的主要途径之一，PoP设计已经在业界得到比较广泛的开发和应用。目前，采用塑封(molding)工艺的扇出型封装的PoP解决方案在翘曲(warpage)控制方面非常困难，此外，由于有机塑封材料的大量使用，使得封装件的散热性较差。
中国专利申请CN103887279B公开了一种三维扇出型封装，如图1所示，采用芯片正面朝上的工艺，在载片上制作金属层，按芯片的排列位置开槽并按需要制作与其它封装单元互连的电极，改变扇出型晶圆级封装内部结构，增强刚性和热胀系数，改善整个晶圆的翘曲以及滑移、错位。塑封后在芯片正面进行重布线层制作，把芯片的焊盘进行扇出，形成第一层芯片电路。然后制作第二层芯片，重复芯片正面朝上的工艺，在第一个封装单元上表面粘贴芯片和金属层，形成与上一封装单元的连接；然后进行塑封工艺、钻孔、填充金属，再在第二层芯片上进行RDL制作；最后重复堆叠工艺形成多层芯片的堆叠，或在RDL层上制作凸点下金属层，形成完整的三维封装结构。该发明通过增加铜柱的占比来减小有机塑封材料的使用，从而达到减小翘曲的目的。
中国专利申请CN103887291B公开了一种POP封装结构，如图2所示，采用芯片正面朝上的工艺，在载片上制作金属层，按芯片排列位置开槽并按需要制作与其它封装单元互连的电极。塑封后在芯片正面进行重布线层制作，把芯片的焊盘进行扇出，形成第一层芯片电路。重复芯片正面朝上的工艺制作第二层芯片，在第一个封装单元上粘贴芯片和金属层，形成与上一封装单元的连接；再进行塑封、钻孔、填充金属，在第二层芯片上进行RDL制作；重复堆叠工艺形成多层芯片的堆叠，或在RDL层上制作凸点下金属层、植球；植球后将载片去除，在第一层芯片的背面制作背面再布线层，得到封装单元，最后封装单元进行堆叠，形成PoP封装结构。该发明通过增加铜柱的占比来减小有机塑封材料的使用，从而达到减小翘曲的目的。
然而，在以上描述的两件中国发明中，塑封材料仍然占据着相当的比重，且通过塑封材料、重布线层、介质层的层层堆叠最后形成封装单元，其散热性也难以保证。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种PoP封装结构及制造工艺，可以有效地改善翘曲，并显著提高封装件的散热性能。
针对现有技术中存在的问题，根据本发明的一个方面，提供一种三维封装结构的制造方法，包括：
在载片正面制作第一凹槽；
在第一凹槽底部制作第一粘附层；
将一个或多个第一芯片以背面为接触面贴在第一粘附层上，所述第一芯片的正面裸露有用于后续电连接的第一焊盘；
在所述第一凹槽内填充第一介质层；
在载片正面制作第一盲孔；
在第一盲孔内壁制作第一绝缘层，进行填充形成第一金属导电柱；
在第一芯片和载片的正面制作第一重布线层；
在载片背面制作第二凹槽，所述第二凹槽底部距离第一凹槽的底部特定距离；
在第二凹槽底部制作第二粘附层；
将一个或多个第二芯片以背面为接触面贴在第二粘附层上，所述第二芯片的正面裸露有用于后续电连接的第三焊盘；
在第二凹槽内填充第四介质层；
在载片背面制作第二盲孔，使得第一金属导电柱底部从第二盲孔底部露出至背面；
在第二盲孔内壁制作第二绝缘层，进行填充形成第二金属导电柱；以及
在载片的背面制作第二重布线层。
在本发明的一个实施例中，在第一芯片和载片的正面制作第一重布线层包括：
在载片正面覆盖第二介质层，并且在第二介质层上制作第一开口，露出第一焊盘和第一金属导电柱，在第二介质层上制作第一导电线路层，第一导电线路层与第一焊盘和第一金属导电柱实现电连通，在第一导电线路层上方覆盖第三介质层，第三介质层完全覆盖第一导电线路层。
在本发明的一个实施例中，在载片的背面制作第二重布线层包括：
在载片背面覆盖第五介质层，并且在第五介质层上制作第二开口，露出第三焊盘和第二金属导电柱，在第五介质层上制作第二导电线路层，第二导电线路层与第二金属导电柱和第三焊盘实现电连通，在第二导电线路层上方覆盖图形化的第六介质层。
在本发明的一个实施例中，三维封装结构的制造方法还包括在第六介质层上制作开口，露出第四焊盘，在第四焊盘上制作焊球，使得焊球与第二重布线层连接。
在本发明的一个实施例中，三维封装结构的制造方法还包括在第三介质层上制作第二焊盘，第二焊盘与第一焊盘和第一金属导电柱电连接。
在本发明的一个实施例中，在载片背面制作第二凹槽之前，减薄载片的背面至所需厚度。
根据本发明的另一个实施例，提供一种三维封装结构，包括：
载片；
嵌入在载片正面的第一凹槽内的第一芯片，所述第一芯片正面具有第一焊盘并且与载片的正面基本齐平；
嵌入在载片背面的第二凹槽内的第二芯片，所述第二芯片正面具有第三并且与载片的背面基本齐平；
第一重布线层，所述第一重布线层设置在第一芯片的第一焊盘以及载片的正面上并与第一芯片的第一焊盘形成电连接；
第二重布线层，所述第二重布线层设置在第二芯片的第三焊盘以及载片的背面上并与第二芯片的第三形成电连接；以及
贯穿载片的一个或多个导电柱，所述导电柱的一端与第一重布线层形成电连接，另一端与第二重布线层形成电连接。
在本发明的另一个实施例中，三维封装结构还包括设置在第二重布线层上的焊球和介质层，所述焊球与第二重布线层中的导电线路层形成电连接。
在本发明的另一个实施例中，三维封装结构还包括形成在第一重布线层上的第二焊盘，所述第二焊盘与第一焊盘和第一金属导电柱电连接。
根据本发明的又一个实施例，提供一种POP封装结构，包括：
第一三维封装结构；层叠在第一三维封装结构上的第二三维封装结构，其中第一三维封装结构的焊球焊接到所述第二三维封装结构的第二焊盘。
在本发明的实施例中，利用载片凹槽固定芯片，大大减少塑封料的使用，显著改善封装过程中的翘曲问题。封装单元的主体为载片，表面介质层很薄，塑封材料所占比重非常小，使封装单元具有优良的散热性能。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出现有技术的三维扇出型封装的截面示意图。
图2示出现有技术的3D封装结构的截面示意图。
图3示出根据本发明的一个实施例的3D封装结构300的横截面示意图。
图4A至4R示出根据本发明的一个实施例的3D封装结构的制造过程的截面图。
图5A至5S示出根据本发明的一个实施例的POP封装结构的制造过程的截面图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
本发明提出一种3D封装结构及制造方法，可以有效地改善翘曲，并显著提高封装件的散热性能。
图3示出根据本发明的一个实施例的3D封装结构300的横截面示意图。如图3所示，3D封装结构300包括载片101、嵌入在载片101正面的凹槽内的第一芯片104和嵌入在载片101背面的凹槽内的第二芯片116。
在本发明的一个实施例中，载片101可包括多种多样的半导体材料，如硅、锗、砷化镓、磷化铟、碳化硅等。可替代地，载片101也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。
在本发明的一个实施例中，第一芯片104和第二芯片116可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第一芯片104和第二芯片116可以分别为一个或多个，为多个芯片时，第一芯片104和第二芯片116可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个芯片可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。
第一芯片104的正面朝上，正面具有第一焊盘。第一芯片104的正面与载片101的正面基本齐平。第一芯片104的背面可通过粘结层固定在载片101正面的凹槽内。在第一芯片104与载片凹槽的间隙中可填充介质材料。
第一重布线层112设置在第一芯片104的第一焊盘以及载片101的正面上并与第一芯片104的第一焊盘形成电连接。第一重布线层112可包含一层或多层导电线路层以及设置在导电线路层之间的介质层。
第二芯片116的正面朝下，正面具有第三焊盘。第二芯片116的正面与载片101的背面基本齐平。第二芯片116的背面可通过粘结层固定在载片101背面的凹槽内。在第二芯片116与载片凹槽的间隙中可填充介质材料。
第二重布线层124设置在第二芯片116的第三焊盘以及载片101的背面上并与第二芯片116的第三焊盘形成电连接。第二重布线层124可包含一层或多层导电线路层以及设置在导电线路层之间的介质层。
3D封装结构300还可包括贯穿载片101的一个或多个导电柱121，导电柱121的一端与第一重布线层112形成电连接，另一端与第二重布线层124形成电连接。
3D封装结构300还可包括设置在第二重布线层124上的焊球127和介质层。焊球127与第二重布线层124中的导电线路层形成电连接。
图4A至4R示出根据本发明的一个实施例的3D封装结构的制造过程的截面图。
首先，如图4A所示，提供载片101，在载片101正面制作第一凹槽102。载片101可包括多种多样的半导体材料，如硅、锗、砷化镓、磷化铟、碳化硅等。可替代地，载片101也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。可通过干法或湿法刻蚀工艺制作第一凹槽102。第一凹槽102可以是梯形凹槽，也可以是垂直凹槽。
接下来，如图4B所示，在第一凹槽102底部制作第一粘附层103。
接下来，如图4C所示，将一个或多个第一芯片104正面朝上装贴在第一粘附层103上，第一芯片104正面裸露有用于后续电连接的第一焊盘105。第一芯片104正面与载片的正面基本齐平。在本发明的一个实施例中，第一芯片104可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第一芯片104可以为一个或多个，为多个芯片时，多个第一芯片104可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个第一芯片104可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。
接下来，如图4D所示，在第一凹槽102内填充第一介质层106。第二介质层106可以是有机树脂、半固化片等材料。第一介质层106可以通过滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式填充在第一凹槽102内。
接下来，如图4E所示，在载片101正面制作第一盲孔107。第一盲孔107的深度可以超过第一凹槽102的深度，也可以小于第一凹槽102的深度。
接下来，如图4F所示，在第一盲孔107内壁制作第一绝缘层108，然后填充形成第一金属导电柱109。
接下来，在第一芯片104和载片101的正面制作第一重布线层。具体而言，在载片101正面覆盖第二介质层110，并且在第二介质层110上制作第一开口111，露出第一焊盘105和第一金属导电柱109，如图4G所示。在第二介质层110上制作第一导电线路层112，第一导电线路层112与第一焊盘105和第一金属导电柱109实现电连通。然后在第一导电线路层112上方覆盖第三介质层113，第三介质层113完全覆盖第一导电线路层，如图4H所示。实际可根据需求制作多层导电线路和介质层，本实例仅以1层的情况举例。在本发明的具体实施例中，第一重布线层可以包括一层导电线路层和介质层，也可以包括多层导电线路层和介质层。
接下来，减薄载片101背面，至所需厚度，如图4I所示。在本发明的具体实施例中，可通过载片背面研磨工艺来减薄载片101，背面至第一金属导电柱109和第一粘附层103底部仍具有足够距离，以便进行后续的加工。
接下来，在载片101背面制作第二凹槽114，第二凹槽114底部距离第一凹槽102的底部仍有一定距离，如图4J所示。可通过干法或湿法刻蚀工艺制作第二凹槽114。第二凹槽114可以是梯形凹槽，也可以是垂直凹槽。
接下来，在第二凹槽114底部制作第二粘附层115，将一个或多个第二芯片116以背面为接触面置于第二粘附层115上，使得第二芯片116正面的第三焊盘117露出于载片101背面，如图4K所示。在本发明的一个实施例中，第二芯片116可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第二芯片116可以为一个或多个，为多个芯片时，多个第二芯片116可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个第二芯片116可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。
接下来，如图4L所示，在第二凹槽114内填充第四介质层118。第四介质层118可以是有机树脂、半固化片等材料。第四介质层118可以通过滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式填充在第二凹槽114内。
接下来，如图4M所示，在载片101背部指定区域制作第二盲孔119，使得第一金属导电柱109底部从第二盲孔119底部露出至背面。
接下来，如图4N所示，在第二盲孔119内壁覆盖第二绝缘层120，并且对第二盲孔119内部进行金属填充，形成第二金属导电柱121，第二金属导电柱121与第一金属导电柱109实现电连接。
接下来，在载片的背面制作第二重布线层。具体而言，如图4O所示，在载片101背面覆盖第五介质层122，并且在第五介质层122上制作第二开口123，露出第三焊盘117和第二金属导电柱121。接下来，如图4P所示，在第五介质层122上制作第二导电线路层124，第二导电线路层124与第二金属导电柱121和第三焊盘117实现电连通。然后，如图4Q所示，在第二导电线路层124上方覆盖图形化的第六介质层125，第六介质层125完全覆盖第二导电线路层并且在指定区域制作开口，露出第四焊盘126。实际可根据需求制作多层导电线路和介质层，本实例仅以1层的情况举例。在本发明的具体实施例中，第二重布线层可以包括一层导电线路层，也可以包括多层导电线路层。
接下来，如图4R所示，在第四焊盘126上制作焊球127，使得焊球127与第二重布线层124连接，并凸出于第六介质层125。
在本发明的上述实施例中，利用载片凹槽固定芯片，大大减少塑封料的使用，显著改善封装过程中的翘曲问题。封装单元的主体为载片，表面介质层很薄，塑封材料所占比重非常小，使封装单元具有优良的散热性能。
在本发明的一些实施例中，可将上述3D封装结构进行层叠形成POP封装结构。
图5A至5S示出根据本发明的一个实施例的POP封装结构的制造过程的截面图。
首先，如图5A所示，提供载片101，在载片101正面制作第一凹槽102。载片101可包括多种多样的半导体材料，如硅、锗、砷化镓、磷化铟、碳化硅等。可替代地，载片101也可由电学非导电材料、如玻璃、塑料、或蓝宝石晶片制成。可通过干法或湿法刻蚀工艺制作第一凹槽102。第一凹槽102可以是梯形凹槽，也可以是垂直凹槽。
接下来，如图5B所示，在第一凹槽102底部制作第一粘附层103。
接下来，如图5C所示，将一个或多个第一芯片104正面朝上装贴在第一粘附层103上，第一芯片104正面裸露有用于后续电连接的第一焊盘105。在本发明的一个实施例中，第一芯片104可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第一芯片104可以为一个或多个，为多个芯片时，多个第一芯片104可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个第一芯片104可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。
接下来，如图5D所示，在第一凹槽102内填充第一介质层106。第二介质层106可以是有机树脂、半固化片等材料。第一介质层106可以通过滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式填充在第一凹槽102内。
接下来，如图5E所示，在载片101正面制作第一盲孔107。第一盲孔107的深度可以超过第一凹槽102的深度，也可以小于第一凹槽102的深度。
接下来，如图5F所示，在第一盲孔107内壁制作第一绝缘层108，然后填充形成第一金属导电柱109。
接下来，在第一芯片104和载片101的正面制作第一重布线层。具体而言，在载片101正面覆盖第二介质层110，并且在第二介质层110上制作第一开口111，露出第一焊盘105和第一金属导电柱109，如图5G所示。在第二介质层110上制作第一导电线路层112，第一导电线路层112与第一焊盘105和第一金属导电柱109实现电连通。然后在第一导电线路层112上方覆盖第三介质层113，第三介质层113完全覆盖第一导电线路层并且在指定区域开口制作与第一焊盘105和第一金属导电柱109电连接的第二焊盘114，如图5H所示。实际可根据需求制作多层导电线路和介质层，本实例仅以1层的情况举例。在本发明的具体实施例中，第一重布线层可以包括一层导电线路层和介质层，也可以包括多层导电线路层和介质层。
接下来，减薄载片101背面，至所需厚度，如图5I所示。在本发明的具体实施例中，可通过载片背面研磨工艺来减薄载片101，背面至第一金属导电柱109和第一粘附层103底部仍具有足够距离，以便进行后续的加工。
接下来，在载片101背面制作第二凹槽115，第二凹槽115底部距离第一凹槽102的底部仍有一定距离，如图5J所示。可通过干法或湿法刻蚀工艺制作第二凹槽115。第二凹槽115可以是梯形凹槽，也可以是垂直凹槽。
接下来，在第二凹槽115底部制作第二粘附层116，将一个或多个第二芯片117以背面为接触面置于第二粘附层116上，使得第二芯片117正面的第三焊盘118露出于载片101背面，如图5K所示。在本发明的一个实施例中，第二芯片117可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第二芯片117可以为一个或多个，为多个芯片时，多个第二芯片117可以为同类芯片(例如，都是逻辑运算芯片)，也可以为非同类芯片。多个第二芯片117可以设置在一个芯片槽内，也可以设置在多个分离的芯片槽内。
接下来，如图5L所示，在第二凹槽115内填充第四介质层119。第四介质层119可以是有机树脂、半固化片等材料。第四介质层119可以通过滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式填充在第二凹槽114内。
接下来，如图5M所示，在载片101背部指定区域制作第二盲孔120，使得第一金属导电柱109底部从第二盲孔119底部露出至背面。
接下来，如图5N所示，在第二盲孔120内壁覆盖第二绝缘层121，并且对第二盲孔120内部进行金属填充，形成第二金属导电柱122，第二金属导电柱122与第一金属导电柱109实现电连接。
接下来，在载片的背面制作第二重布线层。具体而言，如图5O所示，在载片101背面覆盖第五介质层123，并且在第五介质层123上制作第二开口124，露出第三焊盘118和第二金属导电柱122。接下来，如图5P所示，在第五介质层123上制作第二导电线路层125，第二导电线路层125与第二金属导电柱122和第三焊盘118实现电连通。然后，如图5Q所示，在第二导电线路层125上方覆盖图形化的第六介质层126，第六介质层126完全覆盖第二导电线路层并且在指定区域制作开口，露出第四焊盘127。实际可根据需求制作多层导电线路和介质层，本实例仅以1层的情况举例。在本发明的具体实施例中，第二重布线层可以包括一层导电线路层，也可以包括多层导电线路层。
接下来，如图5R所示，在第四焊盘127上制作焊球128，使得焊球128与第二重布线层125连接，并凸出于第六介质层126。
然后，将制作好的第一封装体201和第二封装体202堆叠焊接，得到最后的三维封装结构，如图5S所示，其中第一封装体201在下方，第二封装体202的焊球连接第一封装体201顶部的焊盘。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种三维封装结构的制造方法，包括：
在载片正面制作第一凹槽；
在第一凹槽底部制作第一粘附层；
将一个或多个第一芯片以背面为接触面贴在第一粘附层上，所述第一芯片的正面裸露有用于后续电连接的第一焊盘；
在所述第一凹槽内填充第一介质层；
在载片正面制作第一盲孔；
在第一盲孔内壁制作第一绝缘层，进行填充形成第一金属导电柱；
在第一芯片和载片的正面制作第一重布线层；
在载片背面制作第二凹槽，所述第二凹槽底部距离第一凹槽的底部特定距离；
在第二凹槽底部制作第二粘附层；
将一个或多个第二芯片以背面为接触面贴在第二粘附层上，所述第二芯片的正面裸露有用于后续电连接的第三焊盘；
在第二凹槽内填充第四介质层；
在载片背面制作第二盲孔，使得第一金属导电柱底部从第二盲孔底部露出至背面；
在第二盲孔内壁制作第二绝缘层，进行填充形成第二金属导电柱；以及
在载片的背面制作第二重布线层。
2.如权利要求1所述的三维封装结构的制造方法，其特征在于，在第一芯片和载片的正面制作第一重布线层包括：
在载片正面覆盖第二介质层，并且在第二介质层上制作第一开口，露出第一焊盘和第一金属导电柱，在第二介质层上制作第一导电线路层，第一导电线路层与第一焊盘和第一金属导电柱实现电连通，在第一导电线路层上方覆盖第三介质层，第三介质层完全覆盖第一导电线路层。
3.如权利要求2所述的三维封装结构的制造方法，其特征在于，在载片的背面制作第二重布线层包括：
在载片背面覆盖第五介质层，并且在第五介质层上制作第二开口，露出第三焊盘和第二金属导电柱，在第五介质层上制作第二导电线路层，第二导电线路层与第二金属导电柱和第三焊盘实现电连通，在第二导电线路层上方覆盖图形化的第六介质层。
4.如权利要求3所述的三维封装结构的制造方法，其特征在于，还包括在第六介质层上制作开口，露出第四焊盘，在第四焊盘上制作焊球，使得焊球与第二重布线层连接。
5.如权利要求4所述的三维封装结构的制造方法，其特征在于，还包括在第三介质层上制作第二焊盘，第二焊盘与第一焊盘和第一金属导电柱电连接。
6.如权利要求1所述的三维封装结构的制造方法，其特征在于，在载片背面制作第二凹槽之前，减薄载片的背面至所需厚度。
7.一种三维封装结构，包括：
载片；
嵌入在载片正面的第一凹槽内的第一芯片，所述第一芯片正面具有第一焊盘并且与载片的正面基本齐平；
嵌入在载片背面的第二凹槽内的第二芯片，所述第二芯片正面具有第三并且与载片的背面基本齐平；
第一重布线层，所述第一重布线层设置在第一芯片的第一焊盘以及载片的正面上并与第一芯片的第一焊盘形成电连接；
第二重布线层，所述第二重布线层设置在第二芯片的第三焊盘以及载片的背面上并与第二芯片的第三形成电连接；以及
贯穿载片的一个或多个导电柱，所述导电柱的一端与第一重布线层形成电连接，另一端与第二重布线层形成电连接。
8.如权利要求7所述的三维封装结构，其特征在于，还包括设置在第二重布线层上的焊球和介质层，所述焊球与第二重布线层中的导电线路层形成电连接。
9.如权利要求8所述的三维封装结构，其特征在于，还包括形成在第一重布线层上的第二焊盘，所述第二焊盘与第一焊盘和第一金属导电柱电连接。
10.一种POP封装结构，包括：
第一三维封装结构；层叠在第一三维封装结构上的第二三维封装结构，其中第一三维封装结构和第二三维封装结构是如权利要求9所述的三维封装结构，并且所述第一三维封装结构的焊球焊接到所述第二三维封装结构的第二焊盘。
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