CN110335859A - 一种基于tsv的多芯片的封装结构及其制备方法 - Google Patents

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Abstract

本发明涉及芯片封装领域，具体涉及一种基于TSV的多芯片的封装结构及其制备方法，多芯片封装结构包括互连结构；第一芯片，设置在互连结构上；转接板，设置在互连结构上，转接板与第一芯片位于互连结构上的同一侧，转接板的厚度大于第一芯片；第二芯片，第二芯片设置在转接板上，且与互连结构相对设置；以及，封装层。通过设置互连结构与转接板，转接板具有一定厚度，且第二芯片安装在转接板上，使得第一芯片与第二芯片可以处于两个不同高度的平面上，从而实现了多芯片之间的三维封装，与现有技术相比，本发明提供的封装结构中，第一芯片与第二芯片的尺寸之和不必再受限于互连结构平面尺寸的大小，从而扩展了芯片封装结构的多元化发展。

Description

一种基于TSV的多芯片的封装结构及其制备方法
技术领域
本发明涉及芯片封装领域，具体涉及一种基于TSV的多芯片的封装结构及其制备方法。
背景技术
随着电子产品向小型化、高性能、高可靠等方向发展，系统集成度也日益提高，以硅通孔(Through Silicon Via，TSV)为核心的2.5D/3D集成技术已经被广泛认为是未来高密度封装领域的主导技术，与传统的2D封装相比，基于TSV的2.5D封装使多个芯片在转接板上直接实现互连，大大缩短了走线长度，降低了信号延迟与损耗。
现在的基于TSV的封装结构，通常都是直接在一块硅衬底上即设置TSV阵列，同时又在硅衬底的上下表面进行布线形成互连层从而组装成TSV转接板，TSV转接板作为封装载体，通过将芯片直接并排放置或堆叠放置在该封装载体上即可实现多芯片之间的互连，其中硅通孔阵列实现穿过硅衬底的垂直互连，互连层则提供顶部与底部芯片间不同间距TSV的水平互连。
在这样设置的多芯片封装结构中，由于互连层大小的限制，故要求集成在TSV转接板上的芯片的尺寸之和需小于TSV转接板的尺寸，从而导致芯片的尺寸选择会受到限制，不利于芯片封装的多元化发展。
发明内容
因此，本发明要解决的技术问题在于克服现有技术中的多芯片封装结构中，由于互连层大小的限制，要求集成在TSV转接板上的芯片的尺寸之和需小于TSV转接板的尺寸，从而导致芯片的尺寸选择会受到限制，不利于芯片封装的多元化发展的缺陷，从而提供一种基于TSV的多芯片封装结构及其制备方法。
为解决上述技术问题，本发明采用的技术方案为：
一种基于TSV的多芯片封装结构，包括：
互连结构，其上布设有互连线；
第一芯片，其设置在所述互连结构上且与所述互连结构电连接；
转接板，其上开设有TSV阵列，所述TSV孔内填充有导电金属，所述转接板设置在互连结构上且与所述互连结构电连接，所述转接板与所述第一芯片位于所述互连结构上的同一侧，所述转接板的厚度大于所述第一芯片；
第二芯片，所述第二芯片设置在所述转接板上，且与所述互连结构相对设置，所述第二芯片与所述转接板电连接；以及，
封装层，设置在互连结构上，用于对所述转接板、第一芯片以及第二芯片进行封装。
进一步的，所述互连结构包括介质层，以及布设在所述介质层的互连线。
进一步的，所述第二芯片的长和/或宽均大于所述转接板，所述多芯片封装结构还包括第三芯片，所述第三芯片设置在所述第二芯片上且与所述第二芯片电连接，所述第三芯片位于所述第二芯片的靠近所述互连结构的一侧。
进一步的，所述TSV转接板与所述互连结构、所述第一芯片与所述TSV转接板、所述第一芯片与所述第二芯片、所述第三芯片与所述互连结构之间通过焊球或凸块连接。
进一步的，所述封装层包括至少两层塑封绝缘层。
进一步的，所述互连结构上还设置有用于实现所述多芯片封装结构与其他元件电连接的凸点结构。
本发明还提供了一种多芯片封装结构的制备方法，包括以下步骤：
在铺设有键合层的载片上依次布设互连结构、第一芯片、转接板、第二芯片以及第三芯片，之后对其进行塑封以形成封装层，再将载片以及键合层与互连结构剥离，并在互连结构上制造凸点结构。
进一步的，所述塑封的次数为至少一次。
进一步的，在塑封后还包括通过研磨、化学腐蚀或UV光照对所述封装层进行平坦化以及降低塑封高度的步骤。
进一步的，所述剥离步骤采用解键合工艺。
本发明技术方案，具有如下优点：
1.本发明提供的基于TSV的多芯片封装结构，通过设置互连结构与转接板，其中互连线布设在互连结构上，TSV阵列设置在转接板上，从而使得TSV阵列与互连线分离，通过在互连结构上设置第一芯片，在转接板上设置第二芯片，且第一芯片与互连结构电连接，第二芯片与转接板电连接，互连结构与转接板电连接，从而使得第一芯片与第二芯片仍能通过转接板与互连结构之间的配合实现互连，但是，在本发明中，转接板仅起到导通电路的作用，且转接板的存在，使得第一芯片与第二芯片可以处于两个不同高度的平面上，从而实现了多芯片之间的三维封装，与现有技术相比，本发明提供的封装结构中，第一芯片与第二芯片的尺寸之和不必再受限于互连结构平面尺寸的大小，从而扩展了芯片封装结构的多元化发展。
2.本发明提供的基于TSV的多芯片封装结构，通过将第二芯片的长和/宽设置为大于转接板，并在第二芯片上设置第三芯片，这样设置使得在转接板厚度方向上的空间也能够得到应用，从而使得封装结构能够更紧凑。
3.本发明提供的制备方法，通过先在载板及键合层上布设互连结构、第一芯片、转接板、第二芯片以及第三芯片并塑封，形成塑封层后再将载片以及键合层与互连结构剥离，并在互连结构上制造凸点结构。这样设置，在制备过程中，由于载板及键合层为平面结构，相比起凸点结构的弧形表面，在载板与键合层上进行芯片及转接板的布设能够更稳当，在一定程度上降低了封装难度。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例1中的基于TSV的多芯片封装结构的结构示意图；
图2是本发明实施例1中的载板、键合层以及互连结构的装配示意图；
图3是本发明实施例1中的载板、键合层、互连结构、第一芯片以及转接板的装配示意图；
图4是本发明实施例1中的载板、键合层、互连结构、第一芯片、转接板、第二芯片以及第三芯片的装配示意图；
图5是本发明实施例1中的载板、键合层、互连结构、第一芯片、转接板、第二芯片、第三芯片以及封装层的装配示意图。
附图标记：
1、互连结构；101、介质层；102、互连线；2、第一芯片；3、转接板；31、TSV阵列；4、第二芯片；5、封装层；6、凸点结构；7、焊球；8、第三芯片；9、载板；10、键合层。
具体实施方式
提供下述实施例是为了更好地进一步理解本发明，并不局限于所述最佳实施方式，不对本发明的内容和保护范围构成限制，任何人在本发明的启示下或是将本发明与其他现有技术的特征进行组合而得出的任何与本发明相同或相近似的产品，均落在本发明的保护范围之内。
实施例中未注明具体实验步骤或条件者，按照本领域内的文献所描述的常规实验步骤的操作或条件即可进行。所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规试剂产品。
实施例1
如图1所示，本实施例涉及一种基于TSV的多芯片封装结构，包括互连结构1、第一芯片2、转接板3、第二芯片4、封装层5以及凸点结构6。
其中，第一芯片2及转接板3均安装在互连结构1上，且第一芯片2与转接板3位于互连结构1上的同一侧；第二芯片4安装在转接板3上，第二芯片4与互连结构1相对设置；封装层5设置在互连结构1上，封装层5用于对第一芯片2、转接板3以及第二芯片4进行塑封；凸点结构6设置在互连结构1上，且位于与第一芯片2相背的一侧，凸点结构6用于实现封装结构与其他元件的电连接。
具体的，互连结构1包括介质层101以及布设在介质层101内的互连线102，介质层101为多层介质沉积结构(图中未示出)，在本实施例中，介质层101由氧化硅制成，在其他实施例中，介质层101也可以由氮化硅、PBO、光敏类有机材质、非光敏类有机材质制成。互连线102通过刻蚀布设在介质层101内，互连线102可以布设多层，互连结构1也可称为重布线层。
第一芯片2上具有焊盘，第一芯片2的焊盘与互连结构1的互连线102通过焊球7实现电连接，从而实现第一芯片2与互连结构1的电连接，在其他实施例中，焊球7也可以换成凸块，焊球7与凸块的材质为导电金属，如铜、锡、镍或金。
转接板3为硅板，转接板3上开设有TSV阵列31，TSV阵列31内填充有导电金属，转接板3上的TSV通孔处的导电金属与互连结构1上的互连线102通过焊球7实现电连接从而实现转接板3与互连结构1的电连接，转接板3的厚度大于第一芯片2，在其他实施例中，焊球7也可由凸块替代。
第二芯片4与转接板3电连接，第二芯片4上也具有焊盘，第二芯片4上的焊盘与转接板3上的导电金属通过焊球7实现电连接，从而实现第二芯片4与转接板3的电连接，即第一芯片2与第二芯片4通过互连结构1与转接板3的配合实现互连，在其他实施例中，焊球7也可由凸块替代。
封装层5位于互连结构1的布设转接板3及第一芯片2的一侧，且封装层5填满第一芯片2、第二芯片4以及转接板3与互连结构1表面之间的间隙，封装层5用于对转接板3、第一芯片2以及第二芯片4进行塑封。在本实施例中，封装层5采用环氧树脂制成，在其他实施例中，封装层5也可使用酚醛树脂制成。在本实施例中，封装层5包括一层塑封绝缘层，在其他实施例中，封装层5也可以设置为两层封装层5或三层封装层5，即封装层5可经由多次塑封完成。
通过设置互连结构1与转接板3，其中互连线102布设在互连结构1上，TSV阵列31设置在转接板3上，从而使得TSV阵列31与互连线102分离，通过在互连结构1上设置第一芯片2，在转接板3上设置第二芯片4，且第一芯片2与互连结构1电连接，第二芯片4与转接板3电连接，互连结构1与转接板3电连接，从而使得第一芯片2与第二芯片4仍能通过转接板3与互连结构1之间的配合实现互连，同时，转接板3的存在，使得第一芯片2与第二芯片4可以处于两个不同高度的平面上，从而实现了多芯片之间的三维封装，进而使得第一芯片2与第二芯片4的尺寸之和不必再受限于互连结构1平面尺寸的大小，从而扩展了芯片封装结构的多元化发展。
为进一步提高封装结构的紧凑性，在本实施例中，将第二芯片4的长设置为大于转接板3，且第二芯片4上还设置有第三芯片8，第三芯片8位于第二芯片4与互连结构1之间，第三芯片8上设置有焊盘，第三芯片8通过焊球7或凸块与第二芯片4实现电连接，这样设置，使得在转接板3的厚度方向上的空间也能得到利用，从而使得封装结构能够更加紧凑，在其他实施例中，也可以是将第二芯片4的宽设置为大于转接板3，或者第二芯片4的长及宽均大于转接板3。
本实施例的制备方法如下所述：
结合图2-5，首先先在介质层101上刻蚀并布线以制备得到互连结构1，在硅板上开设通孔并填充导电金属以得到转接板3，然后通过键合的方式将互连结构1安装在载片上，互连结构1与载片间形成键合层10，然后依次通过焊接或电镀或植球的方式将第一芯片2、转接板3、第二芯片4以及第三芯片8依次进行布设，然后在互连结构1上进行塑封得到封装层5，之后通过研磨、化学腐蚀或UV光照等工艺对封装层5进行平坦化并降低封装层5的高度，最后通过解键合工艺将键合层10以及载片从互连结构1上剥离，同时通过电镀或植球工艺的方式在互连结构1的互连线102上制造出凸点结构6。
通过先在载板9及键合层10上布设互连结构1、第一芯片2、转接板3、第二芯片4以及第三芯片8并塑封，形成塑封层后再将载片以及键合层10与互连结构1剥离，并在互连结构1上制造凸点结构6。这样设置，在制备过程中，由于载板9及键合层10为平面结构，相比起凸点结构6的弧形表面，在载板9与键合层10上进行芯片及转接板3的布设能够更稳当，在一定程度上降低了封装难度。同时，由于互连结构1上的互连线102是在安装芯片之前刻蚀形成的，避免了在刻蚀布线的过程中损坏芯片的情况发生。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种基于TSV的多芯片封装结构，其特征在于，包括：
互连结构(1)，其上布设有互连线(102)；
第一芯片(2)，其设置在所述互连结构(1)上且与所述互连结构(1)电连接；
转接板(3)，其上开设有TSV阵列(31)，所述TSV孔内填充有导电金属，所述转接板(3)设置在互连结构(1)上且与所述互连结构(1)电连接，所述转接板(3)与所述第一芯片(2)位于所述互连结构(1)上的同一侧，所述转接板(3)的厚度大于所述第一芯片(2)；
第二芯片(4)，所述第二芯片(4)设置在所述转接板(3)上，且与所述互连结构(1)相对设置，所述第二芯片(4)与所述转接板(3)电连接；以及，
封装层(5)，设置在互连结构(1)上，用于对所述转接板(3)、第一芯片(2)以及第二芯片(4)进行封装。
2.根据权利要求1所述的多芯片封装结构，其特征在于，所述互连结构(1)包括介质层(101)，以及布设在所述介质层(101)的互连线(102)。
3.根据权利要求1所述的多芯片封装结构，其特征在于，所述第二芯片(4)的长和/或宽均大于所述转接板(3)，所述多芯片封装结构还包括第三芯片(8)，所述第三芯片(8)设置在所述第二芯片(4)上且与所述第二芯片(4)电连接，所述第三芯片(8)位于所述第二芯片(4)的靠近所述互连结构(1)的一侧。
4.根据权利要求3所述的多芯片封装结构，其特征在于，所述TSV转接板(3)与所述互连结构(1)、所述第一芯片(2)与所述TSV转接板(3)、所述第一芯片(2)与所述第二芯片(4)、所述第三芯片(8)与所述互连结构(1)之间通过焊球(7)或凸块连接。
5.根据权利要求1所述的多芯片封装结构，其特征在于，所述封装层(5)包括至少两层塑封绝缘层。
6.根据权利要求1所述的多芯片封装结构，其特征在于，所述互连结构(1)上还设置有用于实现所述多芯片封装结构与其他元件电连接的凸点结构(6)。
7.一种如权利要求1-6中任一项所述的多芯片封装结构的制备方法，其特征在于，包括以下步骤：
在铺设有键合层(10)的载片上依次布设互连结构(1)、第一芯片(2)、转接板(3)、第二芯片(4)以及第三芯片(8)，之后对其进行塑封以形成封装层(5)，再将载片以及键合层(10)与互连结构(1)剥离，并在互连结构(1)上制造凸点结构(6)。
8.根据权利要求7所述的制备方法，其特征在于，所述塑封的次数为至少一次。
9.根据权利要求8所述的制备方法，其特征在于，在塑封后还包括通过研磨、化学腐蚀或UV光照对所述封装层(5)进行平坦化以及降低塑封高度的步骤。
10.根据权利要求7-9中任一项所述的制备方法，其特征在于，所述剥离步骤采用解键合工艺。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111415927A (zh) * 2020-05-19 2020-07-14 华进半导体封装先导技术研发中心有限公司 封装结构及其制备方法
WO2021018014A1 (zh) * 2019-07-29 2021-02-04 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法
CN112911798A (zh) * 2021-01-18 2021-06-04 维沃移动通信有限公司 主板结构和电子设备
CN113192924A (zh) * 2021-04-27 2021-07-30 维沃移动通信有限公司 电路板封装结构、封装方法和电子设备
CN114937633A (zh) * 2022-07-25 2022-08-23 成都万应微电子有限公司 一种射频芯片系统级封装方法及射频芯片系统级封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130181354A1 (en) * 2012-01-12 2013-07-18 Broadcom Corporation Semiconductor Interposer Having a Cavity for Intra-Interposer Die
CN108598046A (zh) * 2018-04-19 2018-09-28 苏州通富超威半导体有限公司 芯片的封装结构及其封装方法
CN208923115U (zh) * 2018-11-30 2019-05-31 华进半导体封装先导技术研发中心有限公司 一种微波多芯片组件的封装结构
CN210120135U (zh) * 2019-07-29 2020-02-28 上海先方半导体有限公司 一种基于tsv的多芯片封装结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842798B2 (en) * 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
US9412661B2 (en) * 2012-11-21 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming package-on-package structure
US9651751B1 (en) * 2016-03-10 2017-05-16 Inphi Corporation Compact optical transceiver by hybrid multichip integration
CN106558574A (zh) * 2016-11-18 2017-04-05 华为技术有限公司 芯片封装结构和方法
CN110335859B (zh) * 2019-07-29 2024-04-05 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130181354A1 (en) * 2012-01-12 2013-07-18 Broadcom Corporation Semiconductor Interposer Having a Cavity for Intra-Interposer Die
CN108598046A (zh) * 2018-04-19 2018-09-28 苏州通富超威半导体有限公司 芯片的封装结构及其封装方法
CN208923115U (zh) * 2018-11-30 2019-05-31 华进半导体封装先导技术研发中心有限公司 一种微波多芯片组件的封装结构
CN210120135U (zh) * 2019-07-29 2020-02-28 上海先方半导体有限公司 一种基于tsv的多芯片封装结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021018014A1 (zh) * 2019-07-29 2021-02-04 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法
CN111415927A (zh) * 2020-05-19 2020-07-14 华进半导体封装先导技术研发中心有限公司 封装结构及其制备方法
CN112911798A (zh) * 2021-01-18 2021-06-04 维沃移动通信有限公司 主板结构和电子设备
CN113192924A (zh) * 2021-04-27 2021-07-30 维沃移动通信有限公司 电路板封装结构、封装方法和电子设备
CN114937633A (zh) * 2022-07-25 2022-08-23 成都万应微电子有限公司 一种射频芯片系统级封装方法及射频芯片系统级封装结构

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