CN111415927A - 封装结构及其制备方法 - Google Patents

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Abstract

本发明涉及封装技术领域,具体涉及一种封装结构及其制备方法,封装结构包括:第一基板,其上设有至少一个第一芯片和第一器件,且第一芯片的高度大于第一器件的高度;第二基板,电连接于第一基板的上方,第二基板上设有开口,且第二基板靠近第一器件的表面上设有第二器件;散热装置,设于开口处。由于第一基板上设置的第一芯片的功率较大,第一芯片的高度相比第一器件的高度较高,使得在第一基板与第二基板之间的纵向空间存在额外的空间,通过设置第二基板,且第二基板上设置第二器件,能够充分利用第一基板与第二基板的纵向空间,满足高密度封装的需求。

Description

封装结构及其制备方法
技术领域
本发明涉及封装技术领域,具体涉及一种封装结构及其制备方法。
背景技术
对于功率较大的芯片,通常采用倒装的方式电连接在基板上,并在上方设置散热盖进行散热,保证芯片的正常使用。如图1所示,现有的带散热盖5的倒装封装结构,一般是底部设置底部基板1,底部基板1上贴装有倒装芯片2和一些表贴器件3,通过底部基板1的下表面上设置的锡球4与其他结构实现电连接,在底部基板1上面设置散热盖5,散热盖5的主要作用是将倒装芯片2产生的热量传导出去。由于该结构中的倒装芯片2功率较大,厚度远远大于表贴器件3的厚度,使得在散热盖5贴装在倒装芯片2的背面上后,纵向上会形成多余的未被利用的空间,造成空间的浪费。
发明内容
因此,本发明要解决的技术问题在于克服现有技术中的带散热盖的倒装封装结构纵向上存在未被利用的空间的缺陷,从而提供一种能够充分利用纵向空间的封装结构及其制备方法。
为了解决上述问题,本发明第一方面提供了一种封装结构,包括:
第一基板,其上设有至少一个第一芯片和第一器件,且所述第一芯片的高度大于所述第一器件的高度;
第二基板,电连接于所述第一基板的上方,所述第二基板上设有开口,且所述第二基板靠近所述第一器件的表面上设有第二器件;
散热装置,设于所述开口处。
进一步地,所述开口正对所述第一芯片设置。
进一步地,所述第一芯片的面积、所述散热装置的面积、所述开口的面积依次增大。
进一步地,所述散热装置通过散热胶设于所述第一芯片远离所述第一基板的表面上。
进一步地,所述散热装置为单片式散热盖。
进一步地,所述第一芯片为倒装芯片,所述第一器件包括被动元件;
和/或,
所述第二器件包括第二芯片和/或被动元件。
进一步地,所述第一基板和所述第二基板通过至少两个第一电连接装置电连接;
和/或,
所述第一基板和所述第二基板的其中之一远离其中之另一的表面上设有至少一个第二电连接装置。
进一步地,所述第一电连接装置和/或所述第二电连接装置为锡球。
本发明第二方面提供了一种封装结构的制备方法,包括:
对第一基板表面贴装;
对第二基板表面贴装;
翻转第二基板,使所述第二基板的贴装面与所述第一基板的贴装面相对设置,并电连接在一起;
在第二基板的开口处进行散热装置的贴装工艺。
进一步地,在所述“在第二基板的开口处进行散热装置的贴装工艺”之后还包括:
对第一基板背离所述第二基板的表面进行植球工艺。
本发明技术方案,具有如下优点:
1.本发明提供的封装结构,包括:第一基板,其上设有至少一个第一芯片和第一器件,且所述第一芯片的高度大于所述第一器件的高度;第二基板,电连接于所述第一基板的上方,所述第二基板上设有开口,且所述第二基板靠近所述第一器件的表面上设有第二器件;散热装置,设于所述开口处。
由于第一基板上设置的第一芯片的功率较大,第一芯片的高度相比第一器件的高度较高,使得在第一基板与第二基板之间的纵向空间存在额外的空间,通过设置第二基板,且第二基板上设置第二器件,能够充分利用第一基板与第二基板的纵向空间,通过在第二基板上设置开口,开口处设置散热装置,能够保证对第一芯片、第一器件和第二器件的散热,保证正常使用,同时,由于第一基板和第二基板上均可以设置器件,防止了现有技术中的封装结构中均是将器件设置在第一基板上,导致的第一基板的叠层数量和布线难度大大增加,进而大大增加了成本的问题;在使用时,也可以是不减少第一基板上的器件数量,而是在第二基板上增设器件,保证了高密度封装结构的需求。
2.本发明提供的封装结构,由于第一芯片的高度较高,功率较大,通过将开口正对第一芯片设置,使得第一芯片的安装空间能够保证,如第一芯片的高度若比第一基板和第二基板的纵向空间还大时,可以将第一芯片插设于开口中,同时,通过将开口正对第一芯片设置,即是将散热装置正对第一芯片设置,能够保证对功率较大的第一芯片的散热,保证第一芯片的长期正常使用。
3.本发明提供的封装结构,通过将散热装置的面积设置为大于第一芯片的面积,能够满足散热装置对第一芯片的散热,通过将开口的面积设置的比散热装置的面积大,能够方便散热装置的装配,且开口与散热装置之间的缝隙还能够保证进一步的透气。
4.本发明提供的封装结构,通过将散热装置利用散热胶粘贴于第一芯片远离第一基板的表面上,使得散热装置与第一芯片的装配结构较简单。
5.本发明提供的封装结构,通过将第一基板和第二基板通过至少两个第一电连接装置电连接,能够保证两个基板电连接的同时对第二基板较好的支撑;通过在第一基板或第二基板的表面上设置第二电连接装置,方便封装结构与其他部件之间的电连接。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术中的带散热盖的倒装封装结构的剖视图;
图2为本发明的封装结构的剖视图;
图3为本发明的封装结构的制备方法的步骤1的剖视图;
图4为本发明的封装结构的制备方法的步骤2的剖视图;
图5为本发明的封装结构的制备方法的步骤3的剖视图;
图6为本发明的封装结构的制备方法的步骤4的剖视图;
图7为本发明的封装结构的制备方法的步骤5的剖视图。
附图标记说明:
1-底部基板;2-倒装芯片;3-表贴器件;4-锡球;5-散热盖;6-第一基板;7-第二基板;8-第一芯片;9-第一器件;10-第二器件;11-第二芯片;12-底填胶水。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
此外,下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1
如图2所示,本实施例中提供了一种封装结构,包括:
第一基板6,其上设有至少一个第一芯片8和第一器件9,且第一芯片8的高度大于第一器件9的高度;第二基板7,电连接于第一基板6的上方,第二基板7上设有开口,且第二基板7靠近第一器件9的表面上设有第二器件10;散热装置,设于开口处。
由于第一基板6上设置的第一芯片8的功率较大,第一芯片8的高度相比第一器件9的高度较高,使得在第一基板6与第二基板之间的纵向空间存在额外的空间,通过设置第二基板7,且第二基板7上设置第二器件10,能够充分利用第一基板6与第二基板7的纵向空间,通过在第二基板7上设置开口,开口处设置散热装置,能够保证对第一芯片8、第一器件9和第二器件10的散热,保证正常使用,同时,由于第一基板6和第二基板7上均可以设置器件,防止了现有技术中的封装结构中均是将器件设置在第一基板6上,导致的第一基板6的叠层数量和布线难度大大增加,进而大大增加了成本的问题;在使用时,也可以是不减少第一基板6上的器件数量,而是在第二基板7上增设器件,保证了高密度封装结构的需求。
具体地,第一芯片8为一个倒装芯片,在第一芯片8与第一基板6之间填充有底填胶水12,底填胶水12可以对该结构实现环境保护、应力保护和散热需求;第一器件9为多个被动元件;第二器件10包括一个第二芯片11和多个被动元件,其中第二芯片11可为倒装芯片或者正装芯片,且一般为比较薄的芯片,被动元件为电阻,电容等。作为可变换的实施方式,也可以是,第一芯片8为正装芯片。
对于第二基板7的开口,可以是一个整体结构的基板,在其上开设的通孔形成的开口,也可以是,几个分体结构的基板,拼接成具有开口的整体结构。开口正对第一芯片8设置,开口和第一芯片8均设置在第二基板7和第一基板6的中间位置。由于第一芯片8的高度较高,功率较大,通过将开口正对第一芯片8设置,使得第一芯片8的安装空间能够保证,如第一芯片8的高度若比第一基板6和第二基板7的纵向空间还大时,可以将第一芯片8插设于开口中,同时,通过将开口正对第一芯片8设置,即是将散热装置正对第一芯片8设置,能够保证对功率较大的第一芯片8的散热,保证第一芯片8的长期正常使用。作为可变换的实施方式,也可以是,开口相对第一芯片8偏置设置。
进一步地,第一芯片8的面积、散热装置的面积、开口的面积依次增大。通过将散热装置的面积设置为大于第一芯片8的面积,能够满足散热装置对第一芯片8的散热,通过将开口的面积设置的比散热装置的面积大,能够方便散热装置的装配,且开口与散热装置之间的缝隙还能够保证进一步的透气。当然,实际设置时,开口与散热装置之间的缝隙并没有很大,只要能够方便散热装置装配即可。
为了便于装配散热装置,在第一芯片8远离第一基板6的表面上涂覆有散热胶,散热装置粘贴在散热胶上。作为可变换的实施方式,也可以是,通过在第一基板6上架设支架,散热胶通过支架固定在散热装置上。
散热装置的具体形式有很多种,具体为散热盖5,包括单片式、帽式、腔体式等,这里不做过多限制。
第二基板7下表面的四角处各设有一个第一电连接装置,与第一基板6实现电连接,同时对第二基板7实现较好的支撑,且由于一般第一基板6上会设置较多的被动元件,因此在第二基板7上设置第一电连接装置,也便于装配;第一基板6的下表面上设有多个第二电连接装置,方便整体封装结构与外界电路连接。作为可变换的实施方式,也可以是,第一电连接装置设置有两个,或者更多个。作为可变换的实施方式,也可以是,第一电连接装置设置在第一基板6的上表面上。作为可变换的实施方式,也可以是,第二基板7的上表面设置第二电连接装置。
第一电连接装置和第二电连接装置的具体形式有很多种,如锡球4、铜柱等。实际装配时,第一电连接装置和第二电连接装置可以装配为相同的结构,如均为锡球4,或者均为铜柱,也可以装配为不同的结构,如其中一个为锡球4,另一个为铜柱等,可以根据实际需要具体装配。
本实施例中的封装结构可以应用于HFCBGA/HFCLGA(带散热盖5的倒装封装体)等封装形式的SiP(系统级封装)类产品中,可以充分利用产品的纵向空间,实现更多的SMT器件(被动元件)和芯片的贴装需求,大大利用了纵向空间,满足高密度封装需求。
实施例2
如图3-图7所示,本实施例中提供了一种封装结构的制备方法,其中封装结构为实施例1中的封装结构,该制备方法具体包括:
步骤1:对第一基板6表面贴装。具体地,即是在第一基板6上完成对第一芯片8和第一器件9的表面贴装,如对第一基板6的贴装面进行锡膏印刷后进行贴件工艺,或者是对需要倒装的芯片进行浸助焊剂后贴装,贴装后进行回流焊接,还可以包括对第一芯片8与第一基板6之间填充底填胶水12。
步骤2:对第二基板7表面贴装。具体地,即是在第二基板7上完成对第二器件10的表面贴装,其中第二器件10包括电阻、电容和第二芯片11等结构,第二芯片11若是采用倒装的结构,则与第一芯片8的装配方式相同,若第二芯片11采用正装的结构,则将第二芯片11的正面贴装在基板上,然后通过打金线方式实现第二芯片11和第二基板7的电性互连,然后采用包封对金线进行保护;还包括在第二基板7上的植球工艺,即对锡球4采用浸泡的方式进行熔化沾印,再在第二基板7的贴装面上进行植球及回流焊接。
步骤3:翻转第二基板7,使第二基板7的贴装面与第一基板6的贴装面相对设置,并电连接在一起。由于对第二基板7进行表面贴装时,是将第二基板7放置在下面,在其上表面进行贴装器件的,因此在与第一基板6装配在一起时,需要将第二基板7翻转后才能与第一基板6电连接在一起。
步骤4:在第二基板7的开口处进行散热装置的贴装工艺。在将第一基板6和第二基板7装配在一起后,还需要从开口处装配散热盖5,即在第一芯片8的背面涂覆散热胶,然后从开口处将散热盖5粘贴在第一芯片8的背面即可。
步骤5:对第一基板6背离第二基板7的表面进行植球工艺。由于第一基板6和第二基板7封装完成后,还需要与外界电路电连接,因此,需要在第一基板6的下表面上完成对锡球4的植球工艺,方便采用锡球4与外界电路实现连接。
通过该制备方法制备的封装结构,能够最大化的利用纵向空间,满足高密度器件的贴装需求,同时能够保证对芯片的散热需求,防止仅在底部基板上贴装带来的布线难度和叠层数量,大大降低对高密度封装产品的基板成本。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种封装结构,其特征在于,包括:
第一基板(6),其上设有至少一个第一芯片(8)和第一器件(9),且所述第一芯片(8)的高度大于所述第一器件(9)的高度;
第二基板(7),电连接于所述第一基板(6)的上方,所述第二基板(7)上设有开口,且所述第二基板(7)靠近所述第一器件(9)的表面上设有第二器件(10);
散热装置,设于所述开口处。
2.根据权利要求1所述的封装结构,其特征在于,所述开口正对所述第一芯片(8)设置。
3.根据权利要求2所述的封装结构,其特征在于,所述第一芯片(8)的面积、所述散热装置的面积、所述开口的面积依次增大。
4.根据权利要求1所述的封装结构,其特征在于,所述散热装置通过散热胶设于所述第一芯片(8)远离所述第一基板(6)的表面上。
5.根据权利要求4所述的封装结构,其特征在于,所述散热装置为单片式散热盖(5)。
6.根据权利要求1-5中任一项所述的封装结构,其特征在于,所述第一芯片(8)为倒装芯片,所述第一器件(9)包括被动元件;
和/或,
所述第二器件(10)包括第二芯片(11)和/或被动元件。
7.根据权利要求1-5中任一项所述的封装结构,其特征在于,所述第一基板(6)和所述第二基板(7)通过至少两个第一电连接装置电连接;
和/或,
所述第一基板(6)和所述第二基板(7)的其中之一远离其中之另一的表面上设有至少一个第二电连接装置。
8.根据权利要求7所述的封装结构,其特征在于,所述第一电连接装置和/或所述第二电连接装置为锡球(4)。
9.一种封装结构的制备方法,其特征在于,包括:
对第一基板(6)表面贴装;
对第二基板(7)表面贴装;
翻转第二基板(7),使所述第二基板(7)的贴装面与所述第一基板(6)的贴装面相对设置,并电连接在一起;
在第二基板(7)的开口处进行散热装置的贴装工艺。
10.根据权利要求9所述的封装结构的制备方法,其特征在于,在所述“在第二基板(7)的开口处进行散热装置的贴装工艺”之后还包括:
对第一基板(6)背离所述第二基板(7)的表面进行植球工艺。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112271170A (zh) * 2020-10-27 2021-01-26 苏州通富超威半导体有限公司 封装基板、倒装芯片封装结构及其制作方法
CN115547206A (zh) * 2022-09-29 2022-12-30 上海天马微电子有限公司 发光模组及其制作方法、背光源、显示面板、显示装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456638A (zh) * 2010-10-20 2012-05-16 台湾积体电路制造股份有限公司 用于倒装芯片封装的顺应式散热器
CN102956584A (zh) * 2011-08-18 2013-03-06 新光电气工业株式会社 半导体装置
US20160372398A1 (en) * 2013-02-26 2016-12-22 Intel Corporation Integrated heat spreader for multi-chip packages
CN107481998A (zh) * 2017-07-05 2017-12-15 华为技术有限公司 封装结构和电子装置
CN110335859A (zh) * 2019-07-29 2019-10-15 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法
CN110707081A (zh) * 2019-11-12 2020-01-17 中南大学 用于系统级封装的散热结构
US20200051894A1 (en) * 2018-08-10 2020-02-13 Intel Corporation Thermal assemblies for multi-chip packages

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102456638A (zh) * 2010-10-20 2012-05-16 台湾积体电路制造股份有限公司 用于倒装芯片封装的顺应式散热器
CN102956584A (zh) * 2011-08-18 2013-03-06 新光电气工业株式会社 半导体装置
US20160372398A1 (en) * 2013-02-26 2016-12-22 Intel Corporation Integrated heat spreader for multi-chip packages
CN107481998A (zh) * 2017-07-05 2017-12-15 华为技术有限公司 封装结构和电子装置
US20200051894A1 (en) * 2018-08-10 2020-02-13 Intel Corporation Thermal assemblies for multi-chip packages
CN110335859A (zh) * 2019-07-29 2019-10-15 上海先方半导体有限公司 一种基于tsv的多芯片的封装结构及其制备方法
CN110707081A (zh) * 2019-11-12 2020-01-17 中南大学 用于系统级封装的散热结构

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112271170A (zh) * 2020-10-27 2021-01-26 苏州通富超威半导体有限公司 封装基板、倒装芯片封装结构及其制作方法
CN115547206A (zh) * 2022-09-29 2022-12-30 上海天马微电子有限公司 发光模组及其制作方法、背光源、显示面板、显示装置

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