CN110211954A - 一种多芯片封装结构及其制造方法 - Google Patents
一种多芯片封装结构及其制造方法 Download PDFInfo
- Publication number
- CN110211954A CN110211954A CN201910520043.5A CN201910520043A CN110211954A CN 110211954 A CN110211954 A CN 110211954A CN 201910520043 A CN201910520043 A CN 201910520043A CN 110211954 A CN110211954 A CN 110211954A
- Authority
- CN
- China
- Prior art keywords
- chip
- pinboard
- layer
- packaging structure
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000010410 layer Substances 0.000 claims abstract description 100
- 239000000945 filler Substances 0.000 claims abstract description 26
- 239000004033 plastic Substances 0.000 claims abstract description 25
- 238000009413 insulation Methods 0.000 claims abstract description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 239000003822 epoxy resin Substances 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 4
- 229920000647 polyepoxide Polymers 0.000 claims description 4
- 238000007711 solidification Methods 0.000 claims description 4
- 230000008023 solidification Effects 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000004744 fabric Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 15
- 238000005538 encapsulation Methods 0.000 description 7
- 238000003780 insertion Methods 0.000 description 5
- 230000037431 insertion Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002493 microarray Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 238000012163 sequencing technique Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 125000000524 functional group Chemical group 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
本发明公开了一种多芯片封装结构，包括：塑封层；第一芯片，所述第一芯片包覆在所述塑封层内，且所述芯片具有第一引脚和第二引脚；转接板，所述转接板的第一面与所述塑封层相连，所述转接板具有芯片嵌入槽和导电通孔，且所述导电通孔与所述第一芯片的第一引脚电连接；第二芯片，所述第二芯片设置在所述转接板的所述芯片嵌入槽中，且所述第二芯片与所述第一芯片的第二引脚电连接；填胶层，所述填胶层填充所述第二芯片与所述芯片嵌入槽之间的间隙，并覆盖所述第二芯片；重新布局布线层，设置在所述转接板的第二面，且所述重新布局布线层与所述导电通孔电连接；介质层，所述介质层设置在所述转接板的第二面，用于所述重新布局布线层的层间和同层金属间的绝缘保护；以及外接焊球，所述外接焊球与所述重新布局布线层电连接。
Description
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种多芯片封装结构及其制造方法。
背景技术
随着电子产品进一步小型化的发展，多芯片通过PCB基板实现互连的方案在很多情况下逐渐被多芯片组件(MCM)取代。多芯片组件(MCM)是指多个集成电路芯片电连接于共用电路基板上，并利用它实现芯片间互连的组件，是一种典型的高度集成组件。这些组件中的各芯片通常采用引线键合、载带键合或倒装芯片的方式未密封地组装在多层互连的基板上，然后经过塑封形成封装结构。比起将芯片直接安装在PCB上，MCM具有一定的优势。例如：(1)缩短了芯片间传输路径，提升了性能，同时具有低电源自感、低电容、低串扰以及低驱动电压等优点；(2)具有小型化和多功能的优点，且系统电路板的I/O数得以减少；(3)可广泛应用于专用集成电路，尤其是生产周期短的产品。(4)可实现混合型封装结构，形成功能组件模块。(5)提高了产品可靠性。
虽然多芯片组件具有诸多优点，但现有的多芯片封装结构还是基于基板、引线键合等技术实现，其封装体积、多芯片间的互连距离还相对较大。
为了实现多芯片集成后具有更小的封装体积、更小的信号延迟，本发明提出一种多芯片封装结构及其制造方法，实现多芯片集成，并进一步缩小了多芯片封装结构的体积，减小了多芯片互连距离，降低了信号延迟。
发明内容
针对现有的多芯片组件还存在的封装体积还较大，芯片间互连距离还较长，多芯片间的信号延迟等问题，根据本发明的一个方面，提供一种多芯片封装结构，包括：
塑封层；
第一芯片，所述第一芯片包覆在所述塑封层内，且所述芯片具有第一引脚和第二引脚；
转接板，所述转接板的第一面与所述塑封层相连，所述转接板具有芯片嵌入槽和导电通孔，且所述导电通孔与所述第一芯片的第一引脚电连接；
第二芯片，所述第二芯片设置在所述转接板的所述芯片嵌入槽中，且所述第二芯片与所述第一芯片的第二引脚电连接；
填胶层，所述填胶层填充所述第二芯片与所述芯片嵌入槽之间的间隙，并覆盖所述第二芯片；
重新布局布线层，设置在所述转接板的第二面，且所述重新布局布线层与所述导电通孔电连接；
介质层，所述介质层设置在所述转接板的第二面，用于所述重新布局布线层的层间和同层金属间的绝缘保护；以及
外接焊球，所述外接焊球与所述重新布局布线层电连接。
在本发明的一个实施例中，所述塑封层的材料为环氧树脂或固化胶或EMC。
在本发明的一个实施例中，具有M个第一芯片，其中M≥2。
在本发明的一个实施例中，所述转接板为硅基转接板。
在本发明的一个实施例中，所述转接板的导电通孔为导电铜柱。
在本发明的一个实施例中，所述填胶层覆盖所述转接板的整个第二面。
在本发明的一个实施例中，所述重新布局布线层具有N层，其中N≥2。
根据本发明的另一个方面，提供一种多芯片封装结构的制造方法，包括：
提供转接板，所述转接板具有导电通孔和芯片嵌入槽；
将第一芯片倒装焊至所述转接板，所述第一芯片具有第一焊盘和第二焊盘，其中所述第一焊盘与转接板的所述导电通孔电连接；
对所述第一芯片进行塑封，形成塑封层；
进行所述转接板的背面露头，实现所述导电通孔和所述芯片嵌入槽在所述转接板的背面漏出；
在背面漏出的所述转接板的所述芯片嵌入槽内完成第二芯片的贴片；
进行第二芯片填胶，形成填胶层，实现所述转接板晶圆重构；以及
在重构后的所述转接板的外漏面形成重新布局布线层、介质层以及外接焊球。
在本发明的另一个实施例中，所述在漏出的所述转接板的所述芯片嵌入槽内完成第二芯片的贴片是将所述第二芯片倒装焊接至所述第一芯片的第二焊盘。
在本发明的另一个实施例中，在形成重新布局布线层前，还包括进行所述转接板的所述导电通孔的开口漏出。
本发明提供一种多芯片封装结构及其制造方法，采用具有芯片嵌入凹槽和导电通孔的转接板，将第一芯片倒装焊接至转接板，然后在转接板凹槽中设置第二芯片，实现多芯片、多方向的集成；然后在通过重新布局布线，将多芯片上的小凸点扇出，并转换成大凸点。基于本发明的该种多芯片封装结构及其制造方法具有如下优点：1)可实现多芯片集成；2)使用带芯片嵌入凹槽的转接板替代基板，产能更高；3)封装结构的封装体积更小；4)多芯片间的互连线路距离更短、信号延迟更小。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出根据本发明的一个实施例形成的一种多芯片封装结构100的剖面示意图。
图2A至图2G示出根据本发明的一个实施例形成该种多芯片封装结构100的过程剖面示意图。
图3示出的是根据本发明的一个实施例形成该种多芯片封装结构100的流程图300。
图4示出根据本发明的又一实施例形成的一种多芯片封装结构400的剖面示意图。
图5A至图5H示出根据本发明的又一实施例形成该种多芯片封装结构400的过程剖面示意图。
图6示出的是根据本发明的又一实施例形成该种多芯片封装结构400的流程图600。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
需要说明的是，本发明的实施例以特定顺序对工艺步骤进行描述，然而这只是为了方便区分各步骤，而并不是限定各步骤的先后顺序，在本发明的不同实施例中，可根据工艺的调节来调整各步骤的先后顺序。
本发明提供一种多芯片封装结构及其制造方法，采用具有芯片嵌入凹槽和导电通孔的转接板，将第一芯片倒装焊接至转接板，然后在转接板凹槽中设置第二芯片，实现多芯片、多方向的集成；然后在通过重新布局布线，将多芯片上的小凸点扇出，并转换成大凸点。基于本发明的该种多芯片封装结构及其制造方法具有如下优点：1)可实现多芯片集成；2)使用带芯片嵌入凹槽的转接板替代基板，产能更高；3)封装结构的封装体积更小；4)多芯片间的互连线路距离更短、信号延迟更小。
下面结合图1来详细介绍根据本发明的一个实施例的一种多芯片封装结构。图1示出根据本发明的一个实施例形成的一种多芯片封装结构100的剖面示意图。如图1所示，该多芯片封装结构100进一步包括塑封层110、第一芯片120、转接板130、第二芯片140、填胶层150、重新布局布线层160、介质层170以及外接焊球180。
塑封层110设置在该多芯片封装结构100的第一面。在本发明的一个实施例中，塑封层110的材料可以为环氧树脂、固化胶、EMC等材料。
第一芯片120被塑封层110包覆，第一芯片120进一步包括第一引脚121和第二引脚122。在本发明的一个实施例中，第一芯片120可以是处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片。在本发明的一个具体实施例中，第一芯片120可以为一个或多个，为多个第一芯片120时，这些第一芯片120可以为同类芯片(如都是逻辑运算芯片)，也可以为非同类芯片。
转接板130设置在塑封层110的上方，转接板130的第一面与塑封层相邻，转接板130进一步具有芯片嵌入凹槽131和导电通孔132；其中导电通孔132与第一芯片120的第一引脚121电连接。在本发明的一个实施例中，转接板130为硅基转接板。在本发明的其他实施例中，转接板130也可以为玻璃等其他材料的转接板。在本发明的一个具体实施例中，还可以具有多个芯片嵌入凹槽131和多组导电通孔132。
第二芯片140设置在转接板130的芯片嵌入槽131中，并与第一芯片120的第二引脚122电连接。与前述说明类似，可以设置多个第二芯片140在转接板130的芯片嵌入槽131中。通常情况下，一个第二芯片140设置在一个对应的芯片嵌入槽131中。但也可以通过设置较大尺寸的芯片嵌入槽131，从而可将多个第二芯片140嵌入到同一芯片嵌入槽131中。
填胶层150设置成覆盖转接板130的芯片嵌入槽131和第二芯片140之间的间隙，从而使转接板130的第二面平整，实现晶圆重构效果。填胶层150的材料可以为树脂、EMC或者底填胶材料。
重新布局布线层160设置在转接板130的第二面上，重新布局布线层160与转接板130中的导电通孔132电连接，进一步通过导电通孔132实现与第一芯片120、第二芯片140的电和或信号互连。在本发明的一个实施例中，重新布局布线层160可以为一层或多层，其中在最外层的布线层中设置有外接焊盘(图中未标示)。
介质层170设置在转接板130的第二面上，用于重新布局布线层160的层间和同层金属线间的绝缘保护和机械支撑。
外接焊球180设置在最外层重新布局布线层160的外接焊盘上。外接焊球180可以通过植球、电镀等工艺形成。在本发明的一个实施例中，外接焊球180可以为无铅焊球或者铜柱。
下面结合图2A至图2G以及图3来详细描述形成该种多芯片封装结构100的过程。图2A至图2G示出根据本发明的一个实施例形成该种多芯片封装结构100的过程剖面示意图；图3示出的是根据本发明的一个实施例形成该种多芯片封装结构100的流程图300。
首先，在步骤310，如图2A所示，提供转接板210。转接板210具有芯片嵌入槽211和导电通孔212，其中导电通孔212为盲孔，其开口端在转接板210的芯片嵌入槽211所在面。在本发明的一个具体实施例中，通过图像化刻蚀工艺在转接板210中形成芯片嵌入槽211，芯片嵌入槽211可以为一个或多个，具体的尺寸和位置根据设计需要确定。在本发明的又一实施例中，导电通孔212通过打孔、导电填充形成，具体工艺可选自光刻、刻蚀/激光通孔、电镀种子层沉积、电镀、去除种子层等工艺形成。
接下来，在步骤320，如图2B所示，将第一芯片220倒装焊至转接板210，第一芯片220具有第一焊盘221和第二焊盘222，其中第一焊盘221与转接板210的导电通孔212电连接。在本发明的一个实施例中，倒装焊工艺可以为波峰焊或者回流焊等。在本发明的又一实施例中，第一芯片220可以为处理器、DSP、FPGA、AI芯片等逻辑运算芯片，也可以是存储器、传感器等专用芯片，还可以为一个或多个芯片，当未多个芯片时，可以为同类型芯片或者不同类型芯片。
然后，在步骤330，如图2C所示，对第一芯片220进行塑封，形成塑封层230。塑封层230的材料可以为环氧树脂、固化胶、EMC等材料。
接下来，在步骤340，如图2D所示，进行转接板210的背面露头处理，实现转接板210的导电铜柱212和芯片嵌入槽211的漏出。在本发明的一个实施例中可以通过刻蚀、CMP等工艺实现转接板210的背面露头处理。
然后，在步骤350，如图2E所示，在转接板210的芯片嵌入槽211内完成第二芯片240的贴片，第二芯片240具有第二芯片焊接结构241，在贴片后第二芯片焊接结构241与第一芯片220的第二焊盘电222连接。在本发明的一个实施例中，第二芯片240通过第二芯片焊接结构241倒装焊接至第一芯片220的第二焊盘222上。
接下来，在步骤360，如图2F所示，进行第二芯片240填胶，形成填胶层250。填胶层1250覆盖转接板210的芯片嵌入槽211和第二芯片240之间的间隙，从而使转接板210的外露面平整，实现晶圆重构效果。填胶层250的材料可以为树脂、EMC或者底填胶材料。
最后，在步骤370，如图2G所示，在重构后的转接板210的外漏面形成重新布局布线层260、介质层270以及外接焊球280。重新布局布线层260与转接板210的导电通孔212电连接，从而实现与第一芯片220、第二芯片240的电和或信号互连；外接焊球280设置在最外层重新布局布线层260的焊盘(图中未示出)上；介质层270用于重新布局布线层间或同层的导线间的绝缘保护和机械支撑作用。实现第一芯片220和第二芯片240的IO扇出。在本发明的一个实施例中，重新布局布线层260可以为一层或多层。具体的形成工艺可为电镀工艺。
下面再结合图4来详细介绍根据本发明的又一实施例的一种多芯片封装结构。图4示出根据本发明的又一实施例形成的一种多芯片封装结构400的剖面示意图。如图4所示，该多芯片封装结构400进一步包括塑封层410、第一芯片420、转接板430、第二芯片440、填胶层450、重新布局布线层460、介质层470以及外接焊球480。其与图1所示的多芯片封装结构100不同处仅在于第二芯片440在贴片后，其厚度超过了转接板430的厚度，因此，其填胶层450完全覆盖整个转接板430的表面，并包覆第二芯片440，实现晶圆重构。
下面结合图5A至图5H以及图6来了解形成该种多芯片封装结构400的过程。图5A至图5H示出根据本发明的又一实施例形成该种多芯片封装结构400的过程剖面示意图；图6示出的是根据本发明的又一实施例形成该种多芯片封装结构400的流程图600。
由图6和图5A至图5H可知，该种多芯片封装结构400与前述多芯片封装结构100不同之处在于：
在步骤650，如图5E所示，在转接板510的芯片嵌入槽511中完成第二芯片540的贴片后，第二芯片540的高度超出了转接板510的外漏表面。
因此，接下来，在步骤660中，如图5F所示，进行第二芯片540填胶，形成填胶层550时需要覆盖整个转接板510的裸露面，并包覆第二芯片540，形成晶圆重构。此时，转接板510的导电通孔512被填胶层550覆盖。
然后，相对于前述多芯片封装结构100的形成工艺，增加了导电通孔512的开口工艺。具体为，在步骤670中，如图5G所示，形成转接板510的导电通孔512的背面漏出。
后续的重新布局布线层、介质层和外接焊盘工艺和前述多芯片封装结构100的形成工艺类似，具体见图示所示，在此不再赘述。
基于本发明提供的该种多芯片封装结构及其制造方法，采用具有芯片嵌入凹槽和导电通孔的转接板，将第一芯片倒装焊接至转接板，然后在转接板凹槽中设置第二芯片，实现多芯片、多方向的集成；然后在通过重新布局布线，将多芯片上的小凸点扇出，并转换成大凸点。基于本发明的该种多芯片封装结构及其制造方法具有如下优点：1)可实现多芯片集成；2)使用带芯片嵌入凹槽的转接板替代基板，产能更高；3)封装结构的封装体积更小；4)多芯片间的互连线路距离更短、信号延迟更小。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。
Claims (10)
1.一种多芯片封装结构，包括：
塑封层；
第一芯片，所述第一芯片包覆在所述塑封层内，且所述芯片具有第一引脚和第二引脚；
转接板，所述转接板的第一面与所述塑封层相连，所述转接板具有芯片嵌入槽和导电通孔，且所述导电通孔与所述第一芯片的第一引脚电连接；
第二芯片，所述第二芯片设置在所述转接板的所述芯片嵌入槽中，且所述第二芯片与所述第一芯片的第二引脚电连接；
填胶层，所述填胶层填充所述第二芯片与所述芯片嵌入槽之间的间隙，并覆盖所述第二芯片；
重新布局布线层，设置在所述转接板的第二面，且所述重新布局布线层与所述导电通孔电连接；
介质层，所述介质层设置在所述转接板的第二面，用于所述重新布局布线层的层间和同层金属间的绝缘保护；以及
外接焊球，所述外接焊球与所述重新布局布线层电连接。
2.如权利要求1所述的多芯片封装结构，其特征在于，所述塑封层的材料为环氧树脂或固化胶或EMC。
3.如权利要求1所述的多芯片封装结构，其特征在于，具有M个第一芯片，其中M≥2。
4.如权利要求1所述的多芯片封装结构，其特征在于，所述转接板为硅基转接板。
5.如权利要求1所述的多芯片封装结构，其特征在于，所述转接板的导电通孔为导电铜柱。
6.如权利要求1所述的多芯片封装结构，其特征在于，所述填胶层覆盖所述转接板的整个第二面。
7.如权利要求1所述的多芯片封装结构，其特征在于，所述重新布局布线层具有N层，其中N≥2。
8.一种多芯片封装结构的制造方法，包括：
提供转接板，所述转接板具有导电通孔和芯片嵌入槽；
将第一芯片倒装焊至所述转接板，所述第一芯片具有第一焊盘和第二焊盘，其中所述第一焊盘与转接板的所述导电通孔电连接；
对所述第一芯片进行塑封，形成塑封层；
进行所述转接板的背面露头，实现所述导电通孔和所述芯片嵌入槽在所述转接板的背面漏出；
在背面漏出的所述转接板的所述芯片嵌入槽内完成第二芯片的贴片；
进行第二芯片填胶，形成填胶层，实现所述转接板晶圆重构；以及
在重构后的所述转接板的外漏面形成重新布局布线层、介质层以及外接焊球。
9.如权利要求8所述的多芯片封装结构的制造方法，其特征在于，所述在漏出的所述转接板的所述芯片嵌入槽内完成第二芯片的贴片是将所述第二芯片倒装焊接至所述第一芯片的第二焊盘。
10.如权利要求8所述的多芯片封装结构的制造方法，其特征在于，在形成重新布局布线层前，还包括进行所述转接板的所述导电通孔的开口漏出。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910520043.5A CN110211954A (zh) | 2019-06-17 | 2019-06-17 | 一种多芯片封装结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910520043.5A CN110211954A (zh) | 2019-06-17 | 2019-06-17 | 一种多芯片封装结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110211954A true CN110211954A (zh) | 2019-09-06 |
Family
ID=67792979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910520043.5A Pending CN110211954A (zh) | 2019-06-17 | 2019-06-17 | 一种多芯片封装结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110211954A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110828431A (zh) * | 2019-12-06 | 2020-02-21 | 上海先方半导体有限公司 | 一种用于三维扇出型封装的塑封结构 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001352021A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法 |
| JP2002093831A (ja) * | 2000-09-14 | 2002-03-29 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US20030230801A1 (en) * | 2002-06-18 | 2003-12-18 | Tongbi Jiang | Semiconductor device assemblies and packages including multiple semiconductor devices and methods |
| US20040012094A1 (en) * | 2002-07-18 | 2004-01-22 | Harper Timothy V. | Flip-chip integrated circuit package and method of assembly |
| US7247932B1 (en) * | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
| US20080315406A1 (en) * | 2007-06-25 | 2008-12-25 | Jae Han Chung | Integrated circuit package system with cavity substrate |
| US20110068444A1 (en) * | 2009-09-23 | 2011-03-24 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Open Cavity in TSV Interposer to Contain Semiconductor Die in WLCSMP |
| CN101996893A (zh) * | 2009-08-07 | 2011-03-30 | 新科金朋有限公司 | 半导体器件及其制造方法 |
| CN106486383A (zh) * | 2015-08-31 | 2017-03-08 | 台湾积体电路制造股份有限公司 | 封装结构及其制造方法 |
| CN109637985A (zh) * | 2018-12-17 | 2019-04-16 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片扇出的封装结构及其制造方法 |
| CN110692127A (zh) * | 2017-06-09 | 2020-01-14 | 苹果公司 | 使用扇出内插器小芯片的高密度互连 |
-
2019
- 2019-06-17 CN CN201910520043.5A patent/CN110211954A/zh active Pending
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247932B1 (en) * | 2000-05-19 | 2007-07-24 | Megica Corporation | Chip package with capacitor |
| JP2001352021A (ja) * | 2000-06-07 | 2001-12-21 | Sony Corp | 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法 |
| JP2002093831A (ja) * | 2000-09-14 | 2002-03-29 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US20030230801A1 (en) * | 2002-06-18 | 2003-12-18 | Tongbi Jiang | Semiconductor device assemblies and packages including multiple semiconductor devices and methods |
| US20040012094A1 (en) * | 2002-07-18 | 2004-01-22 | Harper Timothy V. | Flip-chip integrated circuit package and method of assembly |
| US20080315406A1 (en) * | 2007-06-25 | 2008-12-25 | Jae Han Chung | Integrated circuit package system with cavity substrate |
| CN101996893A (zh) * | 2009-08-07 | 2011-03-30 | 新科金朋有限公司 | 半导体器件及其制造方法 |
| US20110068444A1 (en) * | 2009-09-23 | 2011-03-24 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Open Cavity in TSV Interposer to Contain Semiconductor Die in WLCSMP |
| CN106486383A (zh) * | 2015-08-31 | 2017-03-08 | 台湾积体电路制造股份有限公司 | 封装结构及其制造方法 |
| CN110692127A (zh) * | 2017-06-09 | 2020-01-14 | 苹果公司 | 使用扇出内插器小芯片的高密度互连 |
| CN109637985A (zh) * | 2018-12-17 | 2019-04-16 | 华进半导体封装先导技术研发中心有限公司 | 一种芯片扇出的封装结构及其制造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110828431A (zh) * | 2019-12-06 | 2020-02-21 | 上海先方半导体有限公司 | 一种用于三维扇出型封装的塑封结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104064551B (zh) | 一种芯片堆叠封装结构和电子设备 | |
| CN102456677B (zh) | 球栅阵列封装结构及其制造方法 | |
| US7838967B2 (en) | Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips | |
| JP5661225B2 (ja) | 半導体デバイスのパッケージング方法 | |
| US7215018B2 (en) | Stacked die BGA or LGA component assembly | |
| CN116169110A (zh) | 一种芯片及封装方法 | |
| US7888785B2 (en) | Semiconductor package embedded in substrate, system including the same and associated methods | |
| CN110211946A (zh) | 一种芯片封装结构及其制造方法 | |
| CN103715166A (zh) | 用于部件封装件的装置和方法 | |
| CN104051395A (zh) | 芯片堆叠封装及其方法 | |
| CN101582395B (zh) | 布线基板 | |
| CN104769714A (zh) | 包括交替形成台阶的半导体裸芯堆叠的半导体器件 | |
| WO2021018014A1 (zh) | 一种基于tsv的多芯片的封装结构及其制备方法 | |
| CN208904014U (zh) | 一种多芯片层叠扇出型封装结构 | |
| KR101332859B1 (ko) | 원 레이어 섭스트레이트를 갖는 반도체 패키지를 이용한 팬 아웃 타입 반도체 패키지 및 이의 제조 방법 | |
| US10741499B2 (en) | System-level packaging structures | |
| CN107564822A (zh) | 一种集成芯片的封装方法及系统级封装的集成芯片 | |
| CN105845585A (zh) | 一种芯片封装方法及芯片封装结构 | |
| CN103887256A (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构及其制作方法 | |
| CN1228825C (zh) | 半导体芯片封装结构及其制造方法 | |
| CN110211954A (zh) | 一种多芯片封装结构及其制造方法 | |
| CN203787410U (zh) | 一种高散热芯片嵌入式电磁屏蔽封装结构 | |
| JPWO2016199437A1 (ja) | 半導体装置 | |
| JP4339032B2 (ja) | 半導体装置 | |
| EP1732127B1 (en) | Method for bonding and device manufactured according to such method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190906 |