CN111128974A - 晶圆堆叠方法与晶圆堆叠结构 - Google Patents

晶圆堆叠方法与晶圆堆叠结构 Download PDF

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Abstract

本公开提供一种晶圆堆叠方法与晶圆堆叠结构。晶圆堆叠方法包括：提供第一晶圆，第一晶圆的上表面包括设置为连接于第一信号的第一焊盘和设置为连接于第二信号的第二焊盘；在第一晶圆上顺次制作第一下重布线层、第一上重布线层；将第二晶圆键合于第一上重布线层，第二晶圆的上表面包括设置为连接第一信号且位置对应于第二焊盘的第三焊盘、设置为连接第二信号且位置对应于第一焊盘的第四焊盘；在第二晶圆上对应于第一引线垫和第二引线垫的位置分别制作用于电连接第三焊盘的第一硅通孔和用于电连接第四焊盘的第二硅通孔，第一硅通孔的底部接触第一引线垫，第二硅通孔的底部接触第二引线垫。本公开提供的晶圆堆叠方法可以提高晶圆堆叠的良品率。

Description

晶圆堆叠方法与晶圆堆叠结构
技术领域
本公开涉及集成电路制造技术领域，具体而言，涉及一种能够改善晶圆间电连接效果的晶圆堆叠方法与使用该晶圆堆叠方法制作的晶圆堆叠结构。
背景技术
在集成电路制造过程中，对多个芯片进行堆叠并建立机械连接和电连接是减小集成电路体积的重要方法。现行的做法如图1A和图1B所示，通常先对需要堆叠的各芯片制作TSV(Through Silicon Vias，硅通孔)，然后形成每个TSV的凸点(Micro-Bump)，最后使用片对片或片对晶圆的方式进行定位键合，利用各凸点和TSV实现上层芯片和下层芯片的电连接。
首先，在片对片或片对晶圆的键合过程中，效率低导致成本高。另外，需要预先对各芯片制作TSV，并制作凸点，在键合过程中定位失误、连接失误的风险较大，容易导致上下层芯片之间的电连接通路断开，造成良品率下降。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种晶圆堆叠方法与晶圆堆叠结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的晶圆堆叠成本高、连接失误几率大、良品率低等缺点。
根据本公开实施例的第一方面，提供一种晶圆堆叠方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆的上表面包括设置为连接于第一信号的第一焊盘和设置为连接于第二信号的第二焊盘；
在所述第一晶圆上顺次制作第一下重布线层、第一上重布线层，所述第一下重布线层包括连接所述第一焊盘的第一布线和连接所述第二焊盘的第二布线，所述第一上重布线层包括连接于所述第一布线的第三布线和连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
将第二晶圆键合于所述第一上重布线层，所述第二晶圆的上表面包括设置为连接所述第一信号且位置对应于所述第二焊盘的第三焊盘、设置为连接所述第二信号且位置对应于所述第一焊盘的第四焊盘；
在所述第二晶圆上对应于所述第一引线垫和所述第二引线垫的位置分别制作用于电连接所述第三焊盘的第一硅通孔和用于电连接所述第四焊盘的第二硅通孔，所述第一硅通孔的底部接触所述第一引线垫，所述第二硅通孔的底部接触所述第二引线垫。
在本公开的示例性实施例中，所述制作用于电连接所述第三焊盘的第一硅通孔和用于电连接所述第四焊盘的第二硅通孔包括：
在所述第二晶圆中对应于所述第一引线垫和所述第二引线垫的位置制作第一贯通孔和第二贯通孔，所述第一贯通孔的底部露出所述第一引线垫，所述第二贯通孔的底部露出所述第二引线垫；
填充导电材料于所述第一贯通孔和所述第二贯通孔，以形成所述第一硅通孔和所述第二硅通孔。
在本公开的示例性实施例中，还包括：
在制作所述第一贯通孔及所述第二贯通孔的过程中,同时制作用于形成第二下重布线层的凹槽；
在填充所述导电材料的过程中,同时制作在所述凹槽中的第二下重布线层,使所述第一硅通孔电连接所述第三焊盘以及所述第二硅通孔电连接所述第四焊盘。
在本公开的示例性实施例中，还包括：
在所述第二晶圆上制作第二下重布线层，所述第二下重布线层包括电连接于所述第三焊盘和所述第一硅通孔的第五布线和电连接于所述第四焊盘和所述第二硅通孔的第六布线。
在本公开的示例性实施例中，还包括：
在所述第二下重布线层上制作第二上重布线层，所述第二上重布线层包括电连接于所述第五布线的第七布线和电连接于所述第六布线的第八布线，所述第七布线包括在水平方向上相对靠近所述第四焊盘的第三引线垫，在水平方向上经过所述第四引线垫但不与所述第四引线垫相交；所述第八布线包括在水平方向上相对靠近所述第三焊盘的第四引线垫，在水平方向上经过所述第三引线垫但不与所述第三引线垫相交。
根据本公开的第二方面，提供一种晶圆堆叠结构，包括：
第一晶圆，上表面包括设置为连接第一信号的第一焊盘和连接第二信号的第二焊盘；
第一下重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线和电连接于所述第二焊盘的第二布线；
第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第三布线和电连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
第二晶圆，底面贴合于所述第一上重布线层，设置有位置对应于所述第二焊盘且设置为连接所述第一信号的第三焊盘、位置对应于所述第一焊盘且设置为连接所述第二信号的第四焊盘、底部电连接于所述第一引线垫的第一硅通孔、底部电连接于所述第二引线垫的第二硅通孔；
第二下重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔和所述第三焊盘的第五布线、电连接于所述第二硅通孔和所述第四焊盘的第六布线；
第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第五布线的第七布线和电连接于所述第六布线的第八布线，所述第七布线包括在水平方向上相对靠近所述第四焊盘的第三引线垫，所述第八布线包括在水平方向上相对靠近所述第三焊盘的第四引线垫。
在本公开的示例性实施例中，晶圆堆叠结构还包括：
第三晶圆，底面贴合于所述第二上重布线层，设置有位置对应于所述第一焊盘且设置为连接所述第一信号的第五焊盘、位置对应于所述第二焊盘且设置为连接所述第二信号的第六焊盘、底部电连接于所述第三引线垫的第三硅通孔、底部电连接于所述第四引线垫的第四硅通孔；
第三下重布线层，位于所述第三晶圆之上，包括电连接于所述第三硅通孔和所述第五焊盘的第九布线、电连接于所述第四硅通孔和所述第六焊盘的第十布线；
第三上重布线层，位于所述第三下重布线层之上，包括电连接于所述第九布线的第十一布线和电连接于所述第十布线的第十二布线，所述第十一布线包括在水平方向上相对靠近所述第六焊盘的第五引线垫，所述第十二布线包括在水平方向上相对靠近所述第五焊盘的第六引线垫。
根据本公开的第三方面，提供一种芯片堆叠方法，包括：
提供根据上述任意一项所述的晶圆堆叠结构；
对所述晶圆堆叠结构进行划片分割，以形成预设数量的芯片。
根据本公开的第四方面，提供一种芯片堆叠方法，包括：
第一芯片，上表面包括设置为连接第一信号的第一焊盘和连接第二信号的第二焊盘；
第一下重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线和电连接于所述第二焊盘的第二布线；
第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第三布线和电连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
第二芯片，底面贴合于所述第一上重布线层，设置有位置对应于所述第二焊盘且设置为连接所述第一信号的第三焊盘、位置对应于所述第一焊盘且设置为连接所述第二信号的第四焊盘、底部电连接于所述第一引线垫的第一硅通孔、底部电连接于所述第二引线垫的第二硅通孔；
第二下重布线层，位于所述第二芯片之上，包括电连接于所述第一硅通孔和所述第三焊盘的第五布线、电连接于所述第二硅通孔和所述第四焊盘的第六布线；
第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第五布线的第七布线和电连接于所述第六布线的第八布线，所述第七布线包括在水平方向上相对靠近所述第四焊盘的第三引线垫，所述第八布线包括在水平方向上相对靠近所述第三焊盘的第四引线垫。
在本公开的示例性实施例中，芯片堆叠结构还包括：
第三芯片，底面贴合于所述第二上重布线层，设置有位置对应于所述第一焊盘且设置为连接所述第一信号的第五焊盘、位置对应于所述第二焊盘且设置为连接所述第二信号的第六焊盘、底部电连接于所述第三引线垫的第三硅通孔、底部电连接于所述第四引线垫的第四硅通孔；
第三下重布线层，位于所述第三芯片之上，包括电连接于所述第三硅通孔和所述第五焊盘的第九布线、电连接于所述第四硅通孔和所述第六焊盘的第十布线；
第三上重布线层，位于所述第三下重布线层之上，包括电连接于所述第九布线的第十一布线和电连接于所述第十布线的第十二布线，所述第十一布线包括在水平方向上相对靠近所述第六焊盘的第五引线垫，所述第十二布线包括在水平方向上相对靠近所述第五焊盘的第六引线垫。
本公开实施例提供的晶圆堆叠方法和晶圆堆叠结构，通过先键合晶圆、再制作TSV的方式以及使用两层重布线层实现晶圆之间的信号连接，可以避免相关技术中对TSV进行机械对位和电连接的失误，仅需制作晶圆间机械连接即可实现TSV间的电连接，无需制作凸点，减少了凸点对良品率的负面影响，降低了晶圆堆叠成本，提高了良品率。此外，通过对信号对应的焊盘位置互换的芯片进行堆叠和电连接，也可以提高芯片使用的灵活度，提高芯片使用效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1A和图1B是相关技术中芯片叠合结构的示意图。
图2是本公开示例性实施例中晶圆堆叠方法的流程图。
图3A～图3D是应用本公开示例性实施例中晶圆堆叠方法形成晶圆堆叠结构的示意图。
图4是又一个实施例中晶圆堆叠方法的流程图。
图5A和图5B是图4所示晶圆堆叠方法形成的晶圆堆叠结构的示意图。
图6A和图6B是图5B所示晶圆堆叠结构的俯视图。
图7是再一个实施例中晶圆堆叠结构的示意图。
图8是本公开示例性实施例中芯片堆叠方法的流程图。
图9是图8所示芯片堆叠方法的示意图。
图10是本公开示例性实施例中芯片堆叠结构的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、结构、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器结构和/或微控制器结构中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图2示意性示出本公开示例性实施例中晶圆堆叠方法的流程图。参考图2，晶圆堆叠方法可以包括：
步骤S102，提供第一晶圆，所述第一晶圆的上表面包括设置为连接于第一信号的第一焊盘和设置为连接于第二信号的第二焊盘；
步骤S104，在所述第一晶圆上顺次制作第一下重布线层、第一上重布线层，所述第一下重布线层包括连接所述第一焊盘的第一布线和连接所述第二焊盘的第二布线，所述第一上重布线层包括连接于所述第一布线的第三布线和连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
步骤S106，将第二晶圆键合于所述第一上重布线层，所述第二晶圆的上表面包括设置为连接所述第一信号且位置对应于所述第二焊盘的第三焊盘、设置为连接所述第二信号且位置对应于所述第一焊盘的第四焊盘；
步骤S108，在所述第二晶圆上对应于所述第一引线垫和所述第二引线垫的位置分别制作用于电连接所述第三焊盘的第一硅通孔和用于电连接所述第四焊盘的第二硅通孔，所述第一硅通孔的底部接触所述第一引线垫，所述第二硅通孔的底部接触所述第二引线垫。
图3A～图3D是使用图2所示的晶圆堆叠方法制作的晶圆堆叠结构图。
图3A为步骤S102提供的第一晶圆10，包括设置为连接第一信号S1的第一焊盘P1-S1和连接第二信号S2的第二焊盘P2-S2。
图3B为步骤S104在第一晶圆10上顺次制作第一下重布线层11、第一上重布线层12的示意图。第一下重布线层11包括连接第一焊盘P1-S1的第一布线C1-S1和连接第二焊盘P2-S2的第二布线C2-S2，第一上重布线层12包括连接于第一布线C1-S1的第三布线C3-S1和连接于第二布线C2-S2的第四布线C4-S2，第三布线C3-S1包括在水平方向上相对靠近第二焊盘P2-S2的第一引线垫PV1，第四布线C4-S2包括在水平方向上相对靠近第一焊盘P1-S1的第二引线垫PV2。
虽然图3A～图3D展示了第一晶圆10不包括TSV的实施例，可以理解的是，在其他实施例中第一晶圆10也可以包括电连接第一焊盘的TSV和电连接第二焊盘的TSV。
图3C为步骤S106将第二晶圆20键合于第一上重布线层12的示意图。该第二晶圆20包括设置为连接第一信号S1的第三焊盘P3-S1和设置为连接第二信号的第四焊盘P4-S2，第三焊盘P3-S1的位置对应于第二焊盘P2-S2，第四焊盘P4-S2的位置对应于第一焊盘P2-S1。
本领域技术人员可以理解的是，键合过程可以包括首先对第一上重布线层的上表面进行化学机械抛光(Chemical Mechanical Polishing，CMP)，然后使用等离子体对第一上重布线层的表面进行活化，最后在活化表面键合第二晶圆，本公开于此不再赘述。
图3C所示实施例中，在第二晶圆20和第一上重布线层12之间，需要包括隔离第三布线C3-S1和第四布线C4-S2的结构。例如，可以通过对第一上重布线层12的上表面生长氧化层或其他绝缘层来隔离C3-S1、C4-S2与第二晶圆20。或者，在一些实施例中，可以在制作时控制C3-S1、C4-S2的位置低于第一上重布线层的上表面。这种方式例如可以通过在使用大马士革工艺制作第三布线、第四布线后，再次对第三布线、第四布线沉积第一上重布线层的介质材料，使该介质材料覆盖第三布线、第四布线，而仅露出PV1和PV2。层间绝缘的方式可以有多种，本领域技术人员可以根据实际情况自行设置。
图3D为步骤S108对第二晶圆对应于第一引线垫的位置制作底部连接于第一引线垫的第一硅通孔、和对应于第二引线垫的位置制作底部连接于第二引线垫的第二硅通孔的示意图。在一些实施例中，制作硅通孔的过程例如可以包括：在第二晶圆对应于第一引线垫和对应于第二引线垫的位置分别制作贯通孔，使两个贯通孔的底部分别露出第一引线垫和第二引线垫，然后填充导电材料于该两个贯通孔，导电材料例如为金属。
由此，第一焊盘通过第一布线和第三布线电连接第一硅通孔、第二焊盘通过第二布线和第四布线电连接第二硅通孔，无需制作凸点即可将第一信号和第二信号的连接点在第二晶圆上进行位置交换，避免了相关技术中芯片堆叠过程容易引起的漏料、虚焊、对位不准等问题。
更进一步地，晶圆堆叠方法还可以对第二晶圆上的焊盘和第一晶圆上的焊盘进行电连接。图4是本公开又一实施例中晶圆堆叠方法的流程图。参考图4，晶圆堆叠方法还可以包括：
步骤S110，在制作所述第一贯通孔及所述第二贯通孔的过程中同时制作用于形成第二下重布线层的凹槽；
步骤S112，在填充所述导电材料的过程中同时制作在所述凹槽中的第二下重布线层，使所述第一硅通孔电连接所述第三焊盘以及所述第二硅通孔电连接所述第四焊盘。
具体而言，第二下重布线层21包括电连接于第三焊盘C3-S1和第一硅通孔PV1的第五布线C5-S1和电连接于第四焊盘C4-S2和第二硅通孔PV2的第六布线C6-S2。
图5A和图5B是图4所示步骤的示意图。
参考图5A，在第二晶圆20上制作第二下重布线层21和第三布线C3-S1、第四布线C4-S2的过程既可以为首先在第二晶圆上制作硅通孔，然后在第二晶圆和硅通孔上沉积第一介质，并在第一介质中同时制作电连接该硅通孔的第三布线和电连接第二焊盘的第四布线；也可以为首先在第二晶圆上沉积第一介质以形成第二下重布线层，然后对第二晶圆和第二下重布线层上对应第一引线垫和第二引线垫的位置制作贯通孔并填充导电材料，以形成底部电连接于第一引线垫的第一硅通孔和底部电连接于第二引线垫的第二硅通孔，最后在第二下重布线层中制作电连接该硅通孔的第三布线和电连接第二焊盘的第四布线。即对于多层晶圆堆叠而言，硅通孔的制作既可以在第二下重布线层形成之前，也可以在第二下重布线层形成之后，本公开对此不作特殊限制。其中，第一介质例如为氧化物。
参考图5B，为了为下一步的晶圆堆叠做准备，还可以设置第二上重布线层22，并通过其中的第七布线C7-S1、第八布线C8-S2对连接第一信号、第二信号的引线垫进行位置交换，为在不同层位置互换的焊盘的信号连接提供条件。
图6A和图6B分别是是图5A和图5B所示实施例中第二下重布线层和第二上重布线层的俯视图。第七布线C7-S1包括在水平方向上相对靠近第四焊盘C4-S2的第三引线垫PV3，第八布线C8-S2包括在水平方向上相对靠近第三焊盘C3-S1的第四引线垫PV4。
如此，当参考步骤S104至步骤S112再次叠加晶圆层时，可以形成如图7所示的结构，即将第三晶圆(上表面包括设置为连接第一信号S1的第五焊盘P5-S1和设置为连接第二信号S2的第六焊盘P6-S2)键合于第二上重布线层22之后制作第三下重布线层，生成能将不同层晶圆中位置互换的信号连接点(焊盘)串联起来的晶圆堆叠结构。这种结构电学连接更灵活，可以通过层间焊盘位置互换，控制奇数层晶圆和偶数层晶圆的对应位置的焊盘同时工作，亦可控制堆叠结构中一半的层电路工作。
在另一些实施例中，可以通过以下步骤制作晶圆堆叠结构：
1.在第一晶圆上制作两层重布线层以将第一焊盘的信号引出到第一引线垫、将第二焊盘的信号引出到第二引线垫，第一引线垫和第二引线垫的位置分别与第二焊盘和第一焊盘相对靠近；
2.将第二晶圆键合于第一上重布线层；
3.对第二晶圆沉积第一介质；
4.对第二晶圆和第一介质对应于第一引线垫和第二引线垫的位置刻蚀第一贯通孔和第二贯通孔；
5.在第二下重布线层中刻蚀连接该第一贯通孔与第三焊盘的引线槽和连接第二贯通孔与第四焊盘的引线槽；
6.填充导电材料于贯通孔和引线槽中，以形成第一硅通孔、第二硅通孔和电连接于第一硅通孔和第三焊盘的第五布线、电连接于第二硅通孔和第四焊盘的第六布线；
7.对第二下重布线层进行CMP(化学机械抛光)；
8.对第二下重布线层沉积第二介质；
9.对第二介质刻蚀引线槽并填充导电材料，以形成电连接该第五布线的第七布线和第三引线垫、电连接该第六布线的第八布线和第四引线垫。
10.对第二上重布线层进行CMP。
上述过程中，第一介质、第二介质例如均为氧化物，二者的材料可以相同也可以不同。
本公开实施例通过先键合晶圆再制作TSV，并通过两层重布线层(RDL)将信号的引出位置交换，无需凸点即可实现连接相同信号的焊盘交错设置的晶圆层叠结构，一次实现TSV对下层信号的机械对位和电连接，且由于无需制作凸点，可以有效避免相关技术造成的良品率下降的问题，降低制造成本。
图8是本公开实施例提供的一种芯片堆叠方法的流程图。
参考图8，芯片堆叠方法可以包括：
步骤S81，提供根据如上述实施例所述的晶圆堆叠结构；
步骤S82，对所述晶圆堆叠结构进行划片切割，以形成预设数量的具有堆叠结构的芯片。
其中，本公开涉及的晶圆堆叠结构均根据如上实施例所述的晶圆堆叠方法制作而成。
图9是使用图8所示的芯片堆叠方法制造芯片的示意图，即将晶圆堆叠结构进行划片切割以形成未经封装的裸芯片。
按图9所示的方法制造的芯片不具有凸点结构，半导体层间通过重布线层和底部直接连接重布线层的TSV实现电连接，具有较高的可靠性，可以避免相关技术中芯片偶尔存在的电连接不稳定问题。
图10是本公开实施例提供的芯片堆叠结构的示意图。
参考图10，芯片堆叠结构100可以包括：
第一芯片10，上表面包括设置为连接第一信号S1的第一焊盘P1-S1和连接第二信号S2的第二焊盘P2-S2；
第一下重布线层11，位于第一芯片10之上，包括电连接于第一焊盘P1-S1的第一布线C1-S1和电连接于第二焊盘P2-S2的第二布线C2-S2；
第一上重布线层12，位于第一下重布线层11之上，包括电连接于第一布线C1-S1的第三布线C3-S1和电连接于第二布线C2-S2的第四布线C4-S2，第三布线C3-S1包括在水平方向上相对靠近第二焊盘P2-S2的第一引线垫PV1，第四布线C4-S2包括在水平方向上相对靠近第一焊盘P1-S1的第二引线垫PV2；
第二芯片20，底面贴合于第一上重布线层12，设置有位置对应于第二焊盘P2-S2且设置为连接第一信号S1的第三焊盘P3-S1、位置对应于第一焊盘P1-S1且设置为连接第二信号S2的第四焊盘P4-S2、底部电连接于第一引线垫PV1的第一硅通孔TSV1、底部电连接于第二引线垫PV2的第二硅通孔TSV2；
第二下重布线层21，位于第二芯片20之上，包括电连接于第一硅通孔TSV1和第三焊盘P3-S1的第五布线C5-S1、电连接于第二硅通孔TSV2和第四焊盘P4-S2的第六布线C6-S2；
第二上重布线层22，位于第二下重布线层21之上，包括电连接于第五布线C5-S1的第七布线C7-S1和电连接于第六布线C6-S2的第八布线C8-S2，第七布线C7-S1包括在水平方向上相对靠近第四焊盘P4-S2的第三引线垫PV3，第八布线C8-S2包括在水平方向上相对靠近第三焊盘P3-S1的第四引线垫PV4；
第三芯片30，底面贴合于第二上重布线层22，设置有位置对应于第一焊盘P1-S1且设置为连接第一信号S1的第五焊盘P5-S1、位置对应于第二焊盘P2-S2且设置为连接第二信号S2的第六焊盘P4-S2、底部电连接于第三引线垫PV3的第三硅通孔TSV3、底部电连接于第四引线垫PV4的第四硅通孔TSV4；
第三下重布线层31，位于第三芯片30之上，包括电连接于第三硅通孔TSV3和第五焊盘P5-S1的第九布线C9-S1、电连接于第四硅通孔TSV4和第六焊盘P4-S2的第十布线C8-S2；
第三上重布线层32，位于第三下重布线层31之上，包括电连接于第九布线C9-S1的第十一布线C11-S1和电连接于第十布线C8-S2的第十二布线C12-S2，第十一布线C11-S1包括在水平方向上相对靠近第六焊盘P4-S2的第五引线垫PV5，第十二布线C12-S2包括在水平方向上相对靠近第五焊盘P5-S1的第六引线垫PV6。
本公开提供的芯片堆叠结构均根据如上实施例所述的晶圆堆叠方法制作而成。
图10示出的芯片堆叠结构中，奇数层和偶数层的信号连接位置对调，能够实现对堆叠的芯片更灵活的控制。
此外，上述附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (10)

1.一种晶圆堆叠方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆的上表面包括设置为连接于第一信号的第一焊盘和设置为连接于第二信号的第二焊盘；
在所述第一晶圆上顺次制作第一下重布线层、第一上重布线层，所述第一下重布线层包括连接所述第一焊盘的第一布线和连接所述第二焊盘的第二布线，所述第一上重布线层包括连接于所述第一布线的第三布线和连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
将第二晶圆键合于所述第一上重布线层，所述第二晶圆的上表面包括设置为连接所述第一信号且位置对应于所述第二焊盘的第三焊盘、设置为连接所述第二信号且位置对应于所述第一焊盘的第四焊盘；
在所述第二晶圆上对应于所述第一引线垫和所述第二引线垫的位置分别制作用于电连接所述第三焊盘的第一硅通孔和用于电连接所述第四焊盘的第二硅通孔，所述第一硅通孔的底部接触所述第一引线垫，所述第二硅通孔的底部接触所述第二引线垫。
2.如权利要求1所述的晶圆堆叠方法，其特征在于，所述制作用于电连接所述第三焊盘的第一硅通孔和用于电连接所述第四焊盘的第二硅通孔包括：
在所述第二晶圆中对应于所述第一引线垫和所述第二引线垫的位置制作第一贯通孔和第二贯通孔，所述第一贯通孔的底部露出所述第一引线垫，所述第二贯通孔的底部露出所述第二引线垫；
填充导电材料于所述第一贯通孔和所述第二贯通孔，以形成所述第一硅通孔和所述第二硅通孔。
3.如权利要求2所述的晶圆堆叠方法，其特征在于，还包括：
在制作所述第一贯通孔及所述第二贯通孔的过程中，同时制作用于形成第二下重布线层的凹槽；
在填充所述导电材料的过程中，同时制作在所述凹槽中的第二下重布线层，使所述第一硅通孔电连接所述第三焊盘以及所述第二硅通孔电连接所述第四焊盘。
4.如权利要求1所述的晶圆堆叠方法，其特征在于，还包括：
在所述第二晶圆上制作第二下重布线层，所述第二下重布线层包括电连接于所述第三焊盘和所述第一硅通孔的第五布线和电连接于所述第四焊盘和所述第二硅通孔的第六布线。
5.如权利要求4所述的晶圆堆叠方法，其特征在于，还包括：
在所述第二下重布线层上制作第二上重布线层，所述第二上重布线层包括电连接于所述第五布线的第七布线和电连接于所述第六布线的第八布线，所述第七布线包括在水平方向上相对靠近所述第四焊盘的第三引线垫，所述第八布线包括在水平方向上相对靠近所述第三焊盘的第四引线垫。
6.一种晶圆堆叠结构，其特征在于，包括：
第一晶圆，上表面包括设置为连接第一信号的第一焊盘和连接第二信号的第二焊盘；
第一下重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线和电连接于所述第二焊盘的第二布线；
第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第三布线和电连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
第二晶圆，底面贴合于所述第一上重布线层，设置有位置对应于所述第二焊盘且设置为连接所述第一信号的第三焊盘、位置对应于所述第一焊盘且设置为连接所述第二信号的第四焊盘、底部电连接于所述第一引线垫的第一硅通孔、底部电连接于所述第二引线垫的第二硅通孔；
第二下重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔和所述第三焊盘的第五布线、电连接于所述第二硅通孔和所述第四焊盘的第六布线；
第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第五布线的第七布线和电连接于所述第六布线的第八布线，所述第七布线包括在水平方向上相对靠近所述第四焊盘的第三引线垫，所述第八布线包括在水平方向上相对靠近所述第三焊盘的第四引线垫。
7.如权利要求6所述的晶圆堆叠结构，其特征在于，还包括：
第三晶圆，底面贴合于所述第二上重布线层，设置有位置对应于所述第一焊盘且设置为连接所述第一信号的第五焊盘、位置对应于所述第二焊盘且设置为连接所述第二信号的第六焊盘、底部电连接于所述第三引线垫的第三硅通孔、底部电连接于所述第四引线垫的第四硅通孔；
第三下重布线层，位于所述第三晶圆之上，包括电连接于所述第三硅通孔和所述第五焊盘的第九布线、电连接于所述第四硅通孔和所述第六焊盘的第十布线；
第三上重布线层，位于所述第三下重布线层之上，包括电连接于所述第九布线的第十一布线和电连接于所述第十布线的第十二布线，所述第十一布线包括在水平方向上相对靠近所述第六焊盘的第五引线垫，所述第十二布线包括在水平方向上相对靠近所述第五焊盘的第六引线垫。
8.一种芯片堆叠方法，其特征在于，包括：
提供根据权利要求6或7所述的晶圆堆叠结构；
对所述晶圆堆叠结构进行划片分割，以形成预设数量的芯片。
9.一种芯片堆叠结构，其特征在于，包括：
第一芯片，上表面包括设置为连接第一信号的第一焊盘和连接第二信号的第二焊盘；
第一下重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线和电连接于所述第二焊盘的第二布线；
第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第三布线和电连接于所述第二布线的第四布线，所述第三布线包括在水平方向上相对靠近所述第二焊盘的第一引线垫，所述第四布线包括在水平方向上相对靠近所述第一焊盘的第二引线垫；
第二芯片，底面贴合于所述第一上重布线层，设置有位置对应于所述第二焊盘且设置为连接所述第一信号的第三焊盘、位置对应于所述第一焊盘且设置为连接所述第二信号的第四焊盘、底部电连接于所述第一引线垫的第一硅通孔、底部电连接于所述第二引线垫的第二硅通孔；
第二下重布线层，位于所述第二芯片之上，包括电连接于所述第一硅通孔和所述第三焊盘的第五布线、电连接于所述第二硅通孔和所述第四焊盘的第六布线；
第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第五布线的第七布线和电连接于所述第六布线的第八布线，所述第七布线包括在水平方向上相对靠近所述第四焊盘的第三引线垫，所述第八布线包括在水平方向上相对靠近所述第三焊盘的第四引线垫。
10.如权利要求9所述的芯片堆叠结构，其特征在于，还包括：
第三芯片，底面贴合于所述第二上重布线层，设置有位置对应于所述第一焊盘且设置为连接所述第一信号的第五焊盘、位置对应于所述第二焊盘且设置为连接所述第二信号的第六焊盘、底部电连接于所述第三引线垫的第三硅通孔、底部电连接于所述第四引线垫的第四硅通孔；
第三下重布线层，位于所述第三芯片之上，包括电连接于所述第三硅通孔和所述第五焊盘的第九布线、电连接于所述第四硅通孔和所述第六焊盘的第十布线；
第三上重布线层，位于所述第三下重布线层之上，包括电连接于所述第九布线的第十一布线和电连接于所述第十布线的第十二布线，所述第十一布线包括在水平方向上相对靠近所述第六焊盘的第五引线垫，所述第十二布线包括在水平方向上相对靠近所述第五焊盘的第六引线垫。
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