CN209401620U - 晶圆堆叠结构与芯片堆叠结构 - Google Patents

Abstract

本公开提供一种晶圆堆叠结构与芯片堆叠结构。晶圆堆叠结构包括：第一晶圆，上表面包括设置为连接第一信号的第一焊盘；第一下重布线层，包括电连接于第一焊盘的第一布线；第一上重布线层，包括电连接于第一布线的第二布线，第二布线具有第一引线垫；第二晶圆，底面键合于第一上重布线层，包括设置为连接第二信号的第二焊盘和底部直接连接第一引线垫的第一硅通孔；第二下重布线层，包括电连接于第一硅通孔的第三布线和电连接于第二焊盘的第四布线；第二上重布线层，包括电连接于第三布线的第五布线和电连接于第四布线的第六布线。本公开提供的晶圆堆叠结构可以提高具有堆叠结构的芯片的制造良品率。

Description

晶圆堆叠结构与芯片堆叠结构

技术领域

本公开涉及集成电路制造技术领域，具体而言，涉及一种能够改善芯片间电连接效果的晶圆堆叠结构、芯片堆叠结构。

背景技术

在集成电路制造过程中，对多个芯片进行堆叠并建立机械连接和电连接是减小集成电路体积的重要方法。现行的做法如图1A和图1B所示，通常先对需要堆叠的各芯片制作TSV(Through Silicon Vias，第一硅通孔)，然后形成每个TSV的凸点(Micro-Bump)，最后使用片对片或片对晶圆的方式进行定位键合，利用各凸点和TSV实现上层芯片和下层芯片的电连接。

首先，在片对片或片对晶圆的键合过程中，效率低导致成本高。另外，需要预先对各芯片制作TSV，并制作凸点，在键合过程中定位失误、连接失误的风险较大，容易导致上下层芯片之间的电连接通路断开，造成良品率下降。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种晶圆堆叠结构与芯片堆叠结构，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的芯片堆叠成本高、连接失误几率大、良品率低等缺点。

根据本公开的第一方面，提供一种晶圆堆叠结构，包括：

第一晶圆，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第二布线，所述第二布线具有第一引线垫；

第二晶圆，底面键合于所述第一上重布线层，包括设置为连接第二信号的第二焊盘和底部直接连接所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔的第三布线和电连接于所述第二焊盘的第四布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第三布线的第五布线和电连接于所述第四布线的第六布线，所述第五布线、所述第六布线分别包括第二引线垫和第三引线垫。

在本公开的示例性实施例中，所述第一引线垫在水平方向上与所述第一焊盘的距离L1等于所述第三引线垫在水平方向上与所述第一焊盘的距离L3，且L1＝L3≠0。

在本公开的示例性实施例中，所述第一硅通孔制作于所述第二晶圆和所述第一上重布线层键合之后。

根据本公开的第二方面，提供一种芯片堆叠结构，包括：

第一芯片，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第二布线，所述第二布线具有第一引线垫；

第二芯片，底面键合于所述第一上重布线层，包括设置为连接第二信号的第二焊盘和底部直接连接所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二芯片之上，包括电连接于所述第一硅通孔的第三布线和电连接于所述第二焊盘的第四布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第三布线的第五布线和电连接于所述第四布线的第六布线，所述第五布线、所述第六布线分别包括第二引线垫和第三引线垫。

在本公开的示例性实施例中，所述第一引线垫在水平方向上与所述第一焊盘的距离L1等于所述第三引线垫在水平方向上与所述第一焊盘的距离L3，且L1＝L3≠0。

在本公开的示例性实施例中，所述第一硅通孔制作于所述第二芯片和所述第一上重布线层键合之后。

本公开实施例提供的晶圆堆叠结构通过设置制作在键合晶圆后的 TSV以及使用两层重布线层实现晶圆之间的信号引出，可以避免相关技术中对TSV进行机械对位和电连接的失误，仅需制作晶圆间机械连接即可实现位于不同层晶圆相同位置的焊盘的信号引出，减少了通过凸点进行TSV电连接对良品率的负面影响，降低了制造成本，提高了良品率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1A和图1B是相关技术中芯片叠合结构的示意图。

图2是本公开实施例中晶圆堆叠结构的示意图。

图3A～图3F是应用本公开示例性实施例中晶圆堆叠结构的制作工艺示意图。

图4是再一个实施例中晶圆堆叠结构的示意图。

图5A和图5B是图2所示晶圆堆叠结构的俯视图。

图6是本公开示例性实施例中芯片堆叠结构的示意图。

图7是图6所示的芯片堆叠结构的制作示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、结构、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器结构和/或微控制器结构中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图2是本公开实施例提供的一种晶圆堆叠结构的示意图。

参考图2，晶圆堆叠结构可以包括：

第一晶圆10，上表面包括设置为连接第一信号S1的第一焊盘P1- S1；

第一下重布线层11，位于第一晶圆10之上，包括电连接于第一焊盘P1-S1的第一布线C1-S1；

第一上重布线层12，位于第一下重布线层11之上，包括电连接于第一布线C1-S1的第二布线C2-S1，第二布线C2-S1具有第一引线垫 PV1；

第二晶圆20，底面键合于第一上重布线层12，包括设置为连接第二信号S2的第二焊盘P2-S2和底部直接连接第一引线垫PV1的第一硅通孔TSV1；

第二下重布线层21，位于第二晶圆20之上，包括电连接于第一硅通孔TSV1的第三布线C3-S1和电连接于第二焊盘P2-S2的第四布线C4- S2；

第二上重布线层22，位于第二下重布线层21之上，包括电连接于第三布线C3-S1的第五布线C5-S1和电连接于第四布线C4-S2的第六布线C6-S2，第五布线C5-S1、第六布线C6-S2分别包括第二引线垫PV2 和第三引线垫PV3。

在本公开的示例性实施例中，第一引线垫在水平方向上与第一焊盘的距离L1等于第三引线垫在水平方向上与第一焊盘的距离L3，且 L1＝L3≠0。第一硅通孔TSV1制作于第二晶圆和第一上重布线层键合之后。

图3A～图3F是本公开实施例提供的晶圆堆叠结构的制作工艺示意图。

图3A示出第一晶圆1，上表面包括设置为连接第一信号S1的第一焊盘P1-S1。

图3B为在第一晶圆10上制作第一下重布线层11、第一上重布线层12的示意图，第一下重布线层11包括电连接于第一焊盘P1-S1的第一布线C1-S1，第一上重布线层12包括电连接于第一布线C1-S1的第二布线C2-S1，第二布线包括位于第一上重布线层12上表面的第一引线垫 PV1。第一布线和第二布线例如可以为金属结构。

虽然图3A～图3D展示了第一晶圆10不包括TSV的实施例，可以理解的是，在其他实施例中第一晶圆10也可以包括电连接于其他信号的 TSV，相应的，第一下重布线层和第一上重布线层可以包括与该其他信号相连的布线和引线垫。

在图3B所示的实施例中，第一引线垫PV1与第一焊盘P1-S1在水平方向上的距离为L1，且L1≠0，本领域技术人员可以自行设置第一引线垫PV1与第一焊盘P1-S1的相对位置的方向。

图3C为将第二晶圆20键合于第一上重布线层12的示意图。该第二晶圆20的上表面包括设置为连接于第二信号S2且位置对应于第一焊盘的第二焊盘P2-S2。

本领域技术人员可以理解的是，键合过程可以包括首先对第一上重布线层的上表面进行化学机械抛光(Chemical Mechanical Polishing， CMP)，然后使用等离子体对第一上重布线层的表面进行活化，最后在活化表面键合第二晶圆，本公开于此不再赘述。

图3C所示实施例中，在第二晶圆和第一上重布线层之间，需要包括隔离第二布线C2-S1与第二晶圆的结构。例如，可以通过对第一上重布线层的上表面生长氧化层或其他绝缘层来隔离C2-S2与第二晶圆。或者，在一些实施例中，可以在制作时控制C2-S2的位置低于第一上重布线层的上表面。这种方式例如可以通过在使用大马士革工艺制作C2-S2后，再次对C2-S2沉积第一上重布线层的介质材料，使该介质材料覆盖C2- S2而仅露出PV1。或者，也可以预先对第二晶圆或第二晶圆的底部进行绝缘处理。层间绝缘的方式可以有多种，本领域技术人员可以根据实际情况自行设置。

图3D为对第二晶圆对应于第一引线垫的位置制作底部连接于第一引线垫的第一硅通孔的示意图。在一些实施例中，制作第一硅通孔的过程例如可以包括：在第二晶圆对应于第一引线垫的位置制作贯通孔，使贯通孔的底部露出第一引线垫，接下来填充导电材料于该贯通孔，导电材料例如为金属。

由此，第一焊盘通过第一布线和第二布线电连接该第一硅通孔，无需制作凸点即可实现将第一焊盘的信号引出到第二晶圆之上，避免了相关技术中芯片堆叠过程容易引起的漏料、虚焊、对位不准等问题。

更进一步地，晶圆堆叠方法还可以为接下来的堆叠做准备。

图3E为在第二晶圆20上制作第二下重布线层21和第三布线C3- S1、第四布线C4-S2的示意图。

图3E所示工艺既可以为首先在第二晶圆上制作第一硅通孔，然后在第二晶圆和第一硅通孔上沉积第一介质以形成第二下重布线层，在第二下重布线层中同时制作电连接该第一硅通孔的第三布线和电连接第二焊盘的第四布线；也可以为首先在第二晶圆上沉积第一介质以形成第二下重布线层，然后对第二晶圆和第二下重布线层上对应第一引线垫的位置制作贯通孔并填充导电材料，以形成底部电连接于第一引线垫的第一硅通孔，最后在第二下重布线层中制作电连接该第一硅通孔的第三布线和电连接第二焊盘的第四布线。即对于多层芯片堆叠而言，第一硅通孔的制作既可以在第二下重布线层形成之前，也可以在第二下重布线层形成之后，本公开对此不作特殊限制。其中，第一介质例如为氧化物。

图3F为设置第二上重布线层21，并通过其中的第五布线、第六布线调整连接各信号的引线垫对应的位置，为相对位置相同的焊盘的信号引出提供条件的示意图。

制作第五布线、第六布线后，第一引线垫在水平方向上与第一焊盘的距离L1等于第三引线垫在水平方向上与第一焊盘的距离L3，且 L1＝L3≠0。虽然在本公开实施例将第一引线垫与第三引线垫的位置对齐，以方便对设置有相同电路或相同种类焊盘的晶圆进行堆叠和信号引出，但是在其他实施例中，本领域技术人员还可以将具有不同电路的晶圆进行堆叠，并调整各引线垫的位置以提供更大的设计空间，本公开不以此为限。

如此，当参考图3A～3F再次叠加芯片层时，可以形成如图4所示的结构，即将第三晶圆(上表面设置有连接于第三信号S3的第三焊盘P3- S3)键合于第二上重布线层22之后制作第二硅通孔TSV2、第三硅通孔 TSV3，并通过两层重布线层制作能将各焊盘连接的信号S1、S2、S3引到最上层(PV4、PV5、PV6)的布线。在本公开实施例中，S1、S2、S3 例如为片选信号。

图5A和图5B分别是第二下重布线层和第二上重布线层的俯视图。参考图5A、图5B和图2，在同一平面上，本领域技术人员可以自行设置各布线的形状。

在另一些实施例中，可以通过以下步骤制作芯片堆叠结构：

1.在第一晶圆上制作两层重布线层以将第一焊盘的信号引出到第一引线垫；

2.将第二晶圆键合于第一上重布线层；

3.对第二晶圆沉积第一介质以形成第二下重布线层；

4.对第二晶圆和第二下重布线层对应于第一引线垫的位置刻蚀贯通孔；

5.在第二下重布线层中刻蚀连接该贯通孔的引线槽和连接第二焊盘的引线槽；

6.填充导电材料于该贯通孔和该引线槽中，以形成第一硅通孔和电连接于该第一硅通孔的第三布线、电连接第二焊盘的第四布线；

7.对第二下重布线层进行CMP(化学机械抛光)；

8.对第二下重布线层沉积第二介质以形成第二上重布线层；

9.对第二上重布线层刻蚀引线槽并填充导电材料，以形成电连接该第三布线的第五布线和第二引线垫、电连接该第四布线的第六布线和第三引线垫。

10.对第二上重布线层进行CMP。

上述过程中，第一介质、第二介质例如均为氧化物，二者的材料可以相同也可以不同。

本公开实施例通过先键合晶圆再制作TSV，并通过两层重布线层 (RDL)将相对位置相同的各层芯片焊盘的信号均引到最上层，可以一次实现TSV对下层信号的机械对位和电连接，且由于无需制作凸点，可以有效避免相关技术造成的良品率下降的问题，降低制造成本。

图6是本公开示例性实施例中提供的芯片堆叠结构的示意图。图6 所示的芯片堆叠结构由前述的晶圆堆叠结构通过划片切割制成。

参考图6，芯片堆叠结构可以包括：

第一芯片1，上表面包括设置为连接第一信号S1的第一焊盘P1-S1；

第一下重布线层2，位于第一芯片1之上，包括电连接于第一焊盘 P1-S1的第一布线C1-S1；

第一上重布线层3，位于第一下重布线层之上，包括电连接于第一布线C1-S1的第二布线C2-S1，第二布线C2-S1具有第一引线垫PV1；

第二芯片4，底面键合于第一上重布线层3，包括设置为连接第二信号S2的第二焊盘P2-S2和底部直接连接第一引线垫PV1的第一硅通孔 TSV1；

第二下重布线层5，位于第二芯片4之上，包括电连接于第一硅通孔TSV1的第三布线C3-S1和电连接于第二焊盘P2-S2的第四布线C4- S2；

第二上重布线层6，位于第二下重布线层5之上，包括电连接于第三布线C3-S1的第五布线C5-S1和电连接于第四布线C4-S2的第六布线C6-S2，第五布线C5-S1、第六布线C6-S2分别包括第二引线垫PV2和第三引线垫PV3。

虽然图6中仅示出包括两层芯片的堆叠结构，可以理解的是，本领域技术人员可以根据实际需求设置以及图6所示结构设置堆叠芯片的层数，本公开不以此为限。

图6所示的芯片堆叠结构不具有凸点结构，芯片之间通过重布线层和底部直接连接重布线层的TSV实现电连接，具有较高的可靠性，可以避免相关技术中芯片偶尔存在的电连接不稳定问题。

图7是图6所示的芯片堆叠结构的制造方法的示意图，即将晶圆堆叠结构进行划片切割以形成未经封装的裸芯片。

此外，上述附图仅是根据本实用新型示例性实施例所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (6)

1.一种晶圆堆叠结构，其特征在于，包括：

第一晶圆，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一晶圆之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第二布线，所述第二布线具有第一引线垫；

第二晶圆，底面键合于所述第一上重布线层，包括设置为连接第二信号的第二焊盘和底部直接连接所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二晶圆之上，包括电连接于所述第一硅通孔的第三布线和电连接于所述第二焊盘的第四布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第三布线的第五布线和电连接于所述第四布线的第六布线，所述第五布线、所述第六布线分别包括第二引线垫和第三引线垫。

2.如权利要求1所述的晶圆堆叠结构，其特征在于，所述第一引线垫在水平方向上与所述第一焊盘的距离L1等于所述第三引线垫在水平方向上与所述第一焊盘的距离L3，且L1＝L3≠0。

3.如权利要求1所述的晶圆堆叠结构，其特征在于，所述第一硅通孔制作于所述第二晶圆和所述第一上重布线层键合之后。

4.一种芯片堆叠结构，其特征在于，包括：

第一芯片，上表面包括设置为连接第一信号的第一焊盘；

第一下重布线层，位于所述第一芯片之上，包括电连接于所述第一焊盘的第一布线；

第一上重布线层，位于所述第一下重布线层之上，包括电连接于所述第一布线的第二布线，所述第二布线具有第一引线垫；

第二芯片，底面键合于所述第一上重布线层，包括设置为连接第二信号的第二焊盘和底部直接连接所述第一引线垫的第一硅通孔；

第二下重布线层，位于所述第二芯片之上，包括电连接于所述第一硅通孔的第三布线和电连接于所述第二焊盘的第四布线；

第二上重布线层，位于所述第二下重布线层之上，包括电连接于所述第三布线的第五布线和电连接于所述第四布线的第六布线，所述第五布线、所述第六布线分别包括第二引线垫和第三引线垫。

5.如权利要求4所述的芯片堆叠结构，其特征在于，所述第一引线垫在水平方向上与所述第一焊盘的距离L1等于所述第三引线垫在水平方向上与所述第一焊盘的距离L3，且L1＝L3≠0。

6.如权利要求4所述的芯片堆叠结构，其特征在于，所述第一硅通孔制作于所述第二芯片和所述第一上重布线层键合之后。