CN104733398A - 一种晶圆三维集成引线工艺 - Google Patents

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Abstract

本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成的方法，在将两片或多片待处理晶圆通过混合键合或硅穿孔等技术实现跨晶圆电路互连后，进行晶圆减薄，之后通过新工艺将PAD引出，即在晶圆三维集成中将PAD引出，从而不需要特殊的封装工艺，且将PAD引出工艺和堆叠晶圆连线工艺统一化，实现了晶圆三维集成引线工艺的简化。

Description

一种晶圆三维集成引线工艺
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成引线工艺。
背景技术
随着电子设备及存储器朝着小型化和薄型化发展，对芯片的体积和厚度也有了更高的要求。晶圆的三维集成是在保持现有技术节点的同时提高芯片性能的解决方案，这种技术将两个或者多个功能相同或者不同的芯片通过键合集成在一起，这种集成在保持芯片体积的同时提高了芯片的性能；同时缩短了功能芯片之间的金属互连，使得发热、功耗、延迟大幅度减少；并大幅度提高了功能模块之间的带宽，从而在保持现有技术节点的同时提高了芯片的性能。
目前的晶圆三维集成引线工艺，制程较为复杂，且与堆叠(stacking)工艺的兼容性较差，这是本领域技术人员所述不愿看到的。
发明内容
针对上述存在的问题，本发明公开一种晶圆三维集成引线工艺，包括如下步骤：
提供一键合晶圆，所述键合晶圆设置有互不接触的第一金属层和第二金属层；
刻蚀所述键合晶圆，以形成将所述第一金属层的部分表面和所述第二金属层的部分表面均予以暴露的互连硅穿孔；
于所述互连硅穿孔中填充金属，以形成将所述第一金属层与所述第二金属层予以电连接的金属连线；
形成导电稳定层以覆盖所述金属连线暴露的表面；
继续形成第三金属层以将所述导电稳定层暴露的表面予以覆盖。
上述的晶圆三维集成引线工艺，其中，所述键合晶圆包括第一晶圆和第二晶圆，所述第一晶圆包括第一衬底和第一BEOL介质层；第二晶圆包括第二衬底和第二BEOL介质层，所述第二BEOL介质层覆盖所述第一BEOL介质层的上表面；
其中，所述第一金属层位于所述第一BEOL介质层内，第二金属层位于所述第二BEOL介质层内，且所述第一金属层和所述第二金属层在同一水平面上的垂直投影互不重叠或仅部分重叠。
上述的晶圆三维集成引线工艺，其中，形成所述键合晶圆的步骤包括：
通过混合键合工艺将所述第一晶圆和所述第二晶圆键合在一起形成所述键合晶圆。
上述的晶圆三维集成引线工艺，其中，形成所述键合晶圆后，并在刻蚀位于所述第一金属层和所述第二金属层之上的所述键合晶圆之前，还包括减薄所述键合晶圆的步骤。
上述的晶圆三维集成引线工艺，其中，采用先沟槽后通孔的工艺或先通孔后沟槽的工艺形成所述互连硅穿孔。
上述的晶圆三维集成引线工艺，其中，形成导电稳定层以覆盖所述金属连线暴露的表面的步骤包括：
于所述键合晶圆上表面沉积一层导电稳定材料；
采用微影及蚀刻工艺去除多余的导电稳定材料以形成将所述金属连线暴露的表面予以覆盖的所述导电稳定层。
上述的晶圆三维集成引线工艺，其中，采用电镀的方式于所述互连硅穿孔中填充金属。
上述的晶圆三维集成引线工艺，其中，所述第一晶圆上设置有处理器芯片，所述第二晶圆上设置有内存芯片。
上述的晶圆三维集成引线工艺，其中，所述金属的材质为铜、铝、钨和锡中的一种或合金。
本发明公开的晶圆三维集成引线工艺，在将两片或多片待处理晶圆通过混合键合或硅穿孔(Through Silicon Via，简称TSV)等技术实现跨晶圆电路互连后，进行晶圆减薄，之后通过新工艺将PAD引出，即在晶圆三维集成中将PAD引出，从而不需要特殊的封装(package)工艺，且将PAD引出工艺和stacking晶圆连线工艺统一化，实现了晶圆三维集成引线工艺的简化。
具体附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1a-1g是本发明实施例中晶圆三维集成引线工艺的流程结构示意图；
图2是本发明实施例中晶圆三维集成引线工艺的流程示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
如图2所示，本实施例提供了一种晶圆三维集成引线工艺，具体包括如下步骤：
步骤S1，提供一键合晶圆，该键合晶圆中设置有互不接触的第一金属层15和第二金属层16，在本发明一个优选的实施例中，该键合晶圆包括第一晶圆和第二晶圆，具体的，第一晶圆包括第一衬底11和第一BEOL介质层12；第二晶圆包括第二衬底14和第二BEOL介质层13，且第二BEOL介质层13覆盖第一BEOL介质层12的上表面，第一金属层15位于第一BEOL介质层12内，第二金属层16位于第二BEOL介质层13内，且第一金属层25和第二金属层26在在同一水平面上的垂直投影互不重叠或仅部分重叠，如图1a所示的结构。
其中，上述BEOL(Back-End-Of-Line)介质层，也即常规所言的后段制程层或互连多层；上述的衬底层为内设晶体管单元MOSFETCell的硅衬底层，通常互联多层BEOL层含有多层金属互连线，硅衬底层中晶体管的各个电极都相应耦合连接到BEOL层内的与之对应的金属互连线上。
在本发明一个优选的实施例中，形成键合晶圆的步骤具体为：将两片待处理的晶圆(第一晶圆和第二晶圆)通过混合键合工艺或TSV工艺面对面键合在一起(即第二晶圆倒置后，第一晶圆的BEOL介质层的上表面和第二晶圆的BEOL介质层的上表面键合在一起)后，采用减薄工艺对第二晶圆的衬底进行减薄，形成键合晶圆。
在本发明一个优选的实施例中，第一晶圆上设置有处理器芯片，第二晶圆上设置有内存芯片；或第一晶圆上设置有内存芯片，第二晶圆上设置有处理器存芯片。在本发明的实施例中，将处理器芯片和内存芯片三维集成，可使处理器具有超高速的缓冲存储器。
步骤S2，刻蚀键合晶圆，以形成将第一金属层15的部分表面和第二金属层16的部分表面均予以暴露的互连硅穿孔17，如图1b所示的结构。
在本发明的实施例中，可以采用先沟槽后通孔的工艺或先通孔后沟槽的工艺形成该互连硅穿孔17。
具体的，采用先沟槽后通孔的工艺形成该互连硅穿孔17的步骤为：
步骤一，进行第一微影刻蚀工艺，刻蚀位于第一金属层15和第二金属层16上方的第二衬底14至第二BEOL介质层13的上表面停止，以形成凹槽。
在本发明的其他实施例中，若第二BEOL介质层13中预先设置有例如浅沟槽隔离层(STI)或层间介质层(ILD)等特定的预设停止层时，则在步骤一中，刻蚀位于第一金属层15和第二金属层16上方的第二衬底14至第二BEOL介质层13中的预设停止层的上表面停止，形成凹槽。
步骤二，进行第二微影刻蚀工艺，基于上述凹槽的基础上，于上述凹槽底部刻蚀位于第一金属层15上方的第二BEOL介质层13、第一BEOL介质层12，以形成暴露第一金属层15部分或全部上表面的通孔，优选的，形成暴露第一金属层15部分上表面的通孔。
步骤三，进行第三微影刻蚀工艺，于上述凹槽底部刻蚀位于第二金属层16上方的第二BEOL介质层13，以形成暴露第二金属层16部分或全部上表面的通孔。
显而易见的，步骤三和步骤四的顺序可以互换，即可以先进行第三微影刻蚀工艺形成暴露第二金属层16部分或全部上表面的通孔，再进行第二显影刻蚀工艺形成暴露第一金属层15部分或全部上表面的通孔，这对本发明并无影响。
进一步的，步骤一与步骤二、步骤三的顺序(即第一微影刻蚀工艺与第二微影刻蚀工艺、第三微影刻蚀工艺)也可以根据具体需求调换，即可以采用先沟槽后通孔的工艺形成该互连硅穿孔17；具体的，采用先通孔后沟槽的工艺形成该互连硅穿孔的步骤为：
刻蚀第二衬底14、第二BEOL介质层13和第一BEOL介质层12，以形成将第一金属层15部分或全部上表面予以暴露的第一通孔和将第二金属层16部分或全部上表面予以暴露的第二通孔，基于第一通孔和第二通孔的基础上，刻蚀位于第一金属层15和第二金属层16上方的第二衬底14，以形成互连硅穿孔17，在本发明的实施例中，参照上述采用先沟槽后通孔的工艺形成互连硅穿孔17的步骤不难理解采用先通孔后沟槽的工艺形成该互连硅穿孔17的步骤，为了避免不必要的重复，在此便不予赘述。
在本发明的实施例中，根据键合工艺水平，可特别设计互连硅穿孔17仅暴露第一金属的部分上表面，以便解决键合过程中出现的对准偏差。
步骤S3，于互连硅穿孔17中填充金属，以形成将第一金属层15与第二金属层16予以电连接的金属连线18，具体的，通过电镀的方式于互连硅穿孔17中填充金属至充满互连硅穿孔17后，对该金属进行CMP工艺并停止在第二衬底14的上表面，形成金属连线18，优选的，该金属的材质可以为铜、铝、钨和锡等半导体工业中常用的金属中的一种或两种以上的合金，如图1c所示的结构。
步骤S4，形成导电稳定层19以覆盖金属连线18暴露的表面，在本发明一个优选的实施例中，形成导电稳定层19以覆盖金属连线18暴露的表面的具体步骤如下：
步骤一：于键合晶圆上表面沉积一层导电稳定材料19，该导电稳定材料可以采用本领域技术人员所熟知的具有较高导电稳定性的材料，在此便不予赘述，如图1d所示的结构。
步骤二：采用微影及蚀刻工艺去除多余的导电稳定材料，剩余的导电稳定材料19形成将金属连线18暴露的表面予以覆盖的导电稳定层19，如图1e所示的结构。
步骤S5，继续形成第三金属层20以将导电稳定层19暴露的表面予以覆盖，如图1f所示的结构。
在本发明一个优选的实施例中，形成第三金属层20以将导电稳定层19暴露的表面予以覆盖的步骤如下：
步骤一，于键合晶圆上表面沉积一层金属20，以将第二衬底14暴露的上表面以及导电稳定层19暴露的上表面及其侧壁予以覆盖，如图1f所示的结构。
步骤二，进行金属蚀刻工艺移除位于第二衬底14上表面上多余的金属，以形成将导电稳定层19暴露的上表面及其侧壁予以覆盖的第三金属层20，如图1g所示的结构。
综上，本发明公开的一种晶圆三维集成引线工艺，在晶圆三维集成的同时将PAD引出，从而不需要特殊的封装工艺，且将PAD引出工艺和stacking晶圆连线工艺统一化，实现了晶圆三维集成引线工艺的简化。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种晶圆三维集成引线工艺，其特征在于，包括如下步骤：
提供一键合晶圆，所述键合晶圆设置有互不接触的第一金属层和第二金属层；
刻蚀所述键合晶圆，以形成将所述第一金属层的部分表面和所述第二金属层的部分表面均予以暴露的互连硅穿孔；
于所述互连硅穿孔中填充金属，以形成将所述第一金属层与所述第二金属层予以电连接的金属连线；
形成导电稳定层以覆盖所述金属连线暴露的表面；
继续形成第三金属层以将所述导电稳定层暴露的表面予以覆盖。
2.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，所述键合晶圆包括第一晶圆和第二晶圆，所述第一晶圆包括第一衬底和第一BEOL介质层；第二晶圆包括第二衬底和第二BEOL介质层，所述第二BEOL介质层覆盖所述第一BEOL介质层的上表面；
其中，所述第一金属层位于所述第一BEOL介质层内，第二金属层位于所述第二BEOL介质层内，且所述第一金属层和所述第二金属层在同一水平面上的垂直投影互不重叠或仅部分重叠。
3.如权利要求2所述的晶圆三维集成引线工艺，其特征在于，形成所述键合晶圆的步骤包括：
通过混合键合工艺将所述第一晶圆和所述第二晶圆键合在一起形成所述键合晶圆。
4.如权利要求2所述的晶圆三维集成引线工艺，其特征在于，形成所述键合晶圆后，并在刻蚀位于所述第一金属层和所述第二金属层之上的所述键合晶圆之前，还包括减薄所述键合晶圆的步骤。
5.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，采用先沟槽后通孔的工艺或先通孔后沟槽的工艺形成所述互连硅穿孔。
6.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，形成导电稳定层以覆盖所述金属连线暴露的表面的步骤包括：
于所述键合晶圆上表面沉积一层导电稳定材料；
采用微影及蚀刻工艺去除多余的导电稳定材料以形成将所述金属连线暴露的表面予以覆盖的所述导电稳定层。
7.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，采用电镀的方式于所述互连硅穿孔中填充金属。
8.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，所述第一晶圆上设置有处理器芯片，所述第二晶圆上设置有内存芯片。
9.如权利要求1所述的晶圆三维集成引线工艺，其特征在于，所述金属的材质为铜、铝、钨和锡中的一种或合金。
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