CN105280620A - 集成电路元件及其制作方法 - Google Patents

Abstract

本发明提供一种集成电路元件，其包括：第一基板，包含第一图案化金属层；第二基板，堆叠于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层、及第二介电层；其中，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；导电通路，位于该重叠区域，至少贯穿该第二基板，以电性连接该第二图案化金属层与该第一图案化金属层；以及绝缘层，位于该导电通路与该半导体材料层之间。

Description

集成电路元件及其制作方法

技术领域

本发明关于集成电路元件技术，是一种立体堆叠式的集成电路元件及其制作方法。

背景技术

立体堆叠式集成电路因具有高效能、低耗能、低成本、小尺寸、及集成电路异质整合等优势，极有潜力成为芯片系统(SystemonChip,SoC)技术发展的新方向，而基板穿孔(Through-SubstrateVia，简称TSV)封装技术更位居关键的角色，可克服集成电路制程微缩和低介电值材料的限制，达到低成本及高效能的芯片间电气互连。

然而，在晶圆与晶圆接合技术上，会发生利用基板穿孔接合上下晶圆中的金属层时，需要使用两道光罩分别来进行二次的基板穿孔蚀刻制程，再利用横向定义的金属导线连接此两根基板穿孔，来达到连接上下晶圆中金属层的目的，这种作法需要两片不同的基板穿孔光罩，相对的也需要比较多的制程步骤，造成制造成本的增加。但是如果只使用一片基板穿孔光罩来定义不同晶圆上的基板穿孔，因为不同晶圆上的基板穿孔深度不同，为了确保两个基板穿孔都能成功接到金属层上，因此蚀刻步骤对深度比较浅的基板穿孔下的金属层会有过度蚀刻的情形，因此伤害深度较浅的基板穿孔下的金属层。因此，可发展新的基板穿孔的集成电路元件技术，以改善上述问题。

发明内容

为达成上述目的，根据本发明的一方面，一实施例提供一种集成电路元件，其包括：第一基板，包含第一图案化金属层；第二基板，堆叠于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层、及第二介电层；其中，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；导电通路，位于该重叠区域，至少贯穿该第二基板，以电性连接该第二图案化金属层与该第一图案化金属层；以及绝缘层，位于该导电通路与该半导体材料层之间。

根据本发明的另一方面，另一实施例提供一种集成电路元件的制造方法，其包括：堆叠第二基板于第一基板上，其中，该第一基板包含第一图案化金属层，该第二基板包含半导体材料层、第一介电层、第二图案化金属层及第二介电层，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；形成贯穿该半导体材料层的第一穿孔于该重叠区域；形成绝缘层于该第一穿孔的侧壁上；形成贯穿该第一介电层、该第二图案化金属层、及该第二介电层的第二穿孔，且该第二穿孔连通该第一穿孔；以及充填导体材料于该第一穿孔与该第二穿孔之中。

根据本发明的另一方面，另一实施例提供一种集成电路元件的制造方法，其包括：提供第一基板，该第一基板包含第一图案化金属层；堆叠第二基板于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层及第二介电层，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；形成穿孔于该重叠区域，该第一穿孔贯穿该第一介电层、该第二图案化金属层、该第二介电层、及该半导体材料层；形成绝缘层于该半导体材料层的侧壁上；以及充填导体材料于该穿孔之中。

附图说明

图1为根据本发明第一实施例的集成电路元件的剖面结构示意图。

图2为根据本发明第二实施例的集成电路元件的剖面结构示意图。

图3为根据本发明第三实施例的集成电路元件的剖面结构示意图。

图4为根据本发明第四实施例的集成电路元件的剖面结构示意图。

图5为本实施例的集成电路元件制造方法的流程示意图。

图6A～6E为对应本实施例制作方法的各步骤的集成电路元件结构剖面图。

图7为另一实施例的集成电路元件制造方法的流程示意图。

图8A～8D为对应本实施例制作方法的各步骤的集成电路元件结构剖面图。

其中，附图标记：

100、200、300、400集成电路元件

110第一基板

114、414、415、416第一图案化金属层

120第二基板

122半导体材料层

123第一介电层

124、424、425第二图案化金属层

125第二介电层

130导电通路

140绝缘层

152阻障层

151种子层

160黏接层

418、428介电层

170第一穿孔

180第二穿孔

190穿孔

具体实施方式

为对本发明的特征、目的及功能有更进一步的认知与了解，兹配合图式详细说明本发明的实施例如后。在所有的说明书及图示中，将采用相同的元件编号以指定相同或类似的元件。

在各个实施例的说明中，当一元素被描述是在另一元素的“上方/上”或“下方/下”，指直接地或间接地在该另一元素之上或之下的情况，其可能包含设置于其间的其他元素；所谓的「直接地」指其间并未设置其他中介元素。“上方/上”或“下方/下”等的描述以图式为基准进行说明，但亦包含其他可能的方向转变。所谓的“第一”、“第二”、及“第三”用以描述不同的元素，这些元素并不因为此类谓辞而受到限制。为了说明上的便利和明确，图式中各元素的厚度或尺寸，以夸张或省略或概略的方式表示，且各元素的尺寸并未完全为其实际的尺寸。

图1为根据本发明第一实施例的集成电路元件100的剖面结构示意图。如图1所示，该集成电路元件100包含第一基板110、第二基板120、以及导电通路130，该第二基板120堆叠于该第一基板110上，且该导电通路130电性连接该第二图案化金属层124与该第一图案化金属层114，而形成立体堆叠式的集成电路元件。其中，该第一基板110包含第一图案化金属层114，且该第一图案化金属层114形成于第三介电层118之中；而该第二基板120包含半导体材料层122、第一介电层123、第二图案化金属层124、及第二介电层125，该第二图案化金属层124位于该第一介电层123与该第二介电层125之间，且该第二图案化金属层124与该第一图案化金属层114彼此重叠而具有重叠区域。

该第一图案化金属层114可被图案化成该第一基板110上电路的部分线路图案，其为该第一基板110所支持，也就是该第一基板110的底部用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一图案化金属层114。另一方面，该第二图案化金属层124可被图案化成该第二基板120上电路的部分线路图案，并藉由该第一介电层123与该第二介电层125而电性隔离该第二图案化金属层124与其上下可能的层状结构，而该半导体材料层122则用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一介电层123、该第二图案化金属层124、及该第二介电层125。

该第一基板110与该第二基板120可以是硅材的晶粒(die)、芯片(chip)或晶圆(wafer)；但本发明并不限制于此，该第一基板110与该第二基板120亦可采用其他种类的半导体材料。该第一基板110的线路图案(例如，该第一图案化金属层114)形成于该第一基板110的上表面，而原本该第二基板120的线路图案(例如，该第二图案化金属层124)形成于该第二基板120的上表面。当该第一基板110与该第二基板120形成堆叠结构时，将该第二基板120上下翻转并面对面堆叠或黏接于该第一基板110上，也就是说，该第二介电层125连接该第一基板110，且该第二基板120的正面(或上表面)与该第一基板110的正面进行面对面堆叠，而形成如图1所示的立体堆叠式集成电路元件；其中，该第一基板110的上或下表面基本上平行该第二基板120的上或下表面。

该第一图案化金属层114的组成材质可以是铝、或其他导电性金属，其为层状金属膜并可被图案化成该第一基板110的部分线路图案。该第二图案化金属层124的组成材质亦可以是铝、或其他导电性金属，其为层状金属膜并可被图案化成该第二基板120的部分线路图案，而形成于该半导体材料层122上。该第三介电层118的组成材质亦可以是氧化硅、氮化硅、或其他介电材料，用以使该第一图案化金属层114与其周遭环境得到适当的电性隔离。该第一介电层123与该第二介电层125的组成材质可以是氧化硅、氮化硅、或其他介电材料，用以使该第二图案化金属层124与其周遭环境得到适当的电性隔离。

如图1所示，本实施例适用于该第一图案化金属层114与该第二图案化金属层124完全或部分重叠的状况，则该导电通路130可形成于该第一图案化金属层114与该第二图案化金属层124的重叠区域，并贯穿该第二基板120以及部分的该第三介电层118；该导电通路130中并充填有导电材料，藉以使该第一图案化金属层114与该第二图案化金属层124得到适当的电性连接。基本上，该导电通路130垂直该第一基板110与该第二基板120的表面而形成于该第一图案化金属层114与该第二图案化金属层124的重叠区域中。该导电材料可以是铜或其他导电性金属，其充填于该导电通路130中，藉以电性连接该第一图案化金属层114与该第二图案化金属层。

此外，为了避免该导体材料中的铜原子飘移或扩散情形发生，例如，铜原子扩散至该第一基板110或该第二基板120的底部，阻障层(Barrierlayer)152可形成于该导电通路130的底部及侧壁上。该阻障层152的组成材质可以是钨化钛(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮-硅-钽(Ta-Si-N)以及氮化钨(WN)等材料，但不以此为限制。此外，种子层(Seedlayer)151可形成于该阻障层152的表面(包含其侧壁)上，以作为该导体材料电镀时的导电层。该种子层151的组成材质可以是铜，但本发明不以此为限制。

由于该第二基板120底部的该半导体材料层122通常为半导体材质而具有导电性，因此，为了避免该导电通路130中的导体材料接触到该半导体材料层122而导致二者之间的电性连接，绝缘层140可形成于该导电通路130的侧壁上，也就是该导电通路130与该半导体材料层122之间，其厚度约为0.1～2μm，藉以电性隔离该导电通路130与该半导体材料层122。因此，本实施例所希望达成的电性连接(例如，第一图案化金属层114与该第二图案化金属层124之间)并不会造成其他额外不想要的电性连接(例如，该导电通路130与该半导体材料层122之间)。此外，该绝缘层140可以是利用干式沉积技术(例如，化学气相沉积(Chemicalvapordeposition，简称CVD))制作的氧化硅薄膜或氮化硅薄膜，或是利用湿式沉积技术(例如，Alchimer聚合物沉积(Alchimer’spolymerdeposition)制作的电接枝(electro-grafting，简称eG)聚合物薄膜。

图2为根据本发明第二实施例的集成电路元件200的剖面结构示意图。如图2所示，该集成电路元件200基本上类同于图1的集成电路元件100，其相同处在此不再赘述，而其差异处在于：该集成电路元件200在该第一基板110与该第二基板120之间增加黏接层160，藉以提高该第一基板110与该第二基板120之间的黏合性。该黏接层160的组成材质可以是BCB(benzocyclobutene)，但本发明不以此为限制。此外，该导电通路130自上而下贯穿该半导体材料层122、该第一介电层123、该第二图案化金属层124、该第二介电层125、该黏接层160、以及部分的该第三介电层118，藉以电性连接该第一图案化金属层114与该第二图案化金属层124。

图3为根据本发明第三实施例的集成电路元件300的剖面结构示意图。如图3所示，该集成电路元件300基本上类同于图1的集成电路元件100，其相同处在此不再赘述，而其差异处在于：当该第一基板110与该第二基板120形成堆叠结构时，该第二基板120并未上下翻转，而是直接堆叠或黏接于该第一基板110上，也就是说，该半导体材料层122连接该第一基板110，且该第二基板120的背面与该第一基板110的正面进行面对面堆叠，且该导电通路130自该第二介电层125、该第二图案化金属层124、及该第一介电层123而贯穿该半导体材料层122以及部分的该第三介电层118，藉以电性连接该第一图案化金属层114与该第二图案化金属层124。此外，为了提高该第一基板110与该第二基板120之间的黏合性，二者之间可增加黏接层160(如图3所示)，其组成材质可以是BCB(benzocyclobutene)，但本发明不以此为限制。

图4为根据本发明第四实施例的集成电路元件400的剖面结构示意图。如图4所示，该集成电路元件400基本上类同于图1的集成电路元件100，其相同之处在此不再赘述，且该集成电路元件400包含一第一基板410以及一第二基板420，且该第二基板420堆叠于该第一基板410上，而形成立体堆叠式的集成电路元件；其差异处在于：该第一基板110的线路图案包含多个第一图案化金属层414、415、416，其被包覆于一介电层418(其可为多个不同材质的介电层的层状结构或组合)之中，而该第二基板420的线路图案包含多个第二图案化金属层424、425，其被包覆于另一介电层428(其可为多个不同材质的介电层的层状结构或组合)之中。

倘若彼此上下重叠的该第一图案化金属层415与该第二图案化金属层425欲进行电性连接，则导电通路130可形成于该第一图案化金属层415与该第二图案化金属层425的重叠区域，并自上而下贯穿该半导体材料层122、该介电层428、该第二图案化金属层425、及部分的该介电层418；该导电通路130中并充填有导体材料，藉以使该第一图案化金属层415与该第二图案化金属层425得到适当的电性连接。其中，该第一图案化金属层415为该等第一图案化金属层414、415、416的其中线路层，而该第二图案化金属层425为该等第二图案化金属层424、425的其中线路层，则本实施例针对此二上下重叠的线路层，而利用基板穿孔(TSV)的导电通路达成二者之间的电性连接。

图5为本实施例的集成电路元件制造方法500的流程示意图，而图6A～6E为对应本实施例制作方法500各步骤S510～S550的集成电路元件的结构剖面图。该制作方法500的步骤详述如下。

步骤S510，如图6A所示，堆叠第二基板120于第一基板110上，而形成立体式的电路结构。其中，该第一基板110包含第一图案化金属层114，且该第一图案化金属层114形成于第三介电层118之中；该第二基板120包含半导体材料层122、第一介电层123、第二图案化金属层124及第二介电层125；该第二图案化金属层124位于该第一介电层123与该第二介电层125之间，且该第二图案化金属层124与该第一图案化金属层114部分重叠而具有重叠区域。本实施例即欲针对此二上下重叠的线路层，而利用基板穿孔(TSV)的导电通路达成二者之间的电性连接。该第一图案化金属层114为该第一基板110的线路图案，其为该第一基板110所支持，也就是该第一基板110的底部用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一图案化金属层114。该第二图案化金属层124为该第二基板120的线路图案，并藉由该第一介电层123与该第二介电层125而电性隔离该第二图案化金属层124与其上下可能的层状结构，而该半导体材料层122则用以支持或承载其上可能形成的电路布局或层状结构，例如，该第一介电层123、该第二图案化金属层124、及该第二介电层125。

在本实施例中，该第一基板110与该第二基板120可为硅材的晶粒、芯片或晶圆。该第一基板110的线路图案(例如，该第一图案化金属层114)形成于该第一基板110的上表面，而原本该第二基板120的线路图案(例如，该第二图案化金属层124)形成于该第二基板120的上表面。当该第一基板110与该第二基板120形成堆叠结构时，将该第二基板120上下翻转并面对面堆叠或黏接于该第一基板110上，也就是将该第二基板120的正面与该第一基板110的正面进行面对面堆叠，而形成如图6A所示的立体堆叠式集成电路元件；其中，该第一基板110的上表面基本上平行该第二基板120的下表面。该第一图案化金属层114的组成材质可以是铝、或其他导电性金属，其为层状金属膜并被图案化成该第一基板110的线路图案。该第二图案化金属层124的组成材质亦可以是铝、或其他导电性金属，其为层状金属膜并被图案化成该第二基板120的线路图案，而形成于该半导体材料层122上。该第一介电层123与该第二介电层125的组成材质可以是氧化硅、氮化硅、或其他介电材料，用以使该第二图案化金属层124与其周遭环境得到适当的电性隔离。此外，为了提高该第一基板110与该第二基板120之间的黏合性，二者之间亦可增加黏接层(未图示)，其组成材质可以是BCB(benzocyclobutene)，但本发明不以此为限制。

步骤S520，如图6B所示，形成贯穿该半导体材料层122的第一穿孔170于该第二图案化金属层124与该第一图案化金属层114的重叠区域。可以在基板穿孔(TSV)或导电通路130所欲形成的位置上，藉由光微影蚀刻(Photolithography)技术制作蚀刻遮罩(未图示)的图案，并藉由适当的干式或湿式蚀刻技术，经由该蚀刻遮罩自上而下蚀刻并贯穿该半导体材料层122，而形成该第一穿孔170。在本实施例中，基板穿孔(TSV)或导电通路130的制作将分成二个阶段，而该第一穿孔170为其第一阶段的半成品。该第一穿孔170的蚀刻停止于该第一介电层123，因此可能会蚀刻过多而连同该第一介电层123的上半部亦被蚀刻去，如图6B所示。

步骤S530，如图6C所示，形成绝缘层140于该第一穿孔170的侧壁上。由于该半导体材料层122通常具有导电性，而为了避免基板穿孔(TSV)或导电通路130制作后，与该半导体材料层122直接接触而形成二者之间的电性连接，必须先形成该绝缘层140于该第一穿孔170的侧壁上，其厚度约为0.1～2μm。该绝缘层140可以是利用干式沉积技术(例如，化学气相沉积(CVD)制作的氧化硅薄膜或氮化硅薄膜，或是利用湿式沉积技术(例如，Alchimer聚合物沉积(Alchimer’spolymerdeposition)制作的电接枝(eG)聚合物薄膜，其皆可使该绝缘层140均匀的(inconformity)形成于该半导体材料层122上，并于该第一穿孔170的侧壁上形成厚度均匀的绝缘层。

步骤S540，如图6D所示，形成自上而下贯穿该第一介电层123、该第二图案化金属层124、及该第二介电层125的第二穿孔180于该第一穿孔170之下，且该第二穿孔180连通该第一穿孔170。藉由适当的干式或湿式蚀刻技术，经由该第一穿孔170自上而下蚀刻并贯穿该第一介电层123、该第二图案化金属层124、该第二介电层125、以及部分的该第三介电层118，而形成该第二穿孔180。如前所述，该第二穿孔180为基板穿孔(TSV)制作的第二阶段，其蚀刻制程停止于该第一图案化金属层114的上表面。

步骤S550充填导体材料于该第一穿孔170与该第二穿孔180之中，如图1所示。本实施例选用铜作为该导体材料，其充填于该导电通路130(包含该第一穿孔170与该第二穿孔180)中，藉以电性连接该第一图案化金属层114与该第二图案化金属层124。在本实施例中，为了避免该导体材料中的铜原子飘移或扩散情形发生，例如，铜原子扩散至该第一基板110或该第二基板120，阻障层(Barrierlayer)152可形成于该导电通路130的底部及侧壁上，如图6E所示。该阻障层152的组成材质可以是钨化钛(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮-硅-钽(Ta-Si-N)以及氮化钨(WN)等材料，但不以此为限制。此外，种子层(Seedlayer)151可形成于该阻障层152的表面(包含侧壁)上，以作为该导体材料电镀时的导电层。该种子层151的组成材质可以是铜，但本发明不以此为限制。该导电通路130中的导体材料可藉由电镀技术而成长于该种子层151上，而充填于该第一穿孔170与该第二穿孔180之中。该阻障层152、该种子层151、及该导体材料可能会超出该半导体材料层122的表面，再藉由化学机械研磨(ChemicalMechanicalPolishing，简称CMP)技术将此超出部分移除，如图1所示。

综上所述，本实施例的制作方法500适用于该第一图案化金属层114与该第二图案化金属层124完全或部分重叠的立体堆叠式集成电路元件，例如，第一实施例的图1、第二实施例的图2、第三实施例的图3、第四实施例的图4。该导电通路130可形成于该第一图案化金属层114与该第二图案化金属层124的重叠区域，并自上而下贯穿该半导体材料层122、该第一介电层123、该第二图案化金属层124、该第二介电层125、或/及该黏接层160、以及部分的该第三介电层118。该导电通路130中并充填有导体材料，藉以使该第一图案化金属层114与该第二图案化金属层124得到适当的电性连接。

图7为另一实施例的集成电路元件制造方法700的流程示意图，用以制作如图3所示的第三实施例的集成电路元件300，而图8A～8D为对应本实施例制作方法700各步骤S710～S740的集成电路元件的结构剖面图。该制作方法700的步骤详述如下。

步骤S710，如图8A所示，堆叠第二基板120于第一基板110上，而形成立体式的电路结构。其中，该第一基板110包含第一图案化金属层114，且该第一图案化金属层114形成于第三介电层118之中；该第二基板120包含半导体材料层122、第一介电层123、第二图案化金属层124及第二介电层125；该第二图案化金属层124位于该第一介电层123与该第二介电层125之间，且该第二图案化金属层124与该第一图案化金属层114部分重叠而具有重叠区域。该第一基板110与该第二基板120将会形成堆叠结构，此时该第二基板120直接堆叠或黏接于该第一基板110上，也就是说，该半导体材料层122连接该第一基板110，且该第二基板120的背面与该第一基板110的正面进行面对面堆叠，而形成如图8A所示的立体堆叠式集成电路元件。本实施例即欲针对此二上下重叠的线路层，而利用基板穿孔的导电通路达成二者之间的电性连接。该第一图案化金属层114与该第二图案化金属层124的组成材质及其说明已如前所述，在此不在赘述。该第一介电层123与该第二介电层125的组成材质可以是氧化硅、氮化硅、或其他介电材料，用以使该第二图案化金属层124与其周遭环境得到适当的电性隔离。此外，为了提高该第一基板110与该第二基板120之间的黏合性，二者之间亦可增加黏接层160(如图8A所示)，其组成材质可以是BCB(benzocyclobutene)，但本发明不以此为限制。

步骤S720，如图8B所示，形成贯穿该第二介电层125、该第二图案化金属层124、该第一介电层123、该半导体材料层122、该黏接层160、以及部分的该第三介电层118的穿孔190于该第二图案化金属层124与该第一图案化金属层114的重叠区域。可以在基板穿孔或导电通路130所欲形成的位置上，藉由光微影蚀刻技术制作蚀刻遮罩(未图示)的图案，并藉由适当的干式或湿式蚀刻技术，经由该蚀刻遮罩自上而下蚀刻并贯穿该第二介电层125、该第二图案化金属层124、该第一介电层123、该半导体材料层122、该黏接层160、以及部分的该第三介电层118，而形成该穿孔190，如图8B所示。

步骤S730，如图8C所示，形成绝缘层140于该半导体材料层122的侧壁上。由于该半导体材料层122通常具有导电性，而为了避免基板穿孔或导电通路130制作后，与该半导体材料层122直接接触而形成二者之间的电性连接，必须先形成该绝缘层140于该半导体材料层122的侧壁上，其厚度约为0.1～2μm。该绝缘层140需要利用湿式沉积技术(例如，Alchimer聚合物沉积制作的电接枝聚合物薄膜)，使得该绝缘层140均匀地形成于该半导体材料层122上，而成为厚度均匀的绝缘层，但是其他介电层125与123、金属层124与114或是黏接层160上都不会有此绝缘层140的沉积。

步骤S740，充填导体材料于该穿孔190之中，而形成如图3所示的导电通路130。本实施例选用铜作为该导体材料，其充填于该穿孔190中，藉以电性连接该第一图案化金属层114与该第二图案化金属层124。在本实施例中，为了避免该导体材料中的铜原子飘移或扩散情形发生，例如，铜原子扩散至该第一基板110或该第二基板120，阻障层152可形成于该穿孔190的底部及侧壁上，如图8D所示。该阻障层152及该种子层151的组成材质及其说明已如前所述，在此不在赘述。该导电通路130中的导体材料可藉由电镀技术而成长于该种子层151上，而充填于该穿孔190之中。该阻障层152、该种子层151、及该导体材料可能会超出该第二介电层125的表面，再藉由化学机械研磨技术将此超出部分移除，即可得到如图3所示的集成电路元件300。

唯以上所述者，仅为本发明的较佳实施例，当不能以的限制本发明的范围。即大凡依本发明申请专利范围所做的均等变化及修饰，仍将不失本发明的要义所在，亦不脱离本发明的精神和范围，故都应视为本发明的进一步实施状况。

Claims (19)

1.一种集成电路元件，其特征在于，包括：

第一基板，包含第一图案化金属层；

第二基板，堆叠于该第一基板上，该第二基板包含：

半导体材料层；

第一介电层；

第二图案化金属层；以及

第二介电层；

其中该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；

导电通路，位于该重叠区域，至少贯穿该第二基板与该第二图案化金属层，以电性连接该第二图案化金属层与该第一图案化金属层；以及

绝缘层，位于该导电通路与该半导体材料层之间。

2.根据权利要求1项所述的集成电路元件，其特征在于，更包括黏接层介于该第一基板与该第二基板之间，且该导电通路进一步贯穿该黏接层。

3.根据权利要求1所述的集成电路元件，其特征在于，该第二介电层连接该第一基板。

4.根据权利要求1所述的集成电路元件，其特征在于，该半导体材料层连接该第一基板。

5.根据权利要求1所述的集成电路元件，其特征在于，该第一图案化金属层位于该第一基板中，该导电通路进一步贯穿部分的该第一基板，以电性连接至该第一图案化金属层。

6.根据权利要求1所述的集成电路元件，其特征在于，该绝缘层包括氧化物或氮化物。

7.根据权利要求1所述的集成电路元件，其特征在于，该绝缘层包括聚合物。

8.根据权利要求1所述的集成电路元件，其特征在于，更包括阻障层包覆该导电通路，以及种子层包覆该阻障层。

9.一种集成电路元件的制造方法，其特征在于，包括：

提供第一基板，该第一基板包含第一图案化金属层；

堆叠第二基板于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层及第二介电层，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；

形成第一穿孔于该重叠区域，该第一穿孔贯穿该半导体材料层；

形成绝缘层于该第一穿孔的侧壁上；

形成第二穿孔于该重叠区域，该第二穿孔贯穿该第一介电层、该第二图案化金属层、及该第二介电层的，且该第二穿孔连通该第一穿孔；以及

充填导体材料于该第一穿孔与该第二穿孔之中。

10.根据权利要求9所述的集成电路元件的制造方法，其特征在于，更包括：形成黏接层于该第一基板与该第二基板之间；其中该第二穿孔进一步贯穿该黏接层。

11.根据权利要求9所述的集成电路元件的制造方法，其特征在于，该第二穿孔形成于该第一穿孔之下。

12.根据权利要求9所述的集成电路元件的制造方法，其特征在于，该第一穿孔形成于该第二穿孔之下。

13.根据权利要求9所述的集成电路元件的制造方法，其特征在于，该第二穿孔进一步贯穿部分的该第一基板。

14.根据权利要求9所述的集成电路元件的制造方法，其特征在于，该绝缘层包括氧化物、氮化物、或聚合物。

15.根据权利要求9所述的集成电路元件的制造方法，其特征在于，更包括：

形成阻障层及种子层于该第一穿孔与该第二穿孔的侧壁上。

16.一种集成电路元件的制造方法，其特征在于，包括：

提供第一基板，该第一基板包含第一图案化金属层；

堆叠第二基板于该第一基板上，该第二基板包含半导体材料层、第一介电层、第二图案化金属层及第二介电层，该第二图案化金属层位于该第一介电层与该第二介电层之间，且该第二图案化金属层与该第一图案化金属层具有重叠区域；

形成穿孔于该重叠区域，该第穿孔贯穿该第一介电层、该第二图案化金属层、该第二介电层、及该半导体材料层；

形成绝缘层于该半导体材料层的侧壁上；以及

充填导体材料于该穿孔之中。

17.根据权利要求16所述的集成电路元件的制造方法，其特征在于，更包括：形成黏接层于该第一基板与该第二基板之间；其中该穿孔进一步贯穿该黏接层。

18.根据权利要求16所述的集成电路元件的制造方法，其特征在于，该绝缘层包括氧化物、氮化物、或聚合物。

19.根据权利要求16所述的集成电路元件的制造方法，其特征在于，更包括：

形成阻障层及种子层于该穿孔的侧壁上。