TW201603228A - 積體電路元件及其製作方法 - Google Patents

Abstract

本發明提供一種積體電路元件，其包括：一第一基板，包含一第一圖案化金屬層；一第二基板，堆疊於該第一基板上，該第二基板包含一半導體材料層、一第一介電層、一第二圖案化金屬層、及一第二介電層；其中，該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有一重疊區域；一導電通路，位於該重疊區域，至少貫穿該第二基板，以電性連接該第二圖案化金屬層與該第一圖案化金屬層；以及一絕緣層，位於該導電通路與該半導體材料層之間。

Description

積體電路元件及其製作方法

本發明係關於積體電路元件技術，是一種立體堆疊式的積體電路元件及其製作方法。

立體堆疊式積體電路因具有高效能、低耗能、低成本、小尺寸、及積體電路異質整合等優勢，極有潛力成為晶片系統(System on Chip,SoC)技術發展的新方向，而基板穿孔(Through-Substrate Via，簡稱TSV)封裝技術更位居關鍵的角色，可克服積體電路製程微縮和低介電值材料的限制，達到低成本及高效能的晶片間電氣互連。

然而，在晶圓與晶圓接合技術上，會發生利用基板穿孔接合上下晶圓中的金屬層時，需要使用兩道光罩分別來進行二次的基板穿孔蝕刻製程，再利用橫向定義的金屬導線連接此兩根基板穿孔，來達到連接上下晶圓中金屬層的目的，這種作法需要兩片不同的基板穿孔光罩，相對的也需要比較多的製程步驟，造成製造成本的增加。但是如果只使用一片基板穿孔光罩來定義不同晶圓上的基板穿孔，因為不同晶圓上的基板穿孔深度不同，為了確保兩個基板穿孔都能成功接到金屬層上，因此蝕刻步驟對深度比較淺的基板穿孔下的金屬層會有過度蝕刻的情形，因此傷害深度較淺的基板穿孔下的金屬層。因此，可發展新的基板穿孔之積體電路元件技術，以改善上述問題。

為達成上述目的，根據本發明的一方面，一實施例提供一種積體電路元件，其包括：一第一基板，包含一第一圖案化金屬層；一第二基板，堆疊於該第一基板上，該第二基板包含一半導體材料層、一第一介電層、一第二圖案化金屬層、及一第二介電層；其中，該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有一重疊區域；一導電通路，位於該重疊區域，至少貫穿該第二基板，以電性連接該第二圖案化金屬層與該第一圖案化金屬層；以及一絕緣層，位於該導電通路與該半導體材料層之間。

在一實施例中，該積體電路元件更包括一黏接層，其介於該第一基板與該第二基板之間，且該導電通路進一步貫穿該黏接層。

在一實施例中，該第二介電層或是該半導體材料層連接該第一基板。

在一實施例中，該導電通路進一步貫穿部分的該第一基板。

在一實施例中，該第一圖案化金屬層，位於第一基板中，導通電路置穿部分的第一基板，以電性連接至第一圖案化金屬層。

在一實施例中，該絕緣層包括一氧化物、氮化物、或聚合物。

在一實施例中，該積體電路元件更包括一阻障層及一種子層，其形成於該基板穿孔的側壁上，阻障層包覆導電通路，種子層包覆阻障層。

根據本發明的另一方面，另一實施例提供一種積體電路元件的製造方法，其包括：堆疊一第二基板於一第一基板上，其中，該第一基板包含一第一圖案化金屬層，該第二基板包含一半導體材料層、一第一介電層、一第二圖案化金屬層及一第二介電層，該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具 有一重疊區域；形成一貫穿該半導體材料層的第一穿孔於該重疊區域；形成一絕緣層於該第一穿孔的側壁上；形成一貫穿該第一介電層、該第二圖案化金屬層、及該第二介電層的第二穿孔，且該第二穿孔連通該第一穿孔；以及充填一導體材料於該第一穿孔與該第二穿孔之中。

根據本發明的另一方面，另一實施例提供一種積體電路元件的製造方法，其包括：提供一第一基板，該第一基板包含一第一圖案化金屬層；堆疊一第二基板於該第一基板上，該第二基板包含一半導體材料層、一第一介電層、一第二圖案化金屬層及一第二介電層，該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有一重疊區域；形成一穿孔於該重疊區域，該第一穿孔貫穿該第一介電層、該第二圖案化金屬層、該第二介電層、及該半導體材料層；形成一絕緣層於該半導體材料層的側壁上；以及充填一導體材料於該穿孔之中。

在一實施例中，該製造方法更包括：形成一黏接層於該第一基板與該第二基板之間；其中，該第二穿孔進一步貫穿該黏接層。

在一實施例中，該第二穿孔形成於該第一穿孔之下，或是該第一穿孔形成於該第二穿孔之下。

在一實施例中，該第二穿孔進一步貫穿部分的該第一基板。

100、200、300、400‧‧‧積體電路元件

110‧‧‧第一基板

114、414、415、416‧‧‧第一圖案化金屬層

120‧‧‧第二基板

122‧‧‧半導體材料層

123‧‧‧第一介電層

124、424、425‧‧‧第二圖案化金屬層

125‧‧‧第二介電層

130‧‧‧導電通路

140‧‧‧絕緣層

152‧‧‧阻障層

151‧‧‧種子層

160‧‧‧黏接層

418、428‧‧‧介電層

170‧‧‧第一穿孔

180‧‧‧第二穿孔

190‧‧‧穿孔

第1圖為根據本發明第一實施例之積體電路元件的剖面結構示意圖。

第2圖為根據本發明第二實施例之積體電路元件的剖面結構示意圖。

第3圖為根據本發明第三實施例之積體電路元件的剖面結構示意圖。

第4圖為根據本發明第四實施例之積體電路元件的剖面結構示意圖。

第5圖為本實施例的積體電路元件製造方法的流程示意圖。

第6A~6E圖為對應本實施例製作方法之各步驟的積體電路元件結構剖面圖。

第7圖為另一實施例的積體電路元件製造方法的流程示意圖。

第8A~8D圖為對應本實施例製作方法之各步驟的積體電路元件結構剖面圖。

為對本發明之特徵、目的及功能有更進一步的認知與瞭解，茲配合圖式詳細說明本發明的實施例如後。在所有的說明書及圖示中，將採用相同的元件編號以指定相同或類似的元件。

在各個實施例的說明中，當一元素被描述是在另一元素之「上方/上」或「下方/下」，係指直接地或間接地在該另一元素之上或之下的情況，其可能包含設置於其間的其他元素；所謂的「直接地」係指其間並未設置其他中介元素。「上方/上」或「下方/下」等的描述係以圖式為基準進行說明，但亦包含其他可能的方向轉變。所謂的「第一」、「第二」、及「第三」係用以描述不同的元素，這些元素並不因為此類謂辭而受到限制。為了說明上的便利和明確，圖式中各元素的厚度或尺寸，係以誇張或省略或概略的方式表示，且各元素的尺寸並未完全為其實際的尺寸。

第1圖為根據本發明第一實施例之積體電路元件100的剖面結構示意圖。如第1圖所示，該積體電路元件100包含一第一基板110、一第二基板120、以及一導電通路130，該第二基板120堆疊於該第一基板110上，且 該導電通路130電性連接該第二圖案化金屬層124與該第一圖案化金屬層114，而形成立體堆疊式的積體電路元件。其中，該第一基板110包含一第一圖案化金屬層114，且該第一圖案化金屬層114係形成於一第三介電層118之中；而該第二基板120包含一半導體材料層122、一第一介電層123、一第二圖案化金屬層124、及一第二介電層125，該第二圖案化金屬層124位於該第一介電層123與該第二介電層125之間，且該第二圖案化金屬層124與該第一圖案化金屬層114彼此重疊而具有一重疊區域。

該第一圖案化金屬層114可被圖案化成該第一基板110上電路的部分線路圖案，其為該第一基板110所支持，也就是該第一基板110的底部用以支持或承載其上可能形成的電路佈局或層狀結構，例如，該第一圖案化金屬層114。另一方面，該第二圖案化金屬層124可被圖案化成該第二基板120上電路的部分線路圖案，並藉由該第一介電層123與該第二介電層125而電性隔離該第二圖案化金屬層124與其上下可能的層狀結構，而該半導體材料層122則用以支持或承載其上可能形成的電路佈局或層狀結構，例如，該第一介電層123、該第二圖案化金屬層124、及該第二介電層125。

該第一基板110與該第二基板120可以是矽材的晶粒(die)、晶片(chip)或晶圓(wafer)；但本發明並不限制於此，該第一基板110與該第二基板120亦可採用其他種類的半導體材料。該第一基板110的線路圖案(例如，該第一圖案化金屬層114)係形成於該第一基板110的上表面，而原本該第二基板120的線路圖案(例如，該第二圖案化金屬層124)係形成於該第二基板120的上表面。當該第一基板110與該第二基板120形成堆疊結構時，係將該第二基板120上下翻轉並面對面堆疊或黏接於該第一基板110上，也就是說，該第二介電層125連接該第一基板110，且該第二基板120的正面(或上表面)與該第一基板110的正面進行面對面堆疊，而形成如第1圖所示的立體堆疊式積體電路元件；其中，該第一基板110的上或下表面基本上係平行該第二基板120的上或下表面。

該第一圖案化金屬層114的組成材質可以是鋁、或其他導電性金屬，其為層狀金屬膜並可被圖案化成該第一基板110的部分線路圖案。該第二圖案化金屬層124的組成材質亦可以是鋁、或其他導電性金屬，其為層狀金屬膜並可被圖案化成該第二基板120的部分線路圖案，而形成於該半導體材料層122上。該第三介電層118的組成材質亦可以是氧化矽、氮化矽、或其他介電材料，用以使該第一圖案化金屬層114與其周遭環境得到適當的電性隔離。該第一介電層123與該第二介電層125的組成材質可以是氧化矽、氮化矽、或其他介電材料，用以使該第二圖案化金屬層124與其周遭環境得到適當的電性隔離。

如第1圖所示，本實施例適用於該第一圖案化金屬層114與該第二圖案化金屬層124完全或部分重疊的狀況，則該導電通路130可形成於該第一圖案化金屬層114與該第二圖案化金屬層124的重疊區域，並貫穿該第二基板120以及部分的該第三介電層118；該導電通路130中並充填有導電材料，藉以使該第一圖案化金屬層114與該第二圖案化金屬層124得到適當的電性連接。基本上，該導電通路130係垂直該第一基板110與該第二基板120的表面而形成於該第一圖案化金屬層114與該第二圖案化金屬層124的重疊區域中。該導電材料可以是銅或其他導電性金屬，其充填於該導電通路130中，藉以電性連接該第一圖案化金屬層114與該第二圖案化金屬層。

此外，為了避免該導體材料中的銅原子飄移或擴散情形發生，例如，銅原子擴散至該第一基板110或該第二基板120的底部，一阻障層(Barrier layer)152可形成於該導電通路130的底部及側壁上。該阻障層152的組成材質可以是鎢化鈦(TiW)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮-矽-鉭(Ta-Si-N)以及氮化鎢(WN)等材料，但不以此為限制。此外，一種子層(Seed layer)151可形成於該阻障層152的表面(包含其側壁)上，以作為該導體材料電鍍時的導電層。該種子層151的組成材質可以是銅，但本發明不以此 為限制。

由於該第二基板120底部的該半導體材料層122通常為半導體材質而具有導電性，因此，為了避免該導電通路130中的導體材料接觸到該半導體材料層122而導致二者之間的電性連接，一絕緣層140可形成於該導電通路130的側壁上，也就是該導電通路130與該半導體材料層122之間，其厚度約為0.1~2μm，藉以電性隔離該導電通路130與該半導體材料層122。因此，本實施例所希望達成的電性連接(例如，第一圖案化金屬層114與該第二圖案化金屬層124之間)並不會造成其他額外不想要的電性連接(例如，該導電通路130與該半導體材料層122之間)。此外，該絕緣層140可以是利用乾式沉積技術(例如，化學氣相沉積(Chemical vapor deposition，簡稱CVD))製作的氧化矽薄膜或氮化矽薄膜，或是利用濕式沉積技術(例如，Alchimer聚合物沉積(Alchimer’s polymer deposition)製作的電接枝(electro-grafting，簡稱eG)聚合物薄膜。

第2圖為根據本發明第二實施例之積體電路元件200的剖面結構示意圖。如第2圖所示，該積體電路元件200基本上類同於第1圖的積體電路元件100，其相同處在此不再贅述，而其差異處在於：該積體電路元件200在該第一基板110與該第二基板120之間增加一黏接層160，藉以提高該第一基板110與該第二基板120之間的黏合性。該黏接層160的組成材質可以是BCB(benzocyclobutene)，但本發明不以此為限制。此外，該導電通路130自上而下貫穿該半導體材料層122、該第一介電層123、該第二圖案化金屬層124、該第二介電層125、該黏接層160、以及部分的該第三介電層118，藉以電性連接該第一圖案化金屬層114與該第二圖案化金屬層124。

第3圖為根據本發明第三實施例之積體電路元件300的剖面結構示意圖。如第3圖所示，該積體電路元件300基本上類同於第1圖的積體電路元件100，其相同處在此不再贅述，而其差異處在於：當該第一基板110與該第二基板120形成堆疊結構時，該第二基板120並未上下翻轉，而是直 接堆疊或黏接於該第一基板110上，也就是說，該半導體材料層122連接該第一基板110，且該第二基板120的背面與該第一基板110的正面進行面對面堆疊，且該導電通路130自該第二介電層125、該第二圖案化金屬層124、及該第一介電層123而貫穿該半導體材料層122以及部分的該第三介電層118，藉以電性連接該第一圖案化金屬層114與該第二圖案化金屬層124。此外，為了提高該第一基板110與該第二基板120之間的黏合性，二者之間可增加一黏接層160(如第3圖所示)，其組成材質可以是BCB(benzocyclobutene)，但本發明不以此為限制。

第4圖為根據本發明第四實施例之積體電路元件400的剖面結構示意圖。如第4圖所示，該積體電路元件400基本上類同於第1圖的積體電路元件100，其相同之處在此不再贅述，且該積體電路元件400包含一第一基板410以及一第二基板420，且該第二基板420堆疊於該第一基板410上，而形成立體堆疊式的積體電路元件；其差異處在於：該第一基板110的線路圖案包含複數個第一圖案化金屬層414、415、416，其被包覆於一介電層418(其可為複數個不同材質的介電層之層狀結構或組合)之中，而該第二基板420的線路圖案包含複數個第二圖案化金屬層424、425，其被包覆於另一介電層428(其可為複數個不同材質的介電層之層狀結構或組合)之中。

倘若彼此上下重疊的該第一圖案化金屬層415與該第二圖案化金屬層425欲進行電性連接，則一導電通路130可形成於該第一圖案化金屬層415與該第二圖案化金屬層425的重疊區域，並自上而下貫穿該半導體材料層122、該介電層428、該第二圖案化金屬層425、及部分的該介電層418；該導電通路130中並充填有導體材料，藉以使該第一圖案化金屬層415與該第二圖案化金屬層425得到適當的電性連接。其中，該第一圖案化金屬層415為該等第一圖案化金屬層414、415、416的其中一線路層，而該第二圖案化金屬層425為該等第二圖案化金屬層424、425的其中一線路層，則本實施例係針對此二上下重疊的線路層，而利用基板穿孔(TSV)的導電通路達 成二者之間的電性連接。

第5圖為本實施例的積體電路元件製造方法500的流程示意圖，而第6A~6E圖為對應本實施例製作方法500各步驟S510~S550的積體電路元件之結構剖面圖。該製作方法500的步驟詳述如下。

步驟S510，如第6A圖所示，堆疊一第二基板120於一第一基板110上，而形成立體式的電路結構。其中，該第一基板110包含一第一圖案化金屬層114，且該第一圖案化金屬層114係形成於一第三介電層118之中；該第二基板120包含一半導體材料層122、一第一介電層123、一第二圖案化金屬層124及一第二介電層125；該第二圖案化金屬層124位於該第一介電層123與該第二介電層125之間，且該第二圖案化金屬層124與該第一圖案化金屬層114部分重疊而具有一重疊區域。本實施例即欲針對此二上下重疊的線路層，而利用基板穿孔(TSV)之導電通路達成二者之間的電性連接。該第一圖案化金屬層114係為該第一基板110的線路圖案，其為該第一基板110所支持，也就是該第一基板110的底部用以支持或承載其上可能形成的電路佈局或層狀結構，例如，該第一圖案化金屬層114。該第二圖案化金屬層124係為該第二基板120的線路圖案，並藉由該第一介電層123與該第二介電層125而電性隔離該第二圖案化金屬層124與其上下可能的層狀結構，而該半導體材料層122則用以支持或承載其上可能形成的電路佈局或層狀結構，例如，該第一介電層123、該第二圖案化金屬層124、及該第二介電層125。

在本實施例中，該第一基板110與該第二基板120可為矽材的晶粒、晶片或晶圓。該第一基板110的線路圖案(例如，該第一圖案化金屬層114)係形成於該第一基板110的上表面，而原本該第二基板120的線路圖案(例如，該第二圖案化金屬層124)係形成於該第二基板120的上表面。當該第一基板110與該第二基板120形成堆疊結構時，係將該第二基板120上下翻轉並面對面堆疊或黏接於該第一基板110上，也就是將該第二基板120 的正面與該第一基板110的正面進行面對面堆疊，而形成如第6A圖所示的立體堆疊式積體電路元件；其中，該第一基板110的上表面基本上係平行該第二基板120的下表面。該第一圖案化金屬層114的組成材質可以是鋁、或其他導電性金屬，其為層狀金屬膜並被圖案化成該第一基板110的線路圖案。該第二圖案化金屬層124的組成材質亦可以是鋁、或其他導電性金屬，其為層狀金屬膜並被圖案化成該第二基板120的線路圖案，而形成於該半導體材料層122上。該第一介電層123與該第二介電層125的組成材質可以是氧化矽、氮化矽、或其他介電材料，用以使該第二圖案化金屬層124與其周遭環境得到適當的電性隔離。此外，為了提高該第一基板110與該第二基板120之間的黏合性，二者之間亦可增加一黏接層(未圖示)，其組成材質可以是BCB(benzocyclobutene)，但本發明不以此為限制。

步驟S520，如第6B圖所示，形成一貫穿該半導體材料層122的第一穿孔170於該第二圖案化金屬層124與該第一圖案化金屬層114的重疊區域。我們可以在基板穿孔(TSV)或導電通路130所欲形成的位置上，藉由光微影蝕刻(Photolithography)技術製作蝕刻遮罩(未圖示)的圖案，並藉由適當的乾式或溼式蝕刻技術，經由該蝕刻遮罩自上而下蝕刻並貫穿該半導體材料層122，而形成該第一穿孔170。在本實施例中，基板穿孔(TSV)或導電通路130的製作將分成二個階段，而該第一穿孔170為其第一階段的半成品。該第一穿孔170的蝕刻係停止於該第一介電層123，因此可能會蝕刻過多而連同該第一介電層123的上半部亦被蝕刻去，如第6B圖所示。

步驟S530，如第6C圖所示，形成一絕緣層140於該第一穿孔170的側壁上。由於該半導體材料層122通常具有導電性，而為了避免基板穿孔(TSV)或導電通路130製作後，與該半導體材料層122直接接觸而形成二者之間的電性連接，必須先形成該絕緣層140於該第一穿孔170的側壁上，其厚度約為0.1~2μm。該絕緣層140可以是利用乾式沉積技術(例如，化學氣相沉積(CVD)製作的氧化矽薄膜或氮化矽薄膜，或是利用濕式沉積技術 (例如，Alchimer聚合物沉積(Alchimer’s polymer deposition)製作的電接枝(eG)聚合物薄膜，其皆可使該絕緣層140均勻的(in conformity)形成於該半導體材料層122上，並於該第一穿孔170的側壁上形成厚度均勻的絕緣層。

步驟S540，如第6D圖所示，形成一自上而下貫穿該第一介電層123、該第二圖案化金屬層124、及該第二介電層125的第二穿孔180於該第一穿孔170之下，且該第二穿孔180連通該第一穿孔170。藉由適當的乾式或溼式蝕刻技術，經由該第一穿孔170自上而下蝕刻並貫穿該第一介電層123、該第二圖案化金屬層124、該第二介電層125、以及部分的該第三介電層118，而形成該第二穿孔180。如前所述，該第二穿孔180為基板穿孔(TSV)製作的第二階段，其蝕刻製程係停止於該第一圖案化金屬層114的上表面。

步驟S550係充填一導體材料於該第一穿孔170與該第二穿孔180之中，如第1圖所示。本實施例係選用銅作為該導體材料，其充填於該導電通路130(包含該第一穿孔170與該第二穿孔180)中，藉以電性連接該第一圖案化金屬層114與該第二圖案化金屬層124。在本實施例中，為了避免該導體材料中的銅原子飄移或擴散情形發生，例如，銅原子擴散至該第一基板110或該第二基板120，一阻障層(Barrier layer)152可形成於該導電通路130的底部及側壁上，如第6E圖所示。該阻障層152的組成材質可以是鎢化鈦(TiW)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮-矽-鉭(Ta-Si-N)以及氮化鎢(WN)等材料，但不以此為限制。此外，一種子層(Seed layer)151可形成於該阻障層152的表面(包含側壁)上，以作為該導體材料電鍍時的導電層。該種子層152的組成材質可以是銅，但本發明不以此為限制。該導電通路130中的導體材料可藉由電鍍技術而成長於該種子層151上，而充填於該第一穿孔170與該第二穿孔180之中。該阻障層152、該種子層151、及該導體材料可能會超出該半導體材料層122的表面，再藉由化學機械研磨(Chemical Mechanical Polishing，簡稱CMP)技術將此超出部分移除，如第1圖所示。

綜上所述，本實施例的製作方法500適用於該第一圖案化金屬層114與該第二圖案化金屬層124完全或部分重疊的立體堆疊式積體電路元件，例如，第一實施例的第1圖、第二實施例的第2圖、第三實施例的第3圖、第四實施例的第4圖。該導電通路130可形成於該第一圖案化金屬層114與該第二圖案化金屬層124的重疊區域，並自上而下貫穿該半導體材料層122、該第一介電層123、該第二圖案化金屬層124、該第二介電層125、或/及該黏接層160、以及部分的該第三介電層118。該導電通路130中並充填有導體材料，藉以使該第一圖案化金屬層114與該第二圖案化金屬層124得到適當的電性連接。

第7圖為另一實施例的積體電路元件製造方法700的流程示意圖，用以製作如第3圖所示的第三實施例之積體電路元件300，而第8A~8D圖為對應本實施例製作方法700各步驟S710~S740的積體電路元件之結構剖面圖。該製作方法700的步驟詳述如下。

步驟S710，如第8A圖所示，堆疊一第二基板120於一第一基板110上，而形成立體式的電路結構。其中，該第一基板110包含一第一圖案化金屬層114，且該第一圖案化金屬層114係形成於一第三介電層118之中；該第二基板120包含一半導體材料層122、一第一介電層123、一第二圖案化金屬層124及一第二介電層125；該第二圖案化金屬層124位於該第一介電層123與該第二介電層125之間，且該第二圖案化金屬層124與該第一圖案化金屬層114部分重疊而具有一重疊區域。該第一基板110與該第二基板120將會形成堆疊結構，此時該第二基板120係直接堆疊或黏接於該第一基板110上，也就是說，該半導體材料層122連接該第一基板110，且該第二基板120的背面與該第一基板110的正面進行面對面堆疊，而形成如第8A圖所示的立體堆疊式積體電路元件。本實施例即欲針對此二上下重疊的線路層，而利用基板穿孔之導電通路達成二者之間的電性連接。該第一圖案化金屬層114與該第二圖案化金屬層124的組成材質及其說明已如 前所述，在此不在贅述。該第一介電層123與該第二介電層125的組成材質可以是氧化矽、氮化矽、或其他介電材料，用以使該第二圖案化金屬層124與其周遭環境得到適當的電性隔離。此外，為了提高該第一基板110與該第二基板120之間的黏合性，二者之間亦可增加一黏接層160(如第8A圖所示)，其組成材質可以是BCB(benzocyclobutene)，但本發明不以此為限制。

步驟S720，如第8B圖所示，形成一貫穿該第二介電層125、該第二圖案化金屬層124、該第一介電層123、該半導體材料層122、該黏接層160、以及部分的該第三介電層118的穿孔190於該第二圖案化金屬層124與該第一圖案化金屬層114的重疊區域。我們可以在基板穿孔或導電通路130所欲形成的位置上，藉由光微影蝕刻技術製作蝕刻遮罩(未圖示)的圖案，並藉由適當的乾式或溼式蝕刻技術，經由該蝕刻遮罩自上而下蝕刻並貫穿該第二介電層125、該第二圖案化金屬層124、該第一介電層123、該半導體材料層122、該黏接層160、以及部分的該第三介電層118，而形成該穿孔190，如第8B圖所示。

步驟S730，如第8C圖所示，形成一絕緣層140於該半導體材料層122的側壁上。由於該半導體材料層122通常具有導電性，而為了避免基板穿孔或導電通路130製作後，與該半導體材料層122直接接觸而形成二者之間的電性連接，必須先形成該絕緣層140於該半導體材料層122的側壁上，其厚度約為0.1~2μm。該絕緣層140需要利用濕式沉積技術(例如，Alchimer聚合物沉積製作的電接枝聚合物薄膜)，使得該絕緣層140均勻地形成於該半導體材料層122上，而成為厚度均勻的絕緣層，但是其他介電層125與123、金屬層124與114或是黏接層160上都不會有此絕緣層140的沉積。

步驟S740，係充填一導體材料於該穿孔190之中，而形成如第3圖所示的導電通路130。本實施例係選用銅作為該導體材料，其充填於該穿孔190中，藉以電性連接該第一圖案化金屬層114與該第二圖案化金屬層 124。在本實施例中，為了避免該導體材料中的銅原子飄移或擴散情形發生，例如，銅原子擴散至該第一基板110或該第二基板120，一阻障層152可形成於該穿孔190的底部及側壁上，如第8D圖所示。該阻障層152及該種子層151的組成材質及其說明已如前所述，在此不在贅述。該導電通路130中的導體材料可藉由電鍍技術而成長於該種子層151上，而充填於該穿孔190之中。該阻障層152、該種子層151、及該導體材料可能會超出該第二介電層125的表面，再藉由化學機械研磨技術將此超出部分移除，即可得到如第3圖所示的積體電路元件300。

唯以上所述者，僅為本發明之較佳實施例，當不能以之限制本發明的範圍。即大凡依本發明申請專利範圍所做之均等變化及修飾，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視為本發明的進一步實施狀況。

100‧‧‧積體電路元件

110‧‧‧第一基板

114‧‧‧第一圖案化金屬層

120‧‧‧第二基板

122‧‧‧半導體材料層

123‧‧‧第一介電層

124‧‧‧第二圖案化金屬層

125‧‧‧第二介電層

130‧‧‧導電通路

140‧‧‧絕緣層

152‧‧‧阻障層

151‧‧‧種子層

Claims (19)

1. 一種積體電路元件，其包括：一第一基板，包含一第一圖案化金屬層；一第二基板，堆疊於該第一基板上，該第二基板包含：一半導體材料層；一第一介電層；一第二圖案化金屬層；以及一第二介電層；其中該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有一重疊區域；一導電通路，位於該重疊區域，至少貫穿該第二基板與該第二圖案化金屬層，以電性連接該第二圖案化金屬層與該第一圖案化金屬層；以及一絕緣層，位於該導電通路與該半導體材料層之間。
2. 如申請專利範圍第1項所述之積體電路元件，更包括一黏接層介於該第一基板與該第二基板之間，且該導電通路進一步貫穿該黏接層。
3. 如申請專利範圍第1項所述之積體電路元件，其中該第二介電層連接該第一基板。
4. 如申請專利範圍第1項所述之積體電路元件，其中該半導體材料層連接該第一基板。
5. 如申請專利範圍第1項所述之積體電路元件，其中該第一圖案化金屬層位於該第一基板中，該導電通路進一步貫穿部分的該第一基板，以電性連接至該第一圖案化金屬層。
6. 如申請專利範圍第1項所述之積體電路元件，其中該絕緣層包括一氧化物或氮化物。
7. 如申請專利範圍第1項所述之積體電路元件，其中該絕緣層包括一聚合 物。
8. 如申請專利範圍第1項所述之積體電路元件，更包括一阻障層(Barrier layer)包覆該導電通路，以及一種子層(Seed layer)包覆該阻障層。
9. 一種積體電路元件的製造方法，其包括：提供一第一基板，該第一基板包含一第一圖案化金屬層；堆疊一第二基板於該第一基板上，該第二基板包含一半導體材料層、一第一介電層、一第二圖案化金屬層及一第二介電層，該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有一重疊區域；形成一第一穿孔於該重疊區域，該第一穿孔貫穿該半導體材料層；形成一絕緣層於該第一穿孔的側壁上；形成一第二穿孔於該重疊區域，該第二穿孔貫穿該第一介電層、該第二圖案化金屬層、及該第二介電層的，且該第二穿孔連通該第一穿孔；以及充填一導體材料於該第一穿孔與該第二穿孔之中。
10. 如申請專利範圍第9項所述之積體電路元件的製造方法，更包括：形成一黏接層於該第一基板與該第二基板之間；其中該第二穿孔進一步貫穿該黏接層。
11. 如申請專利範圍第9項所述之積體電路元件的製造方法，其中，該第二穿孔形成於該第一穿孔之下。
12. 如申請專利範圍第9項所述之積體電路元件的製造方法，其中，該第一穿孔形成於該第二穿孔之下。
13. 如申請專利範圍第9項所述之積體電路元件的製造方法，其中，該第二穿孔進一步貫穿部分的該第一基板。
14. 如申請專利範圍第9項所述之積體電路元件的製造方法，其中，該絕緣層包括一氧化物、一氮化物、或一聚合物。
15. 如申請專利範圍第9項所述之積體電路元件的製造方法，更包括：形成一阻障層及一種子層於該第一穿孔與該第二穿孔的側壁上。
16. 一種積體電路元件的製造方法，其包括：提供一第一基板，該第一基板包含一第一圖案化金屬層；堆疊一第二基板於該第一基板上，該第二基板包含一半導體材料層、一第一介電層、一第二圖案化金屬層及一第二介電層，該第二圖案化金屬層位於該第一介電層與該第二介電層之間，且該第二圖案化金屬層與該第一圖案化金屬層具有一重疊區域；形成一穿孔於該重疊區域，該第一穿孔貫穿該第一介電層、該第二圖案化金屬層、該第二介電層、及該半導體材料層；形成一絕緣層於該半導體材料層的側壁上；以及充填一導體材料於該穿孔之中。
17. 如申請專利範圍第16項所述之積體電路元件的製造方法，更包括：形成一黏接層於該第一基板與該第二基板之間；其中該穿孔進一步貫穿該黏接層。
18. 如申請專利範圍第16項所述之積體電路元件的製造方法，其中，該絕緣層包括一氧化物、一氮化物、或一聚合物。
19. 如申請專利範圍第16項所述之積體電路元件的製造方法，更包括：形成一阻障層及一種子層於該穿孔的側壁上。